CN1973283A - 用于有效交替操作方式的dsp执行单元 - Google Patents

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Abstract

在一个实施例中，数字信号处理器(DSP)处理n比特数据和(n/2)比特数据两种数据。所述DSP包括多条处理通路。第1处理通路处理n比特数据。第2处理通路处理(n/2)比特数据。所述多条处理通路可通过使用多个元件建立或可以共享一些元件。当所述处理通路共享元件时，一次仅可使用所述处理通路中的一条。

Description

用于有效交替操作方式的DSP执行单元
技术领域
本发明涉及数字信号处理器，尤其涉及用于处理减少的数据量的数字信号处理器。
背景
数字信号处理涉及信号的数字形式表示以及使用数值计算对这样的信号表示进行变换或处理。在诸如无线通信、连网以及多媒体的领域中，对于当今的高技术产品来说数字信号处理是核心技术。数字信号处理技术流行的一个原因是低成本的、功能强大的数字信号处理器(DSP)的发展向工程技术人员提供了可靠计算能力以便宜而有效地实现这些产品。自从在80年代初期开发了最初的DSP以来，DSP结构和设计已发展到这样的程度，即即使对视频速率序列的复杂的实时处理也能进行。
一般用固定规模构造DSP。根据要处理的最大数据量来选择DSP的规模。例如，将用于处理16比特数据的DSP需要具体大小的乘法器和累加器，以确保正确地处理数据。而这些DSP能够处理少于16比特的数据，这样做造成DSP硬件的一部分剩余而未使用。这就降低了该DSP的有效性。
附图简述
根据阅读下面的详细描述并参考附图，本发明的这些和其它特点和优点将变得更清楚。
图1是根据本发明的实施例的用于通用n比特操作方式的数字信号处理器的示意图。
图2是根据本发明的实施例的用于n比特或(n/2)比特操作方式的数字信号处理器的示意图。
图3是根据本发明的实施例的用于n比特或(n/2)比特操作方式，提供内插功能的数字信号处理器的示意图。
图4是根据本发明的实施例的包括用于(n/2)比特操作的分量乘法器的数字信号处理器的示意图。
图5是根据本发明的另一实施例的用于n比特或(n/2)比特操作方式的数字信号处理器的示意图。
详细描述
图1中示意地说明了通用数字信号处理器(DSP)100。所述DSP 100包括多路复用器115、120、150、155、160、乘法器135、触发器140、145、170、算术逻辑单元(ALU)165以及累加器175。设计所述DSP 100用于处理n比特数据，对于图1中所示出的示例性DSP 100来说n等于16。可理解到DSP 100操作的数据的大小是设计选择的问题。此外，应该理解到本发明的范围不限于带有这些元件的DSP。
所述DSP 100接收来自数据总线的16比特形式的数据105、110。每条数据总线向DSP 100提供多个16比特数据集105、110。把所述多个16比特数据集105输入到多路复用器115中，而把所述多个16比特数据集110输入到多路复用器120中。多路复用器115从所述多个16比特数据集105中选择单个16比特数据125。多路复用器120从所述多个16比特数据集110中选择单个16比特数据130。由DSP 100处理经选择的16比特数据组125、130。
乘法器135接收从多路复用器115、120选择的16比特数据组125、130。可以把所述乘法器135配置成乘两个n比特数据组。为了确保正确的运算，所述乘法器135可以是至少2n比特大小。在本示例性实施例中，所述乘法器135可以至少是32比特大小，以允许两个16比特数相乘。当然，所述乘法器135可以使任意两个大小多达并包括16比特的数相乘。然而，如果所述乘法器135乘小于16比特的数，则所述乘法器135的一部分就剩余而未使用。由于所述乘法器135的未使用的部分，所述DSP 100就不能以所想要的有效性工作。
在该实施例中，把所述乘法运算的结果转送到触发器140、145。所述触发器140、145是利用电子锁存电路的存储器元件。所述触发器140、145包含所述乘法处理的部分乘积。在所述触发器140、145中的所述部分乘积的组合等于所述乘法器135的结果。所述触发器140、145将所述部分乘积传递给多路复用器150、155。所述多路复用器150、155以及160选择适当的数据以传送到ALU 165。所述多路复用器160接收累加器175的值作为输入。如果仅想要所述乘法器135的结果，多路复用器160将不把数据传送到ALU 165。所述ALU 165进行基本算数和逻辑运算。在一个实施例中，所述ALU 165以全加器构造。全加器一次加3比特，并以和与进位的形式产生结果。所述ALU 165取来自所述乘法器135的结果，并将该结果加到存储于所述多路复用器160中的累加器175的前一值上。
可以把所述ALU 165的输出提供给触发器170以及累加器175。所述触发器170具有所述ALU 165的最后值的结果。所述累加器175值代表所有来自ALU 165的先前结果的总数。把所述ALU 165的最近输出加到累加器175，然后在反馈回路中把新的累加器值提供给所述多路复用器160，以可能包含于下一ALU 165的运算中。还把所述新的累加器值作为输入提供给多路复用器180。还可把所述触发器170的值作为输入提供给所述多路复用器180。所述多路复用器180允许DSP 100选择是输出所述累加器175的值还是输出来自所述ALU 165的最近的值。一旦经选择以后，就把该数据发送到输出185。
图2示出了根据本发明的用于n比特或(n/2)比特操作方式的DSP 200的示意图。所述DSP 200包括多路复用器115、120、205、210、235、240、245、250、285、乘法器135、触发器140、145、265、270、算术逻辑单元(ALU)225、230、255、260以及累加器275、280。所述DSP200可用于处理n比特或(n/2)比特数据，对于图2中所示出的示例性DSP 200来说n等于16。从而所述DSP 200可有效地工作于8比特模式或16比特模式。可理解到DSP 200操作的数据的大小是设计选择的问题而不影响本发明的范围。
所述DSP 200接收来自数据总线的16比特形式的数据105、110。每条数据总线向DSP 200提供多个16比特数据集105、110。把所述多个16比特数据集105输入到多路复用器115中，而把所述多个16比特数据集输入到多路复用器120中。多路复用器115从所述多个16比特数据集105中选择单个16比特数据组125。多路复用器120从所述多个16比特数据集110中选择单个16比特数据组130。由DSP 200处理经选择的16比特数据组125、130。
所述DSP 200可以以8比特模式或16比特模式处理经选择的16比特数据组125、130。所述DSP 200包括多路复用器205、210、235、240以及ALU 225、230，它们可与多路复用器135并行操作并支持DSP 200的(n/2)比特或8比特操作。所述多路复用器205、210接收来自多路复用器115、120的经选择的16比特数据组125、130。多路复用器205从所述输入数据125、130中选择适当的16比特数据并输出8比特数据215。多路复用器210也从所述输入数据125、130中选择适当的16比特数据并输出8比特数据220。当然，来自所述数据总线的原始数据可以是8比特的，在这种情况下，把所述8比特数据通过所述多路复用器115、120、205、210传送到ALU225、230。
所述ALU225、230接收所述8比特数据215、220并进行有所述DSP200控制的基本算数和逻辑运算。然后把这些运算的结果输出到多路复用器235、240。然后所述多路复用器235、240可以将该数据提供给多路复用器245、250或直接提供给多路复用器285。所述多路复用器235、240还考虑到求和功能和求差功能的选择，从而考虑到绝对值功能的处理。
如果希望n比特处理，可以使用乘法器135。如上所述，把所述乘法器135设计成乘两个n比特数并因此所述乘法器至少是2n比特大小。如果所述乘法器135乘小于n比特的数，所述乘法器135的一部分就剩余而使用，而所述DSP不能以想要的有效性工作。因此，如果需要处理(n/2)比特的数或较小的数，可以使用ALU 225、230。这增加了所述DSP 200的有效性。
把所述乘法运算的结果传递给触发器140、145。所述触发器140、145包含所述乘法处理的部分乘积。在所述触发器140、145中的所述部分乘积的组合等于所述乘法器135的结果。所述触发器140、145将所述部分乘积传递给多路复用器245、250。所述多路复用器235、240也将来自所述ALU 225、230的数学运算的结果传递给所述多路复用器245、250。根据所述DSP 200的操作方式，所述多路复用器245、250选择适当的数据，以传递给ALU 255、260。使用2个(n/2)比特ALU 255、260替代图1的16比特DSP 100中的1个n比特ALU。所述ALU 255取来自所述多路复用器245的数据，并将该结果加到累加器275的前一值上。所述ALU 260取来自所述多路复用器250的数据，并将该结果加到累加器280的前一值上。
可以把所述ALU 255的输出提供给触发器265以及累加器275。所述触发器265仅包含所述ALU 255的最后值的结果。所述累加器275值代表所有来自ALU 255的先前结果的总数。然后可以把所述ALU 255的最近输出加到所述累加器275。然后在反馈回路中把新的累加器值提供给所述ALU 255。还可以把所述新的累加器值作为输入提供给多路复用器285。还可把所述触发器265的值作为输入提供给所述多路复用器285。
可以以类似的方式把所述ALU 260的输出提供给触发器265和累加器280。所述触发器270总是包含所述ALU 260的最近值。所述累加器280值代表所有来自ALU 260的先前结果的总数。然后可以把所述ALU 260的最近输出加到所述累加器280。然后在反馈回路中把新的累加器值提供给所述ALU260。还可以把所述新的累加器值作为输入提供给多路复用器285。还可把所述触发器270的值作为输入提供给所述多路复用器285。
所述多路复用器285允许DSP 200选择所述DSP 200应该输出哪个值。一旦经选择以后，就把该数据发送到输出290。
图3是用于n比特或(n/2)比特操作方式，提供内插功能的DSP 300的示意图。所述DSP 300将图2的DSP 200的n比特或(n/2)比特乘法阶段与图1的DSP 100的单个ALU 165组合在一起。
图4是根据本发明的实施例的包括用于(n/2)比特操作的分量乘法器的DSP 400的示意图。所述DSP 400接收来自数据总线(未示出)的16比特形式的数据105、110。每条数据总线向DSP 400提供多个16比特数据集105、110。把所述多个16比特数据集105输入到多路复用器115中，而把所述多个16比特数据集110输入到多路复用器120中。多路复用器115从所述多个16比特数据集105中选择单个16比特数据组125。多路复用器120从所述多个16比特数据集110中选择单个16比特数据组130。
多路复用器405接收所述数据125并输出多个8比特数据串415、420。乘法器435接收所述8比特数据串415、420作为输入。多路复用器410接收所述数据130并输出多个8比特数据串425、430。乘法器440接收所述8比特数据串425、430作为输入。当然，来自所述数据总线的原始数据可以是8比特的，在这种情况下，把所述8比特数据通过所述多路复用器115、120、405、410传送到乘法器435、440。
所述乘法器435接收来自所述多路复用器405的经选择的8比特数据415、420。所述乘法器440接收来自所述多路复用器410的经选择的8比特数据425、430。把所述乘法器435、440的每一个设计成乘两个(n/2)比特数据串。为了确保正确运算，所述乘法器435、440至少是n比特大小。可以使用所述较大乘法器135的一部分来实现所述乘法器435、440。当使用所述乘法器135乘小于n比特的数时，所述乘法器135的一部分就剩余而未使用而不能以想要的有效性工作。通过将所述乘法器135分成较小部分，或简单地使用两个较小的乘法器435、440，可以以更有效的方式处理所述(n/2)比特数据串。
把所述乘法运算的结果传递给触发器140、145。所述触发器140、145将所述结果传递给所述多路复用器245、250。可以以上述关于图2的操作那样操作所述DSP 400的剩余部分。所述DSP 400的输出445可以是所述触发器265、所述累加器275、所述累加器280或所述触发器270的结果。
图5是根据本发明的另一实施例的用于n比特或(n/2)比特操作方式的数字信号处理器的示意图。图5中的DSP 500是图2的DSP 200的修改版本。在图5中，在多路复用器235和触发器140之间放置多路复用器505。第2多路复用器510置于多路复用器240和触发器145之间。所述多路复用器505和510允许选择输入，以提供给所述触发器140、145。也可以类似地修改图3的DSP 300。
可以使用根据本发明的实施例的DSP来代替要求数字处理的设备中的专用集成电路(ASIC)。一些例子包括数字摄影机、计算机、蜂窝网电话机以及个人数字助理。例如，根据本发明的一个实施例的DSP可用于利用因特网访问的移动视频通信设备。所述DSP可以进行处理视频数据所必需的计算。
对于本领域的普通技术人员来说，本发明的众多变化和修正将变得显而易见。因此，可以以其它具体形式实现本发明而不背离其要旨或本质特性。考虑到所述详细实施例仅是说明性的而不是限制性的，并且因此本发明的范围由附加的权利要求而不是由上述说明指出。在所述权利要求的等价要求的意义和范围的范围内的所有改变，要包含于所述范围内。例如，虽然所述揭示基于(n/2)数据来描述划分，但是相同的技术可适用于任何分割，如(n/3)、(n/4)等。所述划分一般分成(n/m)个部分。

Claims (28)

1.一种集成电路，其特征在于包括：
处理多达n比特数据的第1处理通路；以及
处理多达(n/2)比特数据的第2处理通路。
2.如权利要求1所述的数字信号处理器，其特征在于所述第1处理通路和所述第2处理通路并行操作。
3.如权利要求1所述的数字信号处理器，其特征在于所述第1处理通路包括乘法器。
4.如权利要求1所述的数字信号处理器，其特征在于所述第2处理通路包括多个算术逻辑单元。
5.如权利要求1所述的数字信号处理器，其特征在于所述第1处理通路处理多达16比特数据。
6.如权利要求5所述的数字信号处理器，其特征在于所述第2处理通路处理多达8比特数据。
7.如权利要求1所述的数字信号处理器，其特征在于所述第1处理通路包括一个n比特乘法器，而所述第2处理通路包括多个(n/2)比特算术逻辑单元。
8.如权利要求1所述的数字信号处理器，其特征在于在所述第2处理通路中处理(n/2)比特或更少的数据。
9.一种处理数据的方法，其特征在于包括：
确定要处理的数据的大小；以及
如果所述数据大小大于第1大小，则选择第1处理通路；以及
如果所述数据大小小于第1大小，则选择第2处理通路。
10.如权利要求9所述的方法，其特征在于进一步包括将来自所述第1处理通路的结果存储于触发器之中。
11.如权利要求9所述的方法，其特征在于进一步包括将来自所述第2处理通路的结果存储于触发器之中。
12.如权利要求10所述的方法，其特征在于进一步包括将来自所述第1处理通路的结果加到至少一个算术逻辑单元中的累计值。
13.如权利要求11所述的方法，其特征在于进一步包括将来自所述第2处理通路的结果加到至少一个算术逻辑单元中的累计值。
14.如权利要求9所述的方法，其特征在于所述第1处理通路用于大约n比特数据，而所述第2处理通路用于大约(n/2)比特数据。
15.如权利要求14所述的方法，其特征在于进一步包括并行操作所述第1处理通路和所述第2处理通路。
16.如权利要求14所述的方法，其特征在于进一步包括重配置所述第1处理通路来建立所述第2处理通路。
17.如权利要求16所述的方法，其特征在于进一步包括：
在输出处收集来自所述第1处理通路和所述第2处理通路的经处理的数据；以及
选择适当的数据输出。
18.一种系统，其特征在于包括：
总线；以及
数字信号处理器，包括：
具有第1结构和第2结构的乘法器，所述第1结构处理多达n比特数据，而所述第2结构处理多达(n/2)比特数据；以及
数据大小选择器，当所述数据大于(n/2)比特时将所述乘法器配置成所述第1结构，而当所述数据是(n/2)比特或更小时将所述乘法器配置成所述第2结构。
19.如权利要求18所述的系统，其特征在于所述第1结构是单个n比特乘法器。
20.如权利要求18所述的系统，其特征在于所述第2结构是两个(n/2)比特乘法器。
21.如权利要求18所述的系统，其特征在于进一步包括多个算术逻辑单元以收集经处理的数据。
22.如权利要求18所述的系统，其特征在于进一步包括存储所述乘法器结果的触发器。
23.如权利要求22所述的系统，其特征在于进一步包括将所述乘法器的结果加到累计值上的至少一个算术逻辑单元。
24.一种方法，其特征在于包括：
确定要处理的数据的大小；
如果所述数据大小大于(n/m)比特，就为n比特数据配置第1处理通路；以及
如果所述数据大小是(n/m)比特或更小，就将所述第1处理通路分成多条处理通路。
25.如权利要求24所述的方法，其特征在于进一步包括为小于所述第1处理通路的数据大小配置所述多条处理通路的每一条。
26.如权利要求24所述的方法，其特征在于进一步包括将所述第1处理通路分成m条处理通路。
27.如权利要求24所述的方法，其特征在于进一步包括在所述第1处理通路中包括一个n比特乘法器。
28.如权利要求24所述的方法，其特征在于进一步包括定义m＝2。
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