CN1941408A - 含有ⅲ族元素基氮化物半导体的电子器件 - Google Patents
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Abstract
一种电子器件，包括衬底；位于衬底上的单晶体第一缓冲层，其包含由通式AlxGa1－xN代表的半导体；位于第一缓冲层上的非单晶体第二缓冲层，其包含由通式AlyGa1－yN代表的半导体；和位于第二缓冲层上的包含GaN的未掺杂基层，其中0＜x≤1且0≤y≤1。第一缓冲层在1000℃－1200℃温度下形成。第二缓冲层在350℃－800℃温度下形成。衬底包含SiC。第二缓冲层具有5－20nm的厚度。
Description
技术领域
本发明涉及电子器件例如发光二极管和包括高电子迁移率晶体管(HEMTs)的场效应晶体管(FETs)。本发明具体涉及含有III族元素氮化物半导体的电子器件。
背景技术
日本未审查专利申请公开No.2002-359255(下文中称为专利文件1)公开了一种技术，其中在1100℃-1250℃温度下在导电碳化硅(SiC)衬底上形成基层，该基层具有含铝(Al)的氮化物半导体和0.5-100μm的厚度；在基层上形成未掺杂氮化镓(GaN)层和在GaN层上形成氮化物半导体层。在该技术中，基层用于使衬底绝缘。基层最优选包含具有宽带隙并且绝缘的氮化铝(AlN)。
在传统技术中，基层和/或位于基层上的GaN层掺杂有过渡金属例如铁(Fe)，用于形成深度杂质能级，或者在一些情况下掺杂碳(C)，以使这些层被认为是绝缘的。
在专利文件1所公开的技术中，存在的问题在于虽然器件与衬底绝缘，但是当基层由具有主要元素Al的氮化物半导体制成时，由该技术制备的电子器件具有低介电强度，并且当电子器件不导通或断开时，漏电流在输入和输出端之间流动。在传统技术中，问题在于由于以下因素导致器件性质劣化：
(1)当未掺杂层中的晶体生长时或晶体生长之后，掺杂剂(例如过渡金属)迁移至未掺杂层；因而未掺杂层的结晶度和位于上述未掺杂层上或上方的半导体层的结晶度劣化。
(2)如果掺杂剂(例如过渡金属)通过热扩散等迁移至位于异质结附近区域形成二维电子气层，则所得掺杂剂导致电子分散在沟道上的区域中，由此增加包括含有掺杂剂的层的电子器件的导通电阻。
发明内容
提出本发明是为了解决上述问题。本发明的目的是提供一种电子器件，其由于降低漏电流而具有高介电强度。
为了解决上述问题，以下器件是有用的。
本发明提供一种电子器件，其通过晶体生长形成多个含有III族元素氮化物基半导体的半导体结晶层而制备。该电子器件包括衬底；位于衬底上的单晶体第一缓冲层，其包含由通式AlxGa1-xN代表的半导体；位于第一缓冲层上的非单晶体第二缓冲层，其包含由通式AlyGa1-yN代表的半导体；和位于第二缓冲层上的包含GaN的未掺杂基层，其中0＜x≤1且0≤y≤1。
基层限定为位于第二缓冲层上并用于增强位于基层上用作器件的层的结晶度的层。用作器件的层可布置在基层上，或者基层可用作器件。第一缓冲层由单晶体半导体制成。衬底未具体限制并且可含有SiC或由蓝宝石制成。当第一缓冲层包含AlxGa1-xN(0＜x≤1)并具有大厚度时，尤其是在使用AlN的情况下，第一缓冲层具有高绝缘性；因此可以使用导电衬底例如Si衬底或n-型SiC衬底。
第一缓冲层优选具有100nm-20μm、更优选150nm-15μm的厚度。然而，第一缓冲层在厚度上没有具体限制，可以使用任意厚度以使第一缓冲层可具有高结晶度。
第二缓冲层的非单晶体涉及无定形体或多晶体。第二缓冲层的例子包括多晶体半导体层，该多晶体半导体层通过在低温下利用晶体生长形成无定形半导体层、随后在高温下以多晶化的方式得到。因此，第二缓冲层的形成方式可以与用于在蓝宝石或SiC衬底上生长GaN结晶体而形成普通低温生长缓冲层的方式相同。
在电子器件中，第一缓冲层优选在1000℃-1200℃温度下形成。第一缓冲层通常通过在高温下生长具有与第一缓冲层相同组成的半导体单晶体的方式形成。
第二缓冲层优选在350-800℃、更优选400℃-750℃、再更优选400℃-600℃的温度下形成。为了允许第二缓冲层成为非单晶体，第二缓冲层优选在这种温度下形成。如果所得第二缓冲层是非单晶体，则第二缓冲层可以通过高温生长法或溅射法形成。
第二缓冲层优选具有5-20nm的厚度。
本发明的优点如下所述。
在电子器件中，作为非单晶体(AlyGa1-yN；0≤y≤1)的第二缓冲层位于第一缓冲层和基层之间；因而可能防止在第一缓冲层和基层之间形成漏电流经其流动的漏电路径，尽管漏电路径可能存在于包括在传统电子器件的缓冲层和基层之间。作为替代方案，第二缓冲层的存在可能导致该漏电路径的薄层电阻有效增加。这允许电子器件由于降低漏电流而具有高介电强度。下文中，某些情况下漏电流被称为缓冲漏电流。
如果第一缓冲层在1000℃-1200℃温度下形成，则第一缓冲层可以被单晶化。
如果第二缓冲层在350℃-800℃温度下形成，则可防止第二缓冲层被单晶化并且第二缓冲层可以是非单晶体。
如果衬底包含SiC，则基层可具有高结晶度，这是因为包含在基层中的GaN具有接近于SiC的晶格常数。
如果第二缓冲层具有5-20nm的厚度，则可以防止不希望边界效应(side-effect)。如果第二缓冲层具有极小厚度，则第二缓冲层的厚度不可精确控制，因而是非均匀的。相反，如果第二缓冲层具有极大厚度，则第一缓冲层的高结晶度不能施加于基层上并且第二缓冲层的平坦度差；因此基层具有低结晶度和/或差平坦度。这不优选。
附图说明
图1是根据本发明第一实施方案的电子器件实例的场效应晶体管的截面图；
图2是示出施加在每一个样品所包括的源电极和漏电极之间的电压和对应的缓冲漏电流之间的关系图；和
图3是示出每一个样品所包括的第二缓冲层的厚度和样品的X射线摇摆曲线的半峰宽之间的关系图。
具体实施方式
现在详细描述本发明的实施方案。该实施方案不应被以任何方式视为限制性的。
衬底优选包含SiC。SiC与GaN不相容。因此，如果衬底包含SiC，则位于衬底上的第一缓冲层优选包含主要含有Al的AlxGa1-xN(0＜x≤1)，最优选AlN。更优选第一和第二缓冲层均包含AlN。
第一实施例
图1示出根据本发明第一实施方案的电子器件实例的场效应晶体管100。场效应晶体管100是通过沉积III族元素基氮化物半导体制备的半导体器件。参考图1，场效应晶体管100包括结晶生长衬底101、第一缓冲层103、第二缓冲层105、未掺杂第一半导体结晶层107和掺杂的第二半导体结晶层109，这些层以上述次序布置在晶体生长衬底101上。晶体生长衬底101具有约400μm的厚度并包含SiC。第一缓冲层103具有约200nm的厚度并包含AlN。
第二缓冲层105具有约10nm的厚度并含有AlN。如下所详细描述，已经确认当第二缓冲层105的厚度为5-20nm时，本器件具有良好性质。
第一半导体结晶层107具有约2μm的厚度并包含未掺杂的GaN。第二半导体结晶层109具有约45nm的厚度并包含由通式Al0.2Ga0.8N代表的未掺杂半导体。第二半导体结晶层109用作载流子供应层。第二半导体结晶层109可包含由通式AlzGa1-zN代表的半导体，其中0.15≤z≤0.20。
当栅极导通时，在第一和第二半导体结晶层107和109之间的异质界面上产生二维电子气层。第二半导体结晶体109的厚度(约45nm)足够小以允许电子从下述欧姆电极穿隧到达二维电子气层。
场效应晶体管100还包括欧姆源电极115、肖特基(Schottky)型栅电极116和欧姆漏电极117，这些电极排列在第二半导体结晶层109上。源和漏电极115和117各自包括通过气相沉积形成的第一金属层和通过气相沉积形成在第一金属层上的第二金属层。第一金属层含有钛(Ti)并具有约10nm的厚度。第二金属层含有Al并具有约300nm的厚度。源电极和漏电极115和117与其下方的第二半导体结晶层109牢固结合或合金化，其方法是通过快速退火在约700℃-900℃温度下热处理源电极和漏电极115和117不超过1秒钟。栅电极116包括通过气相沉积形成的第三金属层和在第三金属层上的第四金属层。第三金属层含有镍(Ni)并具有约10nm的厚度。第四金属层含有金(Au)并具有约300nm的厚度。
以下描述一种制造场效应晶体管100的方法。
第一及第二缓冲层103和105和第一及第二半导体结晶层107和109优选通过气相生长技术例如金属有机物气相外延(MOVPE)来形成。用来形成这些层的气体源是用作载气的气态氢(H2)或氮(N2)、气态氨(NH3)、气态三甲基镓(Ga(CH3)3)、气态三甲基铝(Al(CH3)3)等。
用于形成这些层的技术实例除MOVPE外还包括分子束外延(MBE)和卤化物气相外延(HVPE)。
形成这些层的条件如下所述。
1.第一缓冲层103
(1)晶体生长温度To：1140℃
(2)层结构：单层结构(约200nm厚，AlN)
2.第二缓冲层105
(1)晶体生长温度To：400℃
(2)层结构：单层结构(约10nm厚，AlN)
3.第一半导体结晶层107
(1)晶体生长温度TA：1150℃
(2)层结构：单层结构(约2μm厚，未掺杂的GaN)
4.第二半导体结晶层109
(1)晶体生长温度TB：1000℃
(2)层结构：单层结构(约45nm厚，未掺杂的Al0.2Ga0.8N)
在上述条件下，可以形成包括在图1所示的场效应晶体管100中的层。
实验1
制备第一样品、第二样品、第三样品和第四样品和对比样品。第一至第四样品基本具有与图1所示的场效应晶体管100相同的构造，除了没有形成第二半导体结晶层109之外。在这些样品中，源和漏欧姆电极115和117直接排列在第一半导体结晶层107上并且没有形成栅电极。因此，可无条件地防止沟道即二维电子气层形成在第一半导体结晶层107上而不施加栅极电压；因而漏电流不取决于形成任意第二半导体结晶层109的条件和栅极电压。这些样品可以通过施加栅极电压而实现关态而不形成耗尽层。因此，可以实现精确测量图1的HEMT的漏电流。第一样品包含厚度为5nm的第二缓冲层105，第二样品包含厚度为10nm的第二缓冲层105，第三样品包含厚度为15nm的第二缓冲层105，第四样品包含厚度为20nm的第二缓冲层105，第五样品用作不含第二缓冲层105的对比样品。
通过在每一样品的源和漏电极之间施加电压的方式来测量第一至第五样品的漏电流。第一至第五样品的电极和层在图1的y轴方向上具有相同长度。
图2示出施加在每一个样品的源电极和漏电极之间的电压和对应的缓冲漏电流之间的关系。在图2中，水平轴代表施加在源和漏电极之间的电压，垂直轴代表在图1的y轴方向上单位长度的对应的缓冲漏电流。在图2中，方块点(□)、三角点(△)、空心环点(○)、实心环点(●)和菱形点(◇)分别代表第一样品、第二样品、第三样品、第四样品和第五样品中流动的缓冲漏电流。
从图2可知，在25-140V的电压范围中，可见关态下在本发明实施例HEMT(场效应晶体管100)中流动的缓冲漏电流非常小，为传统场效应晶体管中流动的漏电流的约0.2％-0.3％。此外，缓冲漏电流在第一至第四样品中仅随施加在第一和第四样品的源和漏电极之间的电压而轻微变化。相反，如对比实施例所制备的不包括第二缓冲层的对比样品中的漏电流大并且随施加在第五样品的源和漏电极之间的电压而剧烈变化。
可见，当没有形成第二缓冲层时各芯片中的缓冲漏电流变化，而当形成第二缓冲层时各芯片中的缓冲漏电流不变化。
该实验表明场效应晶体管中流动的缓冲漏电流可通过适当控制包括在该场效应晶体管中的第二缓冲层的厚度而大大减小，由此该场效应晶体管的介电强度可得以增强。
实验2
通过X射线衍射法分析第一至第五样品。具体而言，检查包括在每一个第一至第五样品中的第一半导体结晶层107在形成2μm厚之后的(002)平面和(100)平面。
图3示出样品一到样品五中每一个所包括的第二缓冲层的厚度和每一个样品的X射线摇摆曲线的半峰宽之间的关系。
在图3中，水平轴代表第二缓冲层105的厚度，垂直轴代表X射线摇摆曲线的半峰宽。
从图3可知，包括5nm厚第二缓冲层105的第一样品的第一半导体结晶层107在结晶度方面与不包括第二缓冲层105的第五样品的差异不大，尽管在缓冲漏电流方面第一样品与第五样品的差异极大，如图2所示。这表明在通过第二缓冲层105减小漏电流和用作基层的第一半导体结晶层107的结晶度之间没有直接关系。其它实施方案
本文所用衬底的类型没有具体限制。例如，如果使用绝缘衬底，则考虑到绝缘，位于其上的第一缓冲层可具有小厚度。作为替代方案，可以使用以下衬底：通过在n-型SiC衬底上利用HVPE形成对应于第一实施方案所述的第一缓冲层103的10μm厚单晶体AlN层的方式制备的模板衬底。模板衬底优选具有在其上低温形成的非单晶体第二缓冲层。作为替代方案，可以使用通过在蓝宝石衬底上形成的对应于第一缓冲层103的单晶体AlN或AlGaN层而制备模板衬底。该模板衬底优选具有在其上低温形成的非单晶体第二缓冲层。
在第一实施方案中，第一和第二缓冲层103和105均含有AlN。第一缓冲层103可包含主要含有铝的基于III族元素氮化物的半导体。第二缓冲层105可包含其它III族氮化物基半导体，其不必须包含Al并且其组成是任意的。
根据本发明的电子器件由于漏电流减小而具有高介电强度，因此适合用于电子设备，例如用于移动电话基站的高压运行放大器或高压、高频电子设备。
Claims (12)
1.一种电子器件，通过利用晶体生长形成多个含有III族元素氮化物基半导体的半导体结晶层来制备，该电子器件包含：
衬底；
位于衬底上的单晶体第一缓冲层，其包含由通式AlxGa1-xN(0＜x≤1)代表的半导体；
位于第一缓冲层上的非单晶体第二缓冲层，其包含由通式AlyGa1-yN(0≤y≤1)代表的半导体；和
位于第二缓冲层上的未掺杂基层，其包含GaN。
2.根据权利要求1的电子器件，其中第一缓冲层在1000℃-1200℃温度下形成。
3.根据权利要求1的电子器件，其中第二缓冲层在350℃-800℃温度下形成。
4.根据权利要求2的电子器件，其中第二缓冲层在350℃-800℃温度下形成。
5.根据权利要求1的电子器件，其中衬底含有SiC。
6.根据权利要求2的电子器件，其中衬底含有SiC。
7.根据权利要求3的电子器件，其中衬底含有SiC。
8.根据权利要求1的电子器件，其中第二缓冲层具有5-20nm的厚度。
9.根据权利要求2的电子器件，其中第二缓冲层具有5-20nm的厚度。
10.根据权利要求3的电子器件，其中第二缓冲层具有5-20nm的厚度。
11.根据权利要求4的电子器件，其中第二缓冲层具有5-20nm的厚度。
12.根据权利要求5的电子器件，其中第二缓冲层具有5-20nm的厚度。
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