CN1928977A - 薄膜晶体管液晶显示器驱动装置 - Google Patents
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Abstract
一种薄膜晶体管液晶显示器驱动装置，可在不显示图象的垂直消隐期间，有效避免源极驱动电路的消耗功率，同时不会影响正常显示期间的图象质量。此驱动装置包括控制器与源极驱动电路。控制器输出锁存脉冲信号。源极驱动电路具有多个输出端，根据锁存脉冲信号，于每一个输出端各输出一数据电平。此外，源极驱动电路还包括开关装置。此开关装置电连接于相邻的两个输出端之间，根据锁存脉冲信号，于垂直消隐期间导通相邻的上述两个输出端。
Description
技术领域
本发明涉及一种薄膜晶体管液晶显示器驱动装置，且特别涉及一种可降低消耗功率的薄膜晶体管液晶显示器驱动装置。
背景技术
如图1所示，目前的薄膜晶体管(thin-film transistor，简称为TFT)液晶显示器(liquid crystal display，简称为LCD)驱动方式，为了和传统的阴极射线管(cathode-ray tube，简称为CRT)显示器共用控制信号，在一个帧场(frame field)之内，除了有图象的正常显示期间101之外，还包括不显示图象的水平消隐期间(horizontal blanking time)102以及垂直消隐期间(vertical blanking time)103。在图1中，DE代表数据驱动信号(dataenable)，SOP代表源极驱动电路(source driver IC，其中IC为integrated-circuit，也就是集成电路的缩写)的输出信号。
从图1可以看出，虽然垂直消隐期间103是不显示图象的空白时间，然而目前的源极驱动电路在这段时间内，却持续输出正负极性交互反转的信号SOP，也就是说，源极驱动电路仍然不断地在消耗电流，无形中提高了模块的消耗功率。
发明内容
本发明的目的是提供一种薄膜晶体管液晶显示器驱动装置，可在不显示图象的垂直消隐期间，有效避免源极驱动电路的动态电流浪费，而仅消耗些微稳态的电流，以降低整个模块的消耗功率，同时不会影响正常显示期间的图象质量。
为达成上述及其它目的，本发明提出一种薄膜晶体管液晶显示器驱动装置，包括控制器与源极驱动电路。控制器输出锁存脉冲信号(latch pulse)。源极驱动电路具有多个输出端，根据锁存脉冲信号，于每一个输出端各输出一数据电平。
上述薄膜晶体管液晶显示器驱动装置，在一实施例中，源极驱动电路还包括开关装置。此开关装置电连接于相邻的两个输出端之间，根据锁存脉冲信号，于垂直消隐期间导通相邻的上述两个输出端。
上述薄膜晶体管液晶显示器驱动装置，在一实施例中，开关装置是在锁存脉冲信号处于逻辑高电平时导通相邻的输出端，在锁存脉冲信号处于逻辑低电平时关断相邻的输出端，而且锁存脉冲信号在垂直消隐期间维持在逻辑高电平。
上述薄膜晶体管液晶显示器驱动装置，在一实施例中，开关装置包括晶体管(transistor)。
从另一观点来看，本发明另提出一种薄膜晶体管液晶显示器驱动装置，包括控制器与源极驱动电路。控制器输出锁存脉冲信号。源极驱动电路具有多个输出端，根据锁存脉冲信号，于每一个输出端各输出一数据电平。其中，上述的源极驱动电路还包括多个数字模拟转换器(digital-to-analog converter，即DAC)、多个缓冲器(buffer)、多个电阻器(resistor)、以及开关装置。数字模拟转换器与上述输出端一一对应，各自根据一参考电平，将象素(pixel)数据转换为对应的数据电平后输出。缓冲器同样与上述输出端一一对应，各自电连接于对应的数字模拟转换器，在对应的数据电平输出之前提供缓冲作用。电阻器同样与上述输出端一一对应，各自电连接于对应的缓冲器与对应的输出端之间。最后，开关装置的第一端电连接于一输出端所对应的缓冲器与电阻器之间，其第二端电连接于相邻的另一输出端所对应的缓冲器与电阻器之间，根据锁存脉冲信号，于垂直消隐期间导通相邻的两个输出端。
本发明是在垂直消隐期间利用逻辑高电平的锁存脉冲信号，使开关装置导通相邻的输出端，引发源极驱动电路内建的电荷共享(charge sharing)机制，使源极驱动电路输出近似于共同电平(common voltage)的直流电平。因此可以在不显示图象的垂直消隐期间，有效避免源极驱动电路的动态电流浪费，而仅消耗些微稳态的电流，以降低整个模块的消耗功率，同时不会影响正常显示期间的图象质量。
为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举本发明之较佳实施例，并配合附图，作详细说明如下。
附图说明
图1为水平消隐期间与垂直消隐期间的示意图。
图2为根据本发明一实施例的薄膜晶体管液晶显示器驱动装置的电路示意图。
图3为根据本发明一实施例的薄膜晶体管液晶显示器驱动装置的源极驱动电路的部分电路示意图。
图4为根据本发明一实施例的薄膜晶体管液晶显示器驱动装置的信号时序图。
主要元件标记说明
101：正常显示期间
102：水平消隐期间
103：垂直消隐期间
201：控制器
202：TFT LCD面板
203：栅极驱动电路
204：源极驱动电路
301、311：数字模拟转换器
302、312：缓冲器
303、313：电阻器
304、314：输出端
310：开关装置
CLK：时钟信号
CS：控制信号
Data、Data1、Data2：象素数据
DE：数据驱动信号
GV：参考电平
LP：锁存脉冲信号
SOP：先前技术数据电平
SOP+：本发明的数据电平
STH：起始脉冲信号
Vcom：共同电平
具体实施方式
以下说明根据于本发明一实施例的薄膜晶体管液晶显示器驱动装置。请先参照图2，图2为本实施例的液晶显示器的驱动电路，包括控制器201、源极驱动电路204、以与栅极驱动电路203。
在本实施例中，控制器201是一种专用集成电路(application-specificintegrated-circuit，即ASIC)，负责输出象素数据Data与控制信号CS至源极驱动电路204。其中控制信号CS是多个信号的集合，包括起始脉冲信号(start pulse)与锁存脉冲信号(latch pulse)等等，这些信号在后面有更详细的说明。
源极驱动电路204具有多个输出端，其作用主要是根据锁存脉冲信号，将象素数据Data由数字信号转换为模拟的数据电平，然后通过上述多个输出端输出至薄膜晶体管液晶显示面板(thin-film transistor liquidcrystal display panel，简称为TFT LCD面板)202的每一个象素。至于栅极驱动电路203的作用，是让来自象素数据Data的数据电平分别进入TFTLCD面板202的每一条水平扫描线上的每一个象素。本实施例的薄膜晶体管液晶显示器驱动装置包括控制器201以及源极驱动电路204。
图3为本实施例的源极驱动电路204的示意图。图3只表示包含两个输出端304与314的部分电路，事实上，本实施例的源极驱动电路204可包含任意多个输出端，其中每一个输出端都输出一个由象素数据转换的数据电平。
源极驱动电路204的每一个输出端，都有一个对应的数字模拟转换器、缓冲器、以及电阻器。举例而言，输出端304就对应着数字模拟转换器301、缓冲器302、以及电阻器303。其中数字模拟转换器301的作用是根据参考电平(gamma voltage，也就是数字转模拟所需的一连串由低而高的电平)GV，将象素数据Data1转换为对应的数据电平后输出。缓冲器302电连接于数字模拟转换器301，在对应的数据电平输出之前提供缓冲作用，也就是维持数据电平不变并且提高其驱动能力。在本实施例中，缓冲器302与312皆是由运算放大器(operational amplifier)组成。至于电阻器303，则电连接于缓冲器302与输出端304之间。输出端314所对应的部分电路，和输出端304所对应的部分电路作用相同，只是输入的象素数据不同。
图3中的源极驱动电路204，除了对应于输出端304与314的电路之外，还包括开关装置310。在本实施例中，开关装置310由一个晶体管组成，其第一端电连接于输出端304所对应的缓冲器302与电阻器303之间，其第二端则电连接于相邻的输出端314所对应的缓冲器312与电阻器313之间。开关装置310的作用是根据锁存脉冲信号LP，于垂直消隐期间导通相邻的输出端304与314，其目的是根据目前源极驱动电路现有的电荷共享机制，使输出端304和314都输出原本两个输出端各自输出的电平的平均值。如此一来，输出端304和314就会在垂直消隐期间输出一个近似于共同电平的直流电平，而不是平常正负极性交互反转的信号。这个操作不会从缓冲器302和312导出电流，也不会导入电流至缓冲器302和312，如此可以节省输出端304和314转换状态时，缓冲器302和312的消耗电流。
在本实施例中，开关装置310是在锁存脉冲信号LP处于逻辑高电平时导通输出端304与314，在锁存脉冲信号LP处于逻辑低电平时关断输出端304与314，而且锁存脉冲信号LP在垂直消隐期间会维持在逻辑高电平。如果必要，也可以反过来，使开关装置310在锁存脉冲信号LP处于逻辑低电平时导通输出端304与314，在锁存脉冲信号LP处于逻辑高电平时关断输出端304与314，而且锁存脉冲信号LP在垂直消隐期间会维持在逻辑低电平。
图3只表示一个开关装置310，事实上，为了充分发挥省电功能，源极驱动电路204可以包含多个开关装置。每一个开关装置都电连接于两个相邻的输出端之间，如此就可以在垂直消隐期间让所有输出端都输出近似于共同电平的直流电平。
最后，图4为本实施例的相关信号时序图。其中，数据驱动信号(dataenable)DE处于逻辑高电平时，表示象素数据Data为有效数据的期间。如图所示，数据驱动信号DE的前两个持续较短的低电平期间，就是图1的水平消隐期间102，而后面一个持续较长的低电平期间，就是图1的垂直消隐期间103。CLK是整个液晶显示器驱动电路的时钟信号(clock)。起始脉冲信号STH标示每一帧象素数据Data的开始时间。LP就是上述锁存脉冲信号，如图所示，在垂直消隐期间103的大部分时间，锁存脉冲信号LP都处于逻辑高电平，使源极驱动电路204输出的数据电平SOP+，从平时的正负极性交互反转的信号，转换成为近似于共同电平Vcom的直流电平。
综上所述，本发明是在垂直消隐期间利用逻辑高电平的锁存脉冲信号，使开关装置导通相邻的输出端，引发源极驱动电路内建的电荷共享机制，使源极驱动电路输出近似于共同电平的直流电平。因此可以在不显示图象的垂直消隐期间，有效避免源极驱动电路的动态电流浪费，而仅消耗些微稳态的电流，以降低整个模块的消耗功率，同时不会影响正常显示期间的图象质量。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作些许之更动与改进，因此本发明之保护范围当视权利要求所界定者为准。
Claims (13)
1.一种薄膜晶体管液晶显示器驱动装置，其特征在于包括：
控制器，输出锁存脉冲信号；以及
源极驱动电路，具有多个输出端，根据该锁存脉冲信号，于每一个上述这些输出端输出一数据电平；
其中，该源极驱动电路还包括：
开关装置，电连接相邻两个输出端之间，根据该锁存脉冲信号，于垂直消隐期间导通相邻的上述这些输出端。
2.根据权利要求1所述的薄膜晶体管液晶显示器驱动装置，其特征在于当该锁存脉冲信号为逻辑高电平时导通该开关装置相邻的上述这些输出端，当该锁存脉冲信号为逻辑低电平时关断该开关装置相邻的上述这些输出端，该锁存脉冲信号在该垂直消隐期间维持在该逻辑高电平。
3.根据权利要求1所述的薄膜晶体管液晶显示器驱动装置，其特征在于当该锁存脉冲信号为逻辑低电平时导通该开关装置相邻的上述这些输出端，当该锁存脉冲信号为逻辑高电平时关断该开关装置相邻的上述这些输出端，该锁存脉冲信号在该垂直消隐期间维持在该逻辑低电平。
4.根据权利要求1所述的薄膜晶体管液晶显示器驱动装置，其特征在于该开关装置包括晶体管。
5.根据权利要求1所述的薄膜晶体管液晶显示器驱动装置，其特征在于该源极驱动电路还包括：
多个数字模拟转换器，每一个上述这些数字模拟转换器电连接对应的该输出端，根据一参考电平，将象素数据转换为对应的该数据电平且输出该数据电平。
6.根据权利要求1所述的薄膜晶体管液晶显示器驱动装置，其特征在于该源极驱动电路还包括：
多个缓冲器，每一个上述这些缓冲器电连接对应的该输出端，在输出对应的该数据电平前提供缓冲作用。
7.根据权利要求6所述的薄膜晶体管液晶显示器驱动装置，其特征在于每一个上述这些缓冲器包括运算放大器。
8.根据权利要求1所述的薄膜晶体管液晶显示器驱动装置，其特征在于该源极驱动电路还包括：
多个电阻器，每一个上述这些电阻器电连接对应的该输出端。
9.一种薄膜晶体管液晶显示器驱动装置，其特征在于包括：
控制器，输出锁存脉冲信号；以及
源极驱动电路，具有多个输出端，根据该锁存脉冲信号，于每一个上述这些输出端输出一数据电平；
其中，该源极驱动电路还包括：
多个数字模拟转换器，每一个上述这些数字模拟转换器根据一参考电平，将象素数据转换为对应的该数据电平且输出该数据电平；
多个缓冲器，每一个上述这些缓冲器电连接对应的该数字模拟转换器，在输出对应的该数据电平前提供缓冲作用；
多个电阻器，每一个上述这些电阻器电连接于对应的该缓冲器与对应的该输出端之间；以及
开关装置，具有第一端及第二端且连接相邻的第一输出端及第二输出端，该第一端电连接该第一输出端所对应的该缓冲器与该电阻器之间，该第二端电连接于该第二输出端所对应的该缓冲器与该电阻器之间，根据该锁存脉冲信号，于垂直消隐期间导通相邻的该第一输出端与该第二输出端。
10.根据权利要求9所述的薄膜晶体管液晶显示器驱动装置，其特征在于当该锁存脉冲信号为逻辑高电平时导通该开关装置相邻的上述这些输出端，当该锁存脉冲信号为逻辑低电平时关断该开关装置相邻的上述这些输出端，该锁存脉冲信号在该垂直消隐期间维持在该逻辑高电平。
11.根据权利要求9所述的薄膜晶体管液晶显示器驱动装置，其特征在于当该锁存脉冲信号为逻辑低电平时导通该开关装置相邻的上述这些输出端，当该锁存脉冲信号为逻辑高电平时关断该开关装置相邻的上述这些输出端，该锁存脉冲信号在该垂直消隐期间维持在该逻辑低电平。
12.根据权利要求9所述的薄膜晶体管液晶显示器驱动装置，其特征在于该开关装置包括晶体管。
13.根据权利要求9所述的薄膜晶体管液晶显示器驱动装置，其特征在于每一个上述这些缓冲器包括运算放大器。
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