CN1928847A - 在总线上致能多处理器环境的装置和方法 - Google Patents

Abstract

本发明提供一种致能多个器件在要求动态阻抗控制的总线上相接在一起的技术。在一个实施例中，提供一种在总线上致能多器件环境的装置，其中该总线要求主动终端阻抗控制。该装置包括第一节点和多处理器逻辑电路。第一节点接收相应器件处于总线的物理末端的指示。多处理器逻辑电路耦接到所述第一节点。多处理器逻辑电路根据所述指示控制如何驱动第二节点，其中所述第二节点耦接到总线。

Description

在总线上致能多处理器环境的装置和方法

技术领域

本发明总的涉及微电子领域，尤其涉及在要求对总线终端阻抗的主动控制的总线上致能和维持多处理器环境的机制。

背景技术

许多当今的总线架构仅提供两个器件(如微处理器及其对应的存储控制器)之间的点到点总线接口。除了仅提供点到点接口外，这些架构还要求微处理器(或其他器件)内部提供终端阻抗控制电路来动态调节点到点总线上的终端阻抗，其中阻抗值通常被选择成与总线自身的特征阻抗匹配。

在许多应用中，通过将精密电阻器耦接到器件的I/O引脚，来将阻抗值通知给该器件。因此，器件提供芯片上(on-die)驱动器，这些驱动器被配置成以所选阻抗值和根据总线规范的电压电平驱动点到点总线。这些驱动器提供没有反射(reflection)的适当地终接的传输线。

尽管点到点总线对于只有两个器件通过总线通信的情况是有效的，但本发明人注意到对于特定的应用领域，如多处理器应用，可能需要多于一个器件。在这些应用中，也许需要一到四个处理器并行地通过上述总线与存储控制器相接。

但是常规的总线架构由于是在处理器数量固定的假设下要求主动阻抗控制的，因此它们受到限制。例如，在上述总线上添加另一器件将导致任何给定器件看到由总线上其他器件的并行终端阻抗引起的有效(effctive)终端阻抗，因此，将I/O信号驱动到该有效上拉终端阻抗将导致反射、阻尼振荡(ringing)、定时偏移及其他缺点。

因此，本发明人观察到，在需要主动阻抗控制的总线上提供可变数量的器件的互操作是非常值得期望的。

此外，本发明人还注意到，现有技术中需要在主动控制的总线上致能多处理器环境。

发明内容

除了其他应用以外，本发明旨在解决上述问题以及解决现有技术的其他问题、缺点和限制。本发明提供一种致能多个器件在要求动态阻抗控制的总线上相接在一起的更好技术。在一个实施例中，提供一种在总线上致能多器件环境的装置，其中该总线要求主动终端阻抗控制。该装置包括第一节点和多处理器逻辑电路。第一节点接收相应器件处于总线的物理末端的指示。多处理器逻辑电路耦接到所述第一节点。多处理器逻辑电路根据所述指示控制如何驱动第二节点，其中所述第二节点耦接到总线。

在一个方面中，相应器件是微处理器，而第一节点是微处理器的封装上的引脚。该引脚耦接到主板导线径迹(trace)，后者提供指示该微处理器是在总线内部还是在总线的物理远端的信号。

本发明的一个特征要求所述多处理器逻辑电路通过根据所述指示致能上拉逻辑电路和下拉逻辑电路，来控制如何驱动所述第二节点。如果所述指示指出所述相应器件是内部器件，则所述多处理器逻辑电路禁止所述上拉逻辑电路并致能所述下拉逻辑电路。如果所述指示指出所述相应器件是在总线的所述物理末端，则所述多处理器逻辑电路致能所述上拉逻辑电路和所述下拉逻辑电路。所述下拉逻辑电路将所述第二节点驱动到规定的低电压电平，而所述上拉逻辑电路在被致能时，产生对总线指定的终端阻抗，其中产生所述终端阻抗来匹配总线的特征阻抗。

本发明的一个方面构思了一种在总线上提供多器件环境的微处理器，其中总线要求主动终端阻抗控制。该微处理器具有封装引脚和多处理器逻辑电路。封装引脚接收指示该微处理器是在总线内部还是在总线的物理末端的外部多处理器信号。多处理器逻辑电路耦接到所述封装引脚，并且被配置成根据所述外部多处理器信号控制如何驱动焊点节点，其中所述焊点节点耦接到总线。

本发明的另一方面构思了一种在总线上致能多器件环境的方法，该总线要求主动终端阻抗控制。该方法包括：通过第一节点，接收相应器件在总线内部的指示；和响应于该指示，控制如何驱动第二节点，其中所述第二节点耦接到总线。

附图说明

通过下面的描述和附图，本发明的这些和其他目的、特征和优点将更易于理解，其中：

图1是示出要求对总线终端阻抗的主动控制的当今的点到点总线的框图；

图2是绘出根据本发明在类似图1的总线上致能的多处理器环境的时序图；

图3是展示根据本发明的微处理器内的多处理器环境装置的框图；以及

图4是示出根据本发明的、在总线上致能多处理器环境的方法的流程图。

具体实施方式

进行下面的描述，以使本领域普通技术人员能够制造和使用在具体应用及其要求的上下文中提供的本发明。然而，对优选实施例的各种修改对于本领域技术人员将是明显的，并且这里定义的普遍原理可以应用到其他实施例。因此，本发明并不意图限于这里所示和所述的具体实施例，而是要依照与这里公开的原理和新颖特征一致的最宽范围。

考虑到上面关于当今集成电路中采用的、在器件之间传输数据的总线接口和相关技术的背景讨论，将参照图1讨论与点到点总线相关的问题。接着，将参照图2-4对本发明进行讨论。本发明通过提供一种致能多个处理器在要求主动终端阻抗控制的总线上相接的装置和方法，克服了当今总线接口技术的局限，同时保留所要求的传输线特性。

转到图1，框图100示出当今的点到点总线120，如在许多现有技术的微处理器架构中提供的那样。框图绘出了当今的处理器101，它通过点到点总线120耦接到存储控制器110。存储控制器110是为了指出现有技术相关的限制的目的而绘出的，并且要注意可以采用任何类型的器件(例如，总线代理、存储集线器(memory hub)、芯片组等)。在该讨论中使用存储控制器110，因为它代表通过点到点总线120与当今处理器101相接的器件类型。

处理器101包括接收信号OUT1的焊点控制逻辑电路102。焊点控制逻辑电路102通过上拉使能信号PUEN1耦接到上拉逻辑电路103，并且通过下拉使能信号PDEN1耦接到下拉逻辑电路105。上拉逻辑电路103和下拉逻辑电路105耦接在一起来形成焊点节点104，产生双向焊点信号PAD1。电阻器R1在节点106也耦接到处理器101。在当今处理器101中，节点106典型地耦接到处理器的器件封装(未示出)上的引脚(未示出)，以致能容易地安装到母板或者基本类似的封装形式。

存储控制器110还具有接收信号OUT2的焊点控制逻辑电路112。焊点控制逻辑电路112通过上拉使能信号PUEN2耦接到上拉逻辑电路113，并且通过下拉使能信号PDEN2耦接到下拉逻辑电路115。上拉逻辑电路113和下拉逻辑电路115也耦接在一起来形成焊点节点104，产生双向焊点信号PADM。类似地，电阻器R2在节点116耦接到存储控制器111，与处理器101一样，节点116典型地耦接到存储控制器110被装入的器件封装上的引脚。

处理器101通过具有特征阻抗Z₀的点到点总线120与存储控制器110相接。该接口特别绘出了信号PAD1通过单信号路由机制120耦接到信号PADM(以及它们各自的节点104、114)，该机制如框图100中的传输线120所示，但它典型地包括母板上的导线径迹120。为了清楚起见，将节点PAD1和PADM显示为通过单个导线径迹120耦接在一起。然而，本领域技术人员将理解，当今总线120包括许多与所示的那些104、114基本上类似的信号。

对于特定应用领域，包括便携式计算机和移动应用，在给定的系统配置中可能不要求超过一个处理器101。因此，为了在当今低电压总线120上提供增加的系统总线速度，近些年来系统总线架构从多处理器环境改变为单处理器环境。单处理器环境如框图100所示，包括主动片上(即，“芯片上”)终端阻抗控制特征。以前的多点架构提供用于总线信号的终端外连总线上的器件，当今总线架构要求对片上提供总线终端阻抗，并且要求动态调节该终端阻抗，使得它们与外部提供的精密电阻相等或成比例，该精密电阻由位于母板或者基本类似的互连机制上的电阻器R1和R2绘出。该外部提供的精密电阻R1、R2表示母板上的导线径迹120或信号通路120呈现的传输线特征阻抗Z₀，其中导线径迹120或信号通路120互连处理器101的第一节点(即，引脚)PAD1与存储控制器110的第二节点PADM114。

常规总线协议规定了要求的总线终端阻抗。典型地，分别通过外部电阻器R1和R2将该阻抗通知给处理器101和存储控制器110。在多数情况下，这两个电阻器R1、R2的值相等，但在某些配置中值可能不同。R1和R2的典型值是27.5欧姆，指示构成总线的互连传输线120的55欧姆的特征阻抗Z₀。尽管在框图100中示出R1和R2耦接到地参考电压，但本领域技术人员将理解，电阻器R1-R2耦接到的电压参考(“VSS”)的值可以根据从系统电源提供给处理器101和存储控制器111的其他电压(未示出)而变化。

没有反射的适当终接的传输线120在信号导线径迹120的远端具有等于信号导线径迹120的特征阻抗Z₀的并行终端阻抗。因此，为了提供适当的终端，要求处理器101和存储控制器111动态控制它们各自在如上所述节点104和114的阻抗，以便如管理接口的特定总线协议所规定的那样，阻抗与R1和R2相等或成比例。

该动态控制典型地是通过所示的上拉逻辑电路103、103和下拉逻辑电路105、115完成的。在一种情况下，当被通过下拉逻辑电路105拉(“驱动”)到指定低电压电平(未示出)时，节点PAD上的信号是激活或者设定的(asserted)。因此，当PAD1被设定时，典型的点到点总线协议指示上拉逻辑电路103必须被关断。当PAD1未被设定时，上拉逻辑电路103必须被接通，从而将PAD1驱动到高电压电平(未示出)。此外，典型的协议规定，在任意给定时间点，只有一个器件101、110—要么处理器101、要么存储控制器110—可以驱动总线120(即，通过下拉逻辑电路105、115下拉总线120上的电压)。此外，还要求处理器101和存储控制器110上的上拉逻辑电路103、113都被动态控制来改变相应上的拉阻抗，使得它们匹配连接节点PAD1和PADM的母板上的信号导线径迹120(或其他机制)的特征阻抗Z₀。因此，当器件101、111之一驱动总线120，并且关断其相应上拉逻辑电路103、113时，驱动器件的下拉逻辑电路105、115在总线120上生成低电平的瞬时转换，沿着在其他器件的上拉逻辑电路113、103在远端终接的信号导线径迹120的传输线环境向下传播。

下拉逻辑电路105、115被配置成将总线120上的信号驱动到指定低电压电平。相应地，由于在总线120的远端由其他器件111、101引起的终端阻抗匹配特征阻抗Z₀，因此排除了诸如阻尼振荡、反射等不良传输线效果。在具有55欧姆特征阻抗Z₀的典型实施例中，动态控制下拉逻辑电路105、115来呈现27.5欧姆阻抗，从而将VH的高电压电平驱动到大约为VH的三分之一的低电压电平VL。这致能下拉逻辑电路105、115引起足以不受总线120上的噪声影响的低电压电平VL。下拉逻辑电路105、115动态控制阻抗的方式不在本申请的范围之内。

概括地说，在点到点总线120上，当总线120不是正在被器件101、110驱动到低时，则器件的上拉逻辑电路103、113必须按照规定的总线终端阻抗将其相应节点PAD1、PADM驱动到高电平VH。当总线120上的节点PAD1、PADM被给定器件101、110驱动到低时，给定器件101、110必须关断其上拉逻辑电路103、113并且接通其下拉逻辑电路105、115，来呈现规定的下拉阻抗。这样，由于相对器件的上拉逻辑电路113、103被接通，因此传输线120被适当地终接，从而没有反射，并且生成适当的总线电压电平VH、VL。

相应地，当内部核心信号OUT1、OUT2未被设定时，处理器101或存储控制器110中的焊点控制逻辑电路102、112设定上拉逻辑电路使能信号PUEN1、PUEN2，二者分别接通器件101、110中的上拉逻辑电路103、113，其中也动态控制上拉逻辑电路103、113来呈现终端阻抗，该终端阻抗用于总线120上的信号适当传输。此外，焊点控制逻辑电路102、112还解除设定(deassert)下拉逻辑电路使能信号PDEN1、PDEN2，从而关断两个器件101、110中的各个下拉逻辑电路105、115。

当核心信号OUT1被设定时，处理器101中的焊点控制逻辑电路102解除设定PUEN1，关断上拉逻辑电路103，并且设定PDEN1，接通下拉逻辑电路105，其中动态控制下拉逻辑电路来呈现一个当驱动与特征阻抗Z₀一致的节点PAD使得实现适当总线电压电平VL时的阻抗。类似地，当核心信号OUT2被设定时，存储控制器110中的焊点控制逻辑电路112解除设定PUEN1，关断其上拉逻辑电路113，并且设定PDEN1，接通其下拉逻辑电路115，从而将正确的信号电平传播到具有特征阻抗Z₀的信号导线径迹120的传输线环境中。

对于许多应用，从性能的角度来看，常规的点到点总线架构确实是有效的，然而，本发明人观察到，存在因采用多处理器而受益的许多其他应用场合，尤其是当作为多处理器系统配置的一部分，提供具有相应接口能力的存储控制器(或者基本上等效的总线接口器件)时。但是常规的总线架构由于如上所述是在处理器数量固定的假设下要求主动阻抗控制的，因此它们受到限制。例如，在上面参照图1描述的总线120上添加类似处理器101的另一处理器(未示出)，这将导致任何给定器件101、110看到由其他器件101、110的并行终端阻抗引起的有效终端阻抗，并且该有效上拉终端阻抗将大约是规定的终端阻抗的一半。因此，处理器101中的下拉逻辑电路105和存储控制器110中的下拉逻辑电路115将不足以下拉总线电压，因为根据协议，下拉逻辑电路105、115被配置成引起与指定终端阻抗、而不是由添加类似处理器101的其他处理器而导致的有效阻抗对应的总线电压电平。

因此，期望提供一种装置和方法来致能多个处理器在总线上进行互操作。本发明人还注意到，期望提供在要求主动阻抗控制的总线上的可变数量处理器的互操作。

本发明通过提供用于致能通过要求主动阻抗控制的总线在多处理器环境中的可变数量处理器的互操作的装置和方法，来克服上述的当今总线配置的问题和限制，而不引起上述不利限制。现在将参照图2-4描述本发明。

参照图2，展示了根据本发明的、在总线220上致能的多处理器环境200的特征的框图。该框图示出具有互连的节点202的多个处理器201，节点202产生各自的总线信号PAD1-PADN。下面，还将使用信号指示符PAD1-PADN来指代节点202中的特定一个。多个处理器201还与存储控制器211(或基本类似的器件211)相接，后者具有产生基本上与图1所示类似的总线接口信号PADM的总线接口节点212。在一个实施例中，可变数量的处理器201被致能在总线220上与存储控制器211进行互操作。在特定实施例中，多达四个处理器201被致能进行互操作。处理器201和存储控制器211中的每一个接收通过电阻器R1、R2、或者类似的指定总线终端阻抗的方式(例如这之前所述的那样)外部规定的终端阻抗。在一个实施例中，R1和R2指定对于单处理器总线配置的55欧姆的终端阻抗和27.5欧姆的下拉阻抗。此外，根据本发明的每个处理器201包括用于接收多处理器信号MP的节点204，其中采用该信号来配置多处理器环境。在一个实施例中，多处理器节点204包括微处理器封装上的引脚204，其中该引脚在根据本发明的系统配置中不作其他用处。在该实施例中，信号MP耦接到多处理器引脚204。也构思了替代实施例，来将多处理器节点204耦接信号MP以配置多处理环境。

为了控制总线220的终端阻抗，物理上位于传输线220相对存储控制器211的一末端的处理器201，将其MP节点204连到第一参考信号MP，第一参考信号MP的值指示处理器201位于传输线220相对存储控制器211的一末端。在图2所示的示例中，处理器1201处于位于总线220相对存储控制器211的物理一末端，因此其相应MP节点204耦接到第一参考信号MP。在一个实施例中，如框图所示，第一参考信号的值为接地，或者公共参考电压(例如，VSS电压)。也构思了第一参考信号的其他值。为了指示位于处理器1201与存储控制器211之间的处理器201(即，处理器2201到处理器N 201)是总线220内部的，它们相应的MP节点204连到第二参考信号，其值指示处理器201是总线220内部的。在一个实施例中，第二参考信号的值是VDD。第二参考电压的替代实施例包括为总线220上的I/O器件提供的基本类似的参考电压。也构思了指示处理器在总线上的物理位置的其他实施例，如多引脚编码、通过JTAG总线(未示出)写入内部存储器、机器专用寄存器的编程等。

因为处理器1201位于总线220的远端，所以它被(通过将节点MP 204接地)进行配置以基本与上面参照图1的处理器101所述相同的方式来动态控制总线上拉终端阻抗，以及驱动其相应PAD1节点202。此外，如参照图1所述，存储控制器211以类似的方式控制其在总线220的一端的总线上拉终端阻抗，以及驱动其相应总线节点PADM 212。然而，处理器2 201-处理器N201(即，内部处理器201)根据本发明不同地驱动总线220，这是因为它们物理上位于处理器1 201与存储控制器211之间。根据本发明，内部处理器处理器2201-处理器N 201被配置成总是通过它们相应的多处理器节点MP204来关断它们的上拉逻辑电路(未示出)，从而处理器1 201和存储控制器211保持总线220的规定终端阻抗。此外，当内部处理器的处理器2 201-处理器N 201之一将其各自总线节点202驱动到低电压值时，考虑到需要将每个特征阻抗Z₀驱动成从相应驱动器看去具有Z₀/2的有效阻抗的两个信号导线径迹，在其中采用替代下拉逻辑电路(未示出)来将节点202驱动到适当的低电压电平。因此，该替代下拉逻辑电路必须当与一个信号通路相反、驱动成两个信号导线径迹时，足以将节点PAD2-PADN 202驱动到规定的低电压电平。

现在转到图3，框图300示出图2的处理器的处理器1-处理器N 201的每一个中包含的多处理器环境装置。框图300绘出根据本发明的处理器301，其耦接到如上所述具有特征阻抗Z₀的总线320或传输线320。微处理器301包括焊点控制逻辑电路304、第一下拉逻辑电路307和上拉逻辑电路305，包括控制信号OUT1、PUEN1、PDEN1，它们与上面参照图1所述的类似的所命名的信号一样操作。焊点控制逻辑电路304、第一下拉逻辑电路307和上拉逻辑电路307每一个包括用来执行这里所述功能和操作的逻辑电路、电路、器件或微代码(即，微指令或固有指令)、或者逻辑电路、电路、器件或微代码的组合、或者等效元素。用来执行这些功能和操作的元素可以与处理器301中用来执行其他功能的其他电路、微代码等共享。根据本发明的范围，微代码是用来指代多个微指令的术语。微指令(又称为固有指令)是在单元执行的级别上的指令。例如，微指令由精简指令集计算机(RISC)微处理器直接执行。对于诸如x86兼容微处理器之类的复杂指令集计算机(CISC)微处理器，x86指令被转换成相关的微指令，并且由CISC微处理器中的单元直接执行相关的微指令。

此外，该装置包括多处理器(“MP”)逻辑电路303和第二下拉逻辑电路308。信号MP耦接到MP逻辑电路303和多处理器节点P 302。如上面所述，本发明构思了在参考节点P 302上建立信号MP的多个实施例，其中一个在框图300中示出。框图300将节点P 302描绘为微处理器301上的引脚302，并且通过将节点P 302如参照图2所述耦接到第一或第二参考电压(未示出)来建立MP的值。MP逻辑电路303感测节点P 302的状态(即，框图300所示的信号MP的值)，以确定它是处于总线320的远端还是处于总线320内部。如果处理器301处于远端，则MP逻辑电路303设定信号ENPD1和ENPU，致能上拉逻辑电路305和第一下拉逻辑电路307的操作，如参照图1和2所述。信号ENPD2被解除设定，从而禁止第二下拉逻辑电路308的操作。由此如单处理器点到点环境所要求的那样，通过上拉逻辑电路305和第一下拉逻辑电路307控制产生信号PAD的焊点节点306和总线终端阻抗。在传输线320远端的该配置在总线320上提供排除阻尼振荡等的、主动控制的终端阻抗。第二下拉逻辑电路308包括用来执行这里所述功能和操作的逻辑电路、电路、器件或微代码(即，微指令或固有指令)、或者逻辑电路、电路、器件或微代码的组合、或者等效元素。用来执行这些功能和操作的元素可以与处理器301中用来执行其他功能的其他电路、微代码等共享。

对于内部处理器，信号ENPU被MP逻辑电路303解除设定，信号ENPD2被设定，并且因此通过并行操作的第一和第二下拉逻辑电路307-308控制信号(即，节点)PAD 306。在内部配置中上拉逻辑电路305被信号PUEN1的状态禁止，如节点P 302上的信号MP的值所示。在一个实施例中，第一和第二下拉逻辑电路307-308被配置成当驱动成两个信号导线径迹(“路径”)(每个特征阻抗Z₀)时将PAD 306拉到指定的低电压电平VL。出于说明的目的，示出了总线320上的额外信号导线径迹，虚线连接到对应于内部处理器配置的节点306。在替代实施例中，第二下拉逻辑电路308展示不同于第一下拉逻辑电路307的能力，并且这两个下拉逻辑电路307-308并行工作来实现将PAD最佳地下拉到适当的低电压电平VL。

现在参照图4，流程图400示出根据本发明的、在总线上致能多处理器环境的方法。该方法在方框401开始，其中根据本发明的处理器被置于如上所述的多处理器环境中。流程然后前进到判决框402。

在判决框402，处理器感测节点值、信号、或者其他指示手段，来确定该处理器是否是位于总线或传输线的物理末端的处理器。如果它处于传输线的物理末端，则流程前进到方框403。如果处理器是内部处理器，则流程前进到方框404。

在方框403，该处理器内的上拉逻辑电路被接通，来向总线呈现按照总线协议规定的终端阻抗。流程然后前进到判决框405。

在方框404，由于该处理器物理上处于总线内部，因此其耦接到总线的上拉逻辑电路被关断。流程然后前进到判决框405。

在判决框405，该处理器评估输出控制信号来确定是否要将输出信号提供给总线。如果否的话，则流程返回到判决框405的开始处来监视输出控制信号，直到想要在总线上提供输出的时候为止。如果要将信号提供给总线，则流程前进到判决框406。

在判决框406，进行评估来确定要提供给总线的输出信号是处于高电压电平H还是低电压电平L。如果低电压电平L要输出到传输线，则流程前进到判决框407。如果输出是高电压电平H，则流程前进到判决框410。

在判决框407，由于要输出低电压电平L到总线，因此进行评估来确定处理器是在总线内部还是处在传输线相对存储集线器的末端。如果处理器不是内部处理器，则流程前进到方框408。如果处理器是内部处理器，则流程前进到方框409。

在方框408，由于处理器处在传输线的该末端，为了输出低电压电平，处理器关断其耦接到其输出节点的上拉逻辑电路，并且接通其第一下拉逻辑电路来将总线驱动到适当的低电压电平。因为该处理器处在传输线的物理末端，所以只有第一下拉逻辑电路被接通。流程然后前进到方框413。

在方框409，由于该处理器不处在传输线的末端(即，该处理器是内部处理器)，为了输出低电压电平，处理器关断其耦接到其输出节点的上拉逻辑电路，并且接通其第一和第二下拉逻辑电路来将总线驱动到适当的低电压电平。因为该处理器不处在传输线的物理末端，因而必须同时对抗存储集线器引起的第一终端阻抗与位于总线相对存储集线器的物理末端的处理器引起的第二终端阻抗、将总线驱动到低，所以第一和第二下拉逻辑电路都被接通。流程然后前进到方框413。

在判决框410，进行评估来确定该处理器是在总线内部，还是处在相对在一末端终接总线的存储器件的传输线另一末端。如果该处理器不是内部处理器，则流程前进到方框412。如果该处理器是内部处理器，则流程前进到方框411。

在方框412，由于该处理器处在传输线的一末端，为了输出高电压电平，处理器设定适当的总线信号，来指示它正在驱动总线并且保持其上拉逻辑电路接通。流程然后前进到方框413。

在方框411，由于该处理器不处在传输线的一末端(即，该处理器是内部处理器)，为了输出高电压电平，处理器设定适当的总线信号，来指示它正在驱动总线。总线已经被存储控制器及其自己的上拉逻辑电路拉到逻辑电路高电平。流程然后前进到方框413。

在方框413，该方法结束。

如这里所述，根据本发明的机制提供主动终接的总线的有利特征，并且还提供多处理器的环境。此外，因为只有总线的一个或两个器件提供总线的终接，因此可以在芯片上采用比以前提供的驱动器小的驱动器。

尽管详细描述了本发明及其目的、特征和优点，但本发明也涵盖其他实施例。例如，本发明是采用关于处理器和存储控制器(或基本类似的器件)的术语描述的。然而应当注意，这些示例是用于在许多本领域技术人员熟悉的上下文中示教本发明。但本发明人注意到，总线协议和传输线接口要求对于处理器技术来说不是特定或唯一的，并且同样地，本发明适用于规定具有主动阻抗控制要求的总线接口的任何领域的应用。

此外，这里参照第一和第二下拉逻辑电路描述了本发明，它们在内部处理器中并行操作来下拉由其他器件在两端主动终接的总线，但是本发明的范围不限于同等配置的两组下拉逻辑电路。替代实施例还考虑了不使用第一下拉逻辑电路、使用第二下拉逻辑电路来下拉来自位于总线内部的器件的总线电压。在一个实施例中，第二下拉逻辑电路被配置成将总线电压下拉到适当的电压电平，而不使用任何其他器件。

本领域技术人员应当理解，他们可以容易地使用所公开的概念和特定实施例，作为设计和修改实现本发明相同目的的其他结构的基础，并且在不背离权利要求书限定的本发明范围的前提下，可以对这里进行各种修改、替换和变更。

Claims (29)

1.一种在总线上致能多器件环境的装置，该总线要求主动终端阻抗控制，该装置包括：

第一节点，用来接收相应器件处于总线的物理末端的指示；和

耦接到该第一节点的多处理器逻辑电路，被配置成根据所述指示控制如何驱动第二节点，其中所述第二节点耦接到总线。

2.如权利要求1所述的装置，其中所述第一节点包括所述相应器件上的引脚。

3.如权利要求2所述的装置，其中所述引脚位于所述相应器件的封装上。

4.如权利要求1所述的装置，其中所述指示包括信号。

5.如权利要求4所述的装置，其中所述信号向所述第一节点提供电压电平。

6.如权利要求1所述的装置，其中所述相应器件包括通过总线耦接到存储器件的处理器。

7.如权利要求1所述的装置，其中所述多处理器逻辑电路通过根据所述指示致能上拉逻辑电路和下拉逻辑电路，来控制如何驱动所述第二节点。

8.如权利要求7所述的装置，其中，如果所述指示指出所述相应器件是内部器件，则所述多处理器逻辑电路禁止所述上拉逻辑电路并致能所述下拉逻辑电路。

9.如权利要求7所述的装置，其中，如果所述指示指出所述相应器件是在总线的所述物理末端，则所述多处理器逻辑电路致能所述上拉逻辑电路和所述下拉逻辑电路。

10.如权利要求7所述的装置，其中，所述上拉逻辑电路在被致能时，产生对总线指定的终端阻抗，并且其中产生所述终端阻抗来匹配总线的特征阻抗。

11.如权利要求7所述的装置，其中，所述下拉逻辑电路将所述第二节点驱动到规定的低电压电平。

12.一种在总线上提供多器件环境的微处理器，其中总线要求主动终端阻抗控制，该微处理器包括：

封装引脚，被配置成接收外部多处理器信号，该信号指示微处理器是在总线内部还是处在总线的物理末端；和

耦接到所述封装引脚的多处理器逻辑电路，被配置成控制如何根据所述外部多处理器信号驱动焊点节点，其中所述焊点节点耦接到总线。

13.如权利要求12所述的装置，其中所述外部多处理器信号通过母板上的导线径迹提供，并且其中所述多处理器信号包括电压电平。

14.如权利要求12所述的装置，其中所述微处理器通过总线耦接到存储控制器和一个或多个其他微处理器。

15.如权利要求12所述的装置，其中所述多处理器逻辑电路根据所述外部多处理器信号的状态，致能上拉逻辑电路和下拉逻辑电路。

16.如权利要求15所述的装置，其中，如果所述外部多处理器信号的状态指出该微处理器是在总线内部，则所述多处理器逻辑电路禁止所述上拉逻辑电路并致能所述下拉逻辑电路。

17.如权利要求15所述的装置，其中，如果所述外部多处理器信号的状态指出该微处理器是在总线的所述物理末端，则所述多处理器逻辑电路致能所述上拉逻辑电路和所述下拉逻辑电路。

18.如权利要求15所述的装置，其中，所述上拉逻辑电路在被致能时，产生对总线指定的终端阻抗，并且其中产生所述终端阻抗来匹配总线的特征阻抗。

19.如权利要求15所述的装置，其中，当微处理器通过总线耦接到存储控制器和一个或多个其他处理器时，所述下拉逻辑电路在被致能时，将所述焊点节点驱动到规定的低电压电平。

20.一种在总线上致能多器件环境的方法，该总线要求主动终端阻抗控制，该方法包括：

通过第一节点，接收相应器件在总线内部的指示；和

响应于该指示，控制如何驱动第二节点，其中所述第二节点耦接到总线。

21.如权利要求20所述的方法，其中，所述接收包括：

将指示耦接到相应器件上的引脚。

22.如权利要求20所述的方法，其中，所述耦接包括：

使引脚位于相应器件的封装上。

23.如权利要求20所述的方法，其中，所述接收包括：

提供具有电压电平的母板信号，该信号指示相应器件在总线内部。

24.如权利要求20所述的方法，其中，所述相应器件是通过总线耦接到存储器件的微处理器。

25.如权利要求20所述的方法，其中，所述控制包括：

根据所述接收提供的指示，致能/禁止上拉逻辑电路和/或下拉逻辑电路。

26.如权利要求25所述的方法，其中，所述致能/禁止包括：

如果所述指示指出相应器件是在总线的内部，则禁止上拉逻辑电路和致能下拉逻辑电路。

27.如权利要求25所述的方法，其中，所述致能/禁止包括：

如果所述指示指出相应器件是在总线的物理末端，则致能上拉逻辑电路和下拉逻辑电路。

28.如权利要求25所述的方法，其中，所述上拉逻辑电路在被致能时，产生对总线指定的终端阻抗，并且其中产生所述终端阻抗来匹配总线的特征阻抗。

29.如权利要求25所述的方法，其中，所述下拉逻辑电路在被致能时，将所述第二节点驱动到规定的低电压电平。

Images