CN1925134A - 形成压阻器件的方法与形成电路布局的方法 - Google Patents
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Abstract
本发明公开了一种形成压阻器件的方法与形成电路布局的方法。该方法首先提供晶片，并在该晶片的正面形成电路布局，其中该电路布局包含有至少一个第一压阻器件布局和至少一个第二压阻器件布局，且该第一压阻器件布局与该第二压阻器件布局分别包含有多个第一结点与多个第二结点。接着在该电路布局上形成至少一个介电层，并图案化该介电层以选择性地暴露出第一结点或第二结点。随后在该介电层上形成连接图案，且该连接图案电连接第一结点或第二结点。
Description
技术领域
本发明涉及一种可选择多种次电路布局的形成电路布局的方法，尤其涉及一种将不同规格的压阻器件错位布局，由此在形成连接图案时选择一预定规格的压阻器件的形成压阻器件的方法。
背景技术
随着微机电技术的发展，各种微机电元件，例如微压力传感器、微加速度传感器与微麦克风元件等，已广泛地被应用在各领域，而在各类微压力传感器中，又以具有高精确度与高稳定性的压阻型压力传感器(piezoresistivepressure sensor)最为广泛地被应用。
压阻型压力传感器利用压电阻(piezoresistor)可将应力值的变化转换为电阻值的变化的特性达到感测压力的功能，而为了使压阻型压力传感器具有高度精确性，压电阻必须形成于隔膜(diaphragm)上，由此将应力值的变化放大以增加感测灵敏度，同时压电阻本身则利用惠氏电桥方式连接，由此将电阻值变化所形成的电压值的变化放大，因此压阻型压力传感器的形成可分为用以形成电路布局的正面工艺，以及用于形成隔膜的背面工艺，其中正面工艺通常需要五个光掩模，而背面工艺则仅需要一个光掩模，因此正面工艺不仅占压阻型压力传感器的生产成本的大部分，同时其生产周期也比背面工艺长。
请参考图1至图4。图1至图4为进行压阻型压力传感器的正面工艺的现有方法示意图。如图1所示，首先提供晶片10，并利用第一个光掩模在晶片10的正面定义出对准记号(图未示)的位置，并利用蚀刻工艺在晶片10的正面形成对准记号，以利后续工艺的进行。在对准记号形成后，利用第二个光掩模在晶片10的正面定义出压电阻的位置，接着并进行第一离子注入工艺，在晶片10的正面形成压电阻12。如图2所示，随后利用第三个光掩模在晶片10的正面定义出压电阻12的导线与结点的位置，并进第二离子注入工艺，以在晶片10的正面形成导线14与结点16。
接着如图3所示，在晶片10的正面沉积介电层18，并利用第四个光掩模在介电层18的表面定义出接触孔的位置。随后，利用蚀刻工艺以在介电层18中形成多个接触孔20，由此暴露出结点(图3未示)。最后如图4所示，利用第五个光掩模，并配合沉积与蚀刻工艺在介电层18的表面形成连接图案22，其中连接图案22通过接触孔20电连接结点(图4未示)，进而使压电阻(图4未示)形成惠氏电桥，而构成压阻型压力传感器的电路布局。
值得说明的是，随着压力计产品的压力感测范围需求的不同，压阻型压力传感器的尺寸规格众多，而一旦产品的尺寸规格改变，则上述第二个至第五个光掩模都必须随之更换，此举将造成压阻型压力传感器的成本增加。
由上述可知，进行压阻型压力传感器的正面工艺的现有方法显然有其缺失，而犹待进一步的改善。
发明内容
本发明的目的之一在于提供一种可选择多种规格的形成压阻器件的方法，以解决现有技术无法克服的难题。
为达上述目的，本发明公开了一种可选择多种规格的形成压阻器件的方法，所述方法包括：
提供晶片，且所述晶片包含有正面；
在所述晶片的正面形成电路布局，所述电路布局包含有至少一个第一压阻器件布局与至少一个第二压阻器件布局，且所述第一压阻器件布局与所述第二压阻器件布局分别包括多个第一结点与多个第二结点；
在所述电路布局上形成至少一个介电层，并图案化所述介电层以选择性地暴露出所述第一结点与所述第二结点的其中之一；以及
在所述介电层上形成连接图案，且所述连接图案电连接所述第一结点与所述第二结点的其中之一。
为达上述目的，本发明还公开了一种可选择多种次电路布局的形成电路布局的方法，所述方法包括：
提供晶片；
在所述晶片中形成电路布局，所述电路布局包含有至少一个第一次电路布局与至少一个第二次电路布局，且所述第一次电路布局与所述第二次电路布局分别包括多个第一结点与多个第二结点；
在所述电路布局上形成至少一个介电层，并图案化所述介电层以选择性地暴露出所述第一结点与所述第二结点的其中之一；以及
在所述介电层上形成连接图案，且所述连接图案电连接所述第一结点与所述第二结点的其中之一。
由于本发明的方法在晶片中形成多种规格的次电路布局，再选择对应于不同规格的次电路布局的连接图案实现选定的次电路布局，因此可节省光掩模使用数目，进而达到降低成本的功效。
为了能更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1至图4为进行压阻型压力传感器的正面工艺的现有方法的示意图。
图5至图10为本发明优选实施例的可选择多种规格的形成压阻器件的方法的示意图。
附图标记说明
10晶片 12压电阻
14导线 16结点
18介电层 20接触孔
22连接图案 30晶片
32介电层 40第一压电阻
42第一导线 44第一结点
50第二压电阻 52第二导线
54第二结点 60介电层
62接触孔 64接触孔
70连接图案 80连接图案
具体实施方式
请参考图5至图10。图5至图10为本发明优选实施例的可选择多种规格的形成压阻器件的方法示意图，其中本实施例以形成压阻型压力传感器的正面工艺为例，说明本发明可选择多种规格的形成压阻器件的方法。如图5所示，首先提供晶片30，例如硅晶片或硅覆绝缘晶片，并进行至少一个清洗工艺以确保晶片30的洁净度。接着利用热氧化或沉积方式在晶片30的正面形成介电层32，例如氧化硅层，以避免晶片30的正面在后续离子注入工艺中受损。随后利用第一个光掩模在介电层32的表面定义出对准记号(图未示)的位置，并利用蚀刻工艺在介电层32的表面形成对准记号，以利后续工艺的进行。在对准记号形成后，接着利用第二个光掩模在晶片30的正面定义出压电阻的位置，并进行第一离子注入工艺，将硼或磷等离子注入晶片30的正面而分别形成多个第一压电阻40与多个第二压电阻50，其中第一压电阻40用于形成小尺寸规格的压阻型压力传感器，而第二压电阻50则用于形成大尺寸规格的压阻型压力传感器。
如图6所示，随后利用第三个光掩模并配合第二离子注入工艺，以在晶片30的正面定义出第一压电阻40的第一导线42与第一结点44，以及第二压电阻50的第二导线52与第二结点54。在本实施例中，第一离子注入工艺用来形成压电阻，而第二离子注入工艺用来形成导线与结点，但其进行顺序并不限于此而可视状况改变。如图7所示，去除介电层32，并在晶片30的正面形成至少另一介电层60，其中介电层60可为氧化硅层、氮化硅层或为氧化硅层与氮化硅层组成的复合介电层等。接着利用第四个光掩模配合蚀刻工艺在介电层60中形成多个接触孔。值得注意的是若欲形成的压阻型压力传感器为小尺寸规格压阻型压力传感器，则在介电层60中形成接触孔62，并暴露出第一结点44，如图7所示。反之，若欲形成的压阻型压力传感器为大尺寸规格压阻型压力传感器，则在介电层60中形成接触孔64，并暴露出第二结点54，如图8所示。
接着利用第五个光掩模并配合沉积与蚀刻等工艺在介电层60上形成连接图案，其中若欲形成的压阻型压力传感器为小尺寸规格压阻型压力传感器，则形成连接图案70，如图9所示。图9显示了小尺寸规格压阻型压力传感器的电路布局，其中为清楚说明本发明的特点，图9中未显示出介电层60。由图9可知，连接图案70通过接触孔62与第一结点44电连接，并形成了四个小尺寸规格的压阻型压力传感器，而第二压电阻50、第二导线52与第二结点54则以错位方式排列于各个小尺寸规格的压阻型压力传感器之间，同时并未与连接图案70电连接，故不起作用。另一方面，若欲形成的压阻型压力传感器为大尺寸规格压阻型压力传感器，则形成连接图案80，如图10所示。图10显示了大尺寸规格压阻型压力传感器的电路布局，同样地为清楚说明本发明的特点，图10中未显示出介电层60。由图10可知，连接图案80通过接触孔64与第二结点54电连接，并形成了一个大尺寸规格的压阻型压力传感器，而第一压电阻40、第一导线42与第一结点44则以错位方式排列于第二压电阻50、第二导线52与第二结点54之间，同时并未与连接图案80电连接，故不起作用。
上述为本发明进行压阻型压力传感器的正面工艺的流程，而当正面工艺完毕后则会进行背面工艺以及封装工艺，而背面工艺与封装工艺并非本发明的重点所在，故在此不多加赘述。
由上述可知，本发明可选择多种规格的形成压阻器件的方法利用第二个光掩模与第三个光掩模即同时将小尺寸规格压阻型压力传感器与大尺寸规格压阻型压力传感器的压电阻、连接导线与结点利用错位方式预先定义在晶片上，同时而通过选择第四个光掩模与第五个光掩模，即可视需求形成小尺寸规格压阻型压力传感器或大尺寸规格压阻型压力传感器。换言之，本发明的方法并不会造成集成度下降，同时在面临压阻型压力传感器的尺寸规格变更的时候，仅需更换两个光掩模即可形成所需尺寸规格的压阻型压力传感器，相较之下，现有技术则必须更换四个光掩模方可形成所需尺寸规格的压阻型压力传感器，所以本发明的方法可大幅降低生产成本，并缩减产品开发的导入周期。
另外值得说明的是，本发明的方法并未局限于形成压阻型压力传感器，其它如压阻型加速度传感器、压阻型麦克风元件等，或是用以形成各种元件的电路布局也可应用本发明的方法。举例来说，应用本发明的方法可在晶片中形成包含有第一次电路布局与第二次电路布局的电路布局，其中第一次电路布局与第二次电路布局分别用于形成具有不同规格的元件，同时第一次电路布局与第二次电路布局通过错位方式布局，且第一次电路布局与第二次电路布局位于同一层，而于后续形成接触孔与连接图案时，则视需要选择电连接第一次电路布局或第二次电路布局，即可实现所选择的次电路布局(例如第一次电路布局)，而另一次电路布局(例如第二次电路布局)则不发挥作用。另外，在第一次电路布局的结点的位置与第二次电路布局的结点的位置不重迭的情况下，第一次电路布局与第二次电路布局亦可位于不同层。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (11)
1、一种可选择多种规格的形成压阻器件的方法，包含有：
提供晶片，且所述晶片包含有正面；
在所述晶片的所述正面形成电路布局，所述电路布局包含有至少一个第一压阻器件布局与至少一个第二压阻器件布局，且所述第一压阻器件布局与所述第二压阻器件布局分别包含有多个第一结点与多个第二结点；
在所述电路布局上形成至少一个介电层，并图案化所述介电层以选择性地暴露出所述等第一结点与所述等第二结点的其中之一；以及
在所述介电层上形成连接图案，且所述连接图案电连接所述等第一结点与所述等第二结点的其中之一。
2、如权利要求1所述的方法，其中，所述第一压阻器件布局与所述第二压阻器件布局位于所述晶片中的同一层。
3、如权利要求1所述的方法，其中，所述第一压阻器件布局与所述第二压阻器件布局利用错位方式排列。
4、如权利要求1所述的方法，其中，所述第一压阻器件布局与所述第二压阻器件布局分别用于定义具有不同尺寸的压阻器件。
5、如权利要求1所述的方法，其中，形成所述第一压阻器件布局与所述第二压阻器件布局的步骤包含有：
进行第一离子注入工艺，以在所述晶片中形成多个第一压电阻与多个第二压电阻；以及
进行第二离子注入工艺，以在所述晶片中形成所述第一结点与所述第二结点。
6、如权利要求1所述的方法，其中，选择性地暴露出所述第一结点与所述第二结点的其中之一是利用形成多个接触孔来实现。
7、如权利要求1所述的方法，其中，所述压阻器件包含有压阻型压力传感器、压阻型加速度传感器或压阻型麦克风元件。
8、一种可选择多种次电路布局的形成电路布局的方法，包含有：
提供晶片；
在所述晶片中形成电路布局，所述电路布局包含有至少一个第一次电路布局与至少一个第二次电路布局，且所述第一次电路布局与所述第二次电路布局分别包含有多个第一结点与多个第二结点；
在所述电路布局上形成至少一个介电层，并图案化所述介电层以选择性地暴露出所述第一结点与所述第二结点的其中之一；以及
在所述介电层上形成连接图案，且所述连接图案电连接所述第一结点与所述第二结点的其中之一。
9、如权利要求8所述的方法，其中，所述第一次电路布局与所述第二次电路布局位于所述晶片中的同一层。
10、如权利要求8所述的方法，其中，所述第一次电路布局与所述第二次电路布局位于所述晶片中的不同层。
11、如权利要求8所述的方法，其中，所述第一次电路布局与所述第二次电路布局利用错位方式排列。
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| CN108469317A (zh) * | 2017-02-06 | 2018-08-31 | 恩智浦美国有限公司 | 具有处于多个惠斯通电桥中的感应元件的压力传感器 |
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