CN1902593B - 使用推测存储器支持的冗余多线程系统中缓冲未检验存储的方法 - Google Patents

Abstract

本发明公开一种多线程体系结构，其在使用推测存储器支持的冗余多线程系统中为错误检测缓冲未检验存储。特别地，通过使用推测存储器支持，以便缓冲主线程存储直到它们能够与它们的从线程对应部分相比较为止，提高了SRT处理器的性能。在存储器系统中缓冲这些存储允许它们从存储缓冲区中去除。由于推测存储器系统将具有比存储缓冲区更大的容量，在将要强迫主线程停止之前可以缓冲额外的存储。这将导致在线程之间余量的增加，并且从而增加了性能。

Description

使用推测存储器支持的冗余多线程系统中缓冲未检验存储的方法

相关申请

该美国专利申请与下面的美国专利申请相关：于2003年12月30日提交的“在使用推测存储器支持的RMS中为错误检测管理外部存储器更新(MANAGING EXTERNAL MEMORY UPDATE FORFAULT DETECTION IN RMS USING SPECULATIVE MEMORYSUPPORT)”，申请号(代理人文档号P17403)。

背景技术

处理器正逐渐变得易于被瞬时错误损坏，这些瞬时错误由阿尔法粒子和宇宙射线击打而引起。这些错误可以引起称为“软”差错的操作差错，因为这些差错并不导致处理器永久的故障。由诸如中子之类的宇宙射线颗粒的击打特别危险，因为缺少对处理器的实际保护。瞬时错误目前占基于处理器设备中错误的90％以上。

由于晶体管尺寸压缩，各个晶体管变得不易被宇宙射线击打损坏。然而，对于处理器来说，降低电压水平、伴随着降低晶体管尺寸以及相应增加处理器的晶体管数量导致对宇宙射线击打的整个处理器敏感性的指数增加或者软差错的其它原因。为了配合该问题，为了多处理器系统获得选定的失误率，需要对于各个处理器来说更低的失误率。作为这些趋势的结果，通常预备用于任务危急的应用的错误检测和恢复技术正日益变得可应用于其它处理器应用。

当差错不被检测时产生无声的数据损坏(SDC)，并且会导致能够持续到处理器重启为止的受损的数据数值。SDC率是发生SDC事件的比率。软差错是例如通过使用奇偶检验检测的差错，但是不能修正。

在错误能够传播到永久存储装置之前，错误检测支持(faultdetection support)通过暂停计算而能够减少处理器的SDC率。奇偶校验例如是公知的错误检测机制，其避免在存储器结构中单比特差错的无声的数据损坏。不幸的是，在高性能处理器中为锁存器或逻辑电路增加奇偶校验会不利地影响周期时间和整体性能。因此，处理器设计者已经求助于冗余执行机制来检测处理器中的错误。

当前冗余执行系统通常采用已知为“步锁(lockstepping)”的技术，其通过在两个相同的步锁(周期同步)处理器上运行相同程序的同一拷贝来检测处理器错误。在每个周期中，两个处理器均被送进相同的输入并且检验器电路比较输出。在输出不匹配时，检验器标记差错并且能够起动恢复序列。步锁通过检测在检验器处表明的每个错误而能够减少处理器SDC FIT。不幸的是，步锁浪费处理器资源，否则这些处理器资源可以用于提高性能。

发明内容

按照本发明的第一方面，提供了一种使用推测存储器支持改进同步和冗余线程SRT处理器的性能的方法，包括：将动态顺序程序分割为多个时期，其中每个时期包括两个或更多的指令；在具有主和从线程的冗余多线程系统中，对于每个时期并行地冗余执行第一实例和第二实例作为在冗余多线程系统中的主和从线程；对于每个时期执行的第一实例和第二实例，保存作为推测的存储的存储结果到推测存储器中，并暴露该推测的存储，其中暴露的存储是在时期内到特定位置的最后存储；比较所保存的暴露的存储；以及当暴露的存储匹配时，提交单组的暴露的存储给与动态顺序程序相对应的体系结构存储器状态。

优选地，推测的存储从重新排序缓冲区中退出。

优选地，在时期执行完成之前缓冲响应于对于每个时期的第一实例和第二实例的执行而执行的两个或更多的指令。

优选地，推测存储器是L1高速缓冲存储器。

按照本发明的第二方面，提供了一种使用推测存储器支持改进同步和冗余线程SRT处理器的性能的方法，包括：分割要执行的程序为多个时期，其中每个时期具有两个或更多的指令；通过分开冗余执行每个时期来冗余执行所述程序，并且对于每个时期发送作为推测的结果的存储结果到存储器中；对于彼此相对的每个时期，检查推测存储器中的推测的结果；以及当推测的结果匹配时，提交单组的推测的结果给与程序相对应的体系结构存储器状态。

优选地，推测的结果是推测的存储。

按照本发明的第三方面，提供了一种使用推测存储器支持改进同步和冗余线程SRT处理器的性能的装置，包括：在具有主和从线程的冗余多线程系统中，用于对于每个时期并行地冗余执行第一实例和第二实例作为在冗余多线程系统中的主和从线程的部件；对于每个时期执行的第一实例和第二实例，用于保存作为推测的存储的存储结果到存储器中并暴露该推测的存储的部件；用于比较所保存的暴露的存储的部件；以及当暴露的存储匹配时，用于提交单组的暴露的存储给与动态顺序程序相对应的体系结构存储器状态的部件。

附图说明

从附图中示出的优选实施例的如下描述中将会明白本发明的不同特征，其中在整个附图中相同的附图标记一般指示相同的部分。附图不必成比例，而是把重点放在说明本发明的原理上。

图1是具有冗余线程的冗余多线程体系结构的一个实施例的框图。

图2是同步和冗余线程体系结构的一个实施例的框图。

图3示出对于同步和冗余线程体系结构的一个实施例来说的最小和最大松散关系。

图4是用于管理时期间(interepoch)存储器数据依赖性的存储器系统扩展的流程图。

图5是在冗余多线程体系结构中缓冲未检验存储的推测存储器系统的一个实施例的框图。

图6是在冗余多线程体系结构中缓冲未检验存储的推测存储器系统的流程图。

具体实施方式

在下面的说明中，出于说明而非限制的目的，阐述了具体的细节，例如特定的结构、体系、接口、技术等等，以便提供本发明各个方面的彻底理解。然而，很显然，本领域技术人员可以从本发明中获益，将会明白在脱离这些具体细节的其它实例中可以实践本发明的各个方面。在某些实例中，省略了公知装置、线路和方法的说明，以免不必要的细节妨碍本发明的说明。

复制范围

图1是冗余多线程体系结构的一个实施例的框图。在冗余多线程体系结构中，通过执行作为单独线程的两个程序副本能够检测错误。每个线程均提供有相同的输入，并且对输出进行比较以便确定差错是否已经产生。可以参考此处称为“复制范围”的概念来描述冗余多线程。复制范围是逻辑或物理冗余操作的边界。

在复制范围130内的组件(例如，执行主线程110的处理器和执行从线程120的处理器)经受冗余执行。相反，在复制范围130外部的组件(例如，存储器150、RAID 160)不经受冗余执行。通过其它技术、例如用于存储器150的纠错码和用于RAID 160的奇偶校验来提供错误保护。其它装置可以处在复制范围130外部和/或其它技术可以被用来提供用于复制范围130外部的装置的错误保护。

进入复制范围130的数据通过输入复制代理170进入，所述输入复制代理170复制数据并且发送数据副本到主线程110和从线程120。类似地，退出复制范围130的数据通过输出比较代理180退出，所述输出比较代理180比较数据并且确定是否产生差错。改变复制范围130的边界导致性能与硬件数量的折衷。例如，复制存储器150通过避免存储指令的输出比较将会允许更快访问存储器，但是通过使系统中存储器数量翻倍将会增加系统成本。

一般，存在两个复制范围，其可以被称为“SoR-寄存器”和“SoR-高速缓冲存储器”。在SoR-寄存器体系结构中，寄存器文件和高速缓冲存储器在复制范围的外部。来自SoR-寄存器复制范围的输出包括比较的寄存器写入和存储地址及数据来检测错误。在SoR-高速缓冲存储器体系结构中，指令高速缓冲存储区和数据高速缓冲存储器在复制范围外部，比较所有的存储地址和数据而不是寄存器写入以检查错误。

SoR-高速缓冲存储器体系结构具有为了仅仅比较存储(和可能地有限数量的其它所选择的指令)来检查错误的优点，这减小检验器带宽并且通过不延迟存储操作而提高性能。相反，SoR-寄存器体系结构需要比较多数指令来检查错误，这需要更大的检验器带宽并且会延迟存储操作直到检验器确定在存储操作之前所有指令无错误为止。SoR-高速缓冲存储器能够提供与SoR-寄存器相同等级的瞬时错误覆盖，因为在复制范围的边界处不显示为差错的错误不会破坏系统状态，并且因此被有效屏蔽。

为了提供错误覆盖，每个指令结果应当进行比较以提供对应于每个指令的检验点。因此，在这里更详细地描述SoR-寄存器体系结构。

同步和冗余线程(SRT)体系结构的概述

图2是同步和冗余线程体系结构的一个实施例的框图。图2的体系结构是SoR-寄存器体系结构，在所述体系结构中比较来自每个指令的输出或结果以便检测差错。

主线程210和从线程220代表利用时间差来执行的相应线程，使得在从线程220执行相同指令之前主线程210执行该指令。在一个实施例中，主线程210和从线程220是相同的。可替换地，主线程210和/或从线程220能够包括在对应线程中所未包含的控制或其它信息。能够通过相同的处理器执行主线程210和从线程220，或者能够通过不同的处理器来执行主线程210和从线程220。

指令地址经由指令复制队列230从主线程210被传递到从线程220。将指令传递通过指令复制队列230允许对在主线程210中指令的执行和在从线程220中相同指令的执行之间的时间差或“松散(slack)”进行控制。

输入数据通过源寄存器数值队列240从主线程210被传递到从线程220。在一个实施例中，源寄存器数值队列240为主线程210和从线程220两者复制输入数据。输出数据通过目标寄存器数值队列250从从线程220被传递到主线程210。在一个实施例中，目标寄存器数值队列240比较来自主线程210和从线程220两者的输出数据。

在一个实施例中，主线程210在从线程220之前运行数百个指令。能够使用任何数量的“松散”的指令。在一个实施例中，松散由减慢和/或延迟从线程220的指令获取引起。在一个替换实施例中，如果指令复制不由指令复制队列230完成，则所述松散能够由指令复制队列230或者指令复制机制引起。

用于在同步和冗余线程体系结构中引起松散的技术的进一步细节能够在2002年5月的Proc.29^th Int’l Symp.on Computer Architecture中Shubhendu S.Mukherjee，Michael Kontz和Steven K.Reinhardt的“冗余多线程交替物的详细设计和评价(Detailed Design and Evaluation of RedundantMultithreading Alternatives)”以及在2000年6月的Proc.27^th Int’l Symp.onComputer Architecture中Steven K.Reinhardt和Shubhendu S.Mukherjee的“经由同步多线程的瞬时错误检测(Transient Fault Detection viaSimultaneous Multithreading)”中找到。

图3示出对于同步和冗余线程体系结构的一个实施例来说最小和最大松散关系。图3的实施例是上述的SoR-寄存器体系结构。最小松散是高速缓冲存储器缺失的总等待时间、从执行到退出的等待时间、和将装入地址和数值发送到从线程带来的等待时间。如果从线程遭受高速缓冲存储器缺失(cache miss)并且来自从线程的相应装入在最小松散之前到达执行点，则停止从线程。

类似地，最大松散是在主线程中从退出到错误检测的等待时间。一般，具有一定量的缓冲以便允许来自主线程的退出的指令在退出之后保持在处理器中。这限定了在主和从线程之间的最大松散。如果缓冲区装满，停止主线程以便允许从线程消耗来自缓冲区的额外指令。从而，如果在两个线程之间的松散大于最大松散，则整体性能降低。

推测存储器支持(Speculative memory support)

在推测多线程系统中，顺序的程序被分割为逻辑上的顺序段，称为时期(epochs)或任务(tasks)。多个时期或者在单独的处理器核上或者作为在SMT处理器内的单独线程被并行地执行。在时间上任意给出的点，仅仅最旧的时期相应于初始顺序程序的执行。所有其它时期的执行基于推测过去的潜在控制和数据冲突(hazard)。在时期间误推测的情况下，该误推测的时期被挤压(squash)。如果时期完成执行并且变为最旧的时期，将其结果提交给计算的顺序体系结构状态。

在推测多线程系统的一个实施例中，编译器可以基于直观推断将代码静态地分为多个时期。例如，可以经常使用循环体来形成时期。在该情况下，循环的多个迭代将会在运行时间产生被并行执行的多个时期。

该系统必须使时期间的数据冲突在该平行执行上维持顺序程序的语义。在一个实施例中，编译器负责时期形成，因此其能够显式地管理基于寄存器的时期间通信(可能通过硬件支持)。基于存储器的数据冲突(一般)不是静态可预测的，并且从而必须在运行时处理。存储器系统扩展是任何推测多线程系统的关键组件，其中所述存储器系统扩展用于管理时期间存储器数据的依赖性，当可能时满足它们，否则就检测违反并且挤压多个时期。

图4说明用于管理时期间存储器数据依赖性的存储器系统扩展。检测违反和挤压时期是任何推测多线程系统的重要特征。在一个实施例中，装入必须将存储数值返回到在程序的逻辑顺序执行中直接先于其的相同地址，步骤400。例如，系统必须以优先顺序返回如下。首先，如果有的话，数值来自在相同时期内最近的在先存储。其次，如果有的话，数值来自在最接近的逻辑上在前的时期中最迟的存储。最后，数值来自提交的顺序存储器状态。而且，装入必须不受已经执行的任何逻辑上接连的存储影响。这假定处理器保证存储器参考在时期内顺序地执行，因此任何逻辑上接连的存储将属于逻辑上接连的时期。

下面，存储必须检测是否已经执行任何逻辑上接连的装入，410。如果已经如此，则它们违反了数据依赖。包含这种装入的任何时期以及潜在地任何后面的时期那么必须被挤压。提交操作获得在一个时期过程中执行的一组被暴露的存储，并且将它们自动应用到所提交的顺序存储器状态，420。被暴露的存储是在时期内到特定位置的最后存储。未被暴露的存储、也即其数值在相同时期内被改写的存储在它们执行的时期的外部不可观察。最后，异常中止操作获得在一个时期过程中执行的一组存储，并且将它们丢弃，430。

图5是在冗余多线程体系结构中缓冲未检验存储的推测存储器支持的一个实施例的框图。主线程510和从线程520并行地执行时期。指令复制队列530将所述时期从主线程510发送到从线程520。主线程510和从线程520两者均具有复制范围500。

特定时期的单个执行已知为时期“实例”。时期的两个实例由RMT系统的主线程510和从线程520并行地执行。一旦执行，存储被发送到存储器系统540。使用上述的推测存储器支持，这些存储被保留在存储器系统中作为推测存储。一旦该时期的两个实例均已经完成，比较被暴露的存储550。如果所比较的存储匹配，将单组被暴露的存储提交给体系结构存储器状态560。

图6示出可以应用到在冗余多线程体系结构中未检验存储的缓冲的推测存储器支持。在一个实施例中，动态顺序程序执行被分割为多个时期，如在推测多线程中一样，600。理想地，为了维持向后兼容性，将会不需要编译器支持。然后，每个时期被执行两次，610。一个时期的两个实例由RMT系统的主线程510和从线程520并行地执行。不像前面提出的RMT实现，存储不保留在存储缓冲区中来等待检验。相反，将从重新排序缓冲区中退出的存储(即，无序执行意义上的提交)从存储缓冲区去除并且发送到存储器系统，但是保留作为推测存储(使用上述的推测存储器支持)，620。最后，在一个时期的两个实例均已经完成之后，比较被暴露的存储，630。如果结果匹配，那么将单组被暴露的存储提交给体系结构存储器状态。

因为未检验存储被缓冲在存储器系统中而没有缓冲在存储缓冲区中，可用于缓冲这些存储的总容量被极大增加。(不像存储缓冲区，其通常受周期时间约束而被限定为数十个条目(entry)，在推测存储器系统中可用的缓冲经常对应于L1高速缓冲存储器的容量，即，几千字节。)作为这种更大容量的结果，在主线程和从线程之间的可实现松散的最大量增加，使得能够得到更高的性能。也减小了在主线程和从线程之间死锁的可能。

在下面的描述中，出于说明而不是限制的目的，阐述了诸如特定结构、体系结构、接口、技术等等之类的具体细节，以便提供本发明各个方面的彻底理解。然而，得益于当前公开的本领域技术人员将会明白在脱离这些具体细节的其它实例中可以实践本发明的各个方面。在某些实例中，省略了公知装置、线路和方法的说明，以免不必要的细节妨碍本发明的说明。

Claims (6)

1.一种使用推测存储器支持改进同步和冗余线程SRT处理器的性能的方法，包括：

将动态顺序程序分割为多个时期，其中每个时期包括两个或更多的指令；

在具有主和从线程的冗余多线程系统中，对于每个时期并行地冗余执行第一实例和第二实例作为在冗余多线程系统中的主和从线程；

对于每个时期执行的第一实例和第二实例，保存作为推测的存储的存储结果到推测存储器中，并暴露该推测的存储，其中暴露的存储是在时期内到特定位置的最后存储；

比较所保存的暴露的存储；以及

当暴露的存储匹配时，提交单组的暴露的存储给与动态顺序程序相对应的体系结构存储器状态。

2.根据权利要求1所述的方法，其中推测的存储从重新排序缓冲区中退出。

3.根据权利要求2所述的方法，其中在时期执行完成之前缓冲响应于对于每个时期的第一实例和第二实例的执行而执行的两个或更多的指令。

4.根据权利要求1所述的方法，其中推测存储器是L1高速缓冲存储器。

5.一种使用推测存储器支持改进同步和冗余线程SRT处理器的性能的方法，包括：

分割要执行的程序为多个时期，其中每个时期具有两个或更多的指令；

通过分开冗余执行每个时期来冗余执行所述程序，并且对于每个时期发送作为推测的结果的存储结果到推测存储器中；

对于彼此相对的每个时期，检查推测存储器中的推测的结果；以及

当推测的结果匹配时，提交单组的推测的结果给与程序相对应的体系结构存储器状态。

6.根据权利要求5所述的方法，其中推测存储器是L1高速缓冲存储器。

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