CN1889063A - 数字信号处理器子系统及其数据处理方法 - Google Patents

Abstract

本发明公开了一种数字信号处理器子系统，连接于主机与数字信号处理器之间，包括输入缓存模块，用于存储输入数据及控制该数据的发送；输出缓存模块，用于存储输出数据及控制该数据的发送；中断控制器，用于发送中断请求信号；寄存器配置模块，用于完成参数配置。本发明还公开了一种数字信号处理器子系统的数据处理方法，主机向所述处理器发送数据时，数据被存储到输入缓存中，所述处理器在中断信号的控制下，从输入缓存读取数据；所述处理器向主机发送数据时，数据被存储到输出缓存中，当输出缓存达到一预设状态，输出缓存控制器通知主机读取数据。本发明可以灵活控制缓存模块深度，一方面充分利用硬件资源，另一方面，实现对数据处理速度的控制。

Description

数字信号处理器子系统及其数据处理方法

技术领域

本发明涉及数字信号处理技术，特别是一种数字信号处理器子系统及其数据处理方法。

背景技术

数字信号处理器(DSP)具有强大的计算能力、灵活的可编程性等特点，在数字音频领域应用广泛。尤其是在手机应用中，如果通话环境太嘈杂，为获得清晰的通话效果，需要利用数字信号处理器清除背景噪音。比如：一般在通话过程中，话音会时大时小，此时需要利用数字信号处理器来自动调整语音信号的强度；或者利用数字信号处理器来实现语音的变调处理等等。

一种现有的实现语音变调的数字信号处理系统，其结构如图1所示，该数字信号处理系统通过模数转换模块或数模转换模块与外部主机相连，典型的外部主机可为PC。该数字信号处理系统的核心模块为变调处理模块，其原理是在保证语音信号频谱包络基本不变的情况下，通过一定范围内频谱的缩放实现语音变调。此外，实现语音变调的数字信号处理系统还集成有两个多通道缓冲器，为语音信号提供简单的输入输出接口，通过直接存储器访问模块(DMA)与变调处理模块相连。图1中，DMA模块未示出。在工作状态下，等待由核心模块处理的数据以及经核心模块处理过的数据均被缓存在多通道缓冲器中，DMA实现对外部存储器的直接访问，该外部存储器在图1中未示出。

但是，在图1所示的系统中，由于核心模块与外部主机之间的接口(多通道缓冲器)仅仅实现了对数据的缓存作用，而没有在二者之间设置控制模块，不能灵活控制输入输出缓存区中的数据流与核心模块的交互。同时，核心模块及外部主机也不能通过动态的参数设置来改变其它模块的工作状态，使得系统的工作模式死板，应变能力差。另外，由于没有设置用于异常情况处理的模块，使得该系统不能应付死机等异常情况；而且，缓存区的深度固定，也不能根据实际情况调整数据流的缓冲能力。

发明内容

本发明的主要目的在于提供一种数字信号处理器子系统，能在数字信号处理器与主机之间提供控制接口，实现主机及数字信号处理器之间信息交互的灵活控制。

本发明的另一目的在于提供一种数字信号处理器子系统的数据处理方法，使得主机与数字信号处理器之间能够进行灵活的信息交互。

为实现上述主要目的，本发明提供了一种数字信号处理器子系统，连接于主机与数字信号处理器之间，包括：

输入缓存模块，用于存储输入到所述数字信号处理器等待处理的数据，并控制所述数据向所述数字信号处理器的发送；

输出缓存模块，用于存储经所述数字信号处理器处理过的待输出到主机的数据，并控制所述数据向所述主机的发送；

中断控制器，用于向所述数字信号处理器发送中断请求信号，控制数字信号处理器从所述输入缓存中读取数据及向输出缓存中发送数据；

寄存器配置模块，用于完成对输入缓存、输出缓存及中断控制器的参数配置。

所述输入缓存模块进一步包括：输入缓存及输入缓存控制器，所述输入缓存与所述寄存器配置模块及数字信号处理器相连，所述输入缓存控制器与所述输入缓存及中断控制器相连。

所述输出缓存模块进一步包括：输出缓存及输出缓存控制器，所述输出缓存与所述数字信号处理器及寄存器配置模块相连，所述输出缓存控制器与所述输出缓存及中断控制器相连。

所述数字信号处理器子系统还包括：

存储器，用于存储所述数字信号处理器的升级软件；

多路选择器，用于控制所述存储器与所述数字信号处理器之间以及所述存储器与所述寄存器配置模块之间的数据传输。

所述数字信号处理器子系统还包括：

同步器，用于完成对所述输入缓存模块、输出缓存模块及寄存器配置模块与主机之间的时钟域信号的同步。

所述数字信号处理器子系统还包括：

看门狗模块，用于在所述数字信号处理器在出现异常时，在所述寄存器配置模块的控制下，产生复位信号发送给主机。

所述数字信号处理器子系统还包括：

存储器，用于存储所述数字信号处理器的升级软件；

多路选择器，用于控制所述存储器与所述数字信号处理器之间以及所述存储器与所述寄存器配置模块之间的数据传输方向；

同步器，用于完成对所述输入缓存模块、输出缓存模块及寄存器配置模块与主机之间的时钟域信号的同步；

看门狗模块，用于在所述数字信号处理器在出现异常时，在所述寄存器配置模块的控制下，产生复位信号发送给主机；

所述输入缓存模块进一步包括：输入缓存及输入缓存控制器，所述输入缓存与所述寄存器配置模块及数字信号处理器相连，所述输入缓存控制器与所述输入缓存及中断控制器相连；

所述输出缓存模块进一步包括：输出缓存及输出缓存控制器，所述输出缓存与所述数字信号处理器及寄存器配置模块相连，所述输出缓存控制器与所述输出缓存及中断控制器相连。

为实现上述另一目的，本发明还提供了一种数字信号处理器子系统的数据处理方法，该方法包括以下步骤：

当主机向所述数字信号处理器发送数据时，所述数据被存储到输入缓存中，所述数字信号处理器在中断信号的控制下，从所述输入缓存中读取所述数据；

当所述数字信号处理器向主机发送数据时，所述数据被存储到输出缓存中，当所述输出缓存达到一预设状态时，所述数字信号处理器在中断信号的控制下停止向所述输出缓存中发送数据，并由所述输出缓存通知主机在所述输出缓存中读取所述数据。

该方法进一步包括：预先设置输入缓存及输出缓存的深度阈值，当所述输入缓存的存储容量达到所述阈值时，输入缓存控制器控制所述数字信号处理器子系统向所述数字信号处理器发送中断信号，通知所述数字信号处理器到所述输入缓存中读取数据；当所述输出缓存的存储容量达到所述阈值时，输出缓存控制器控制所述数字信号处理器子系统向所述数字信号处理器发送中断信号，通知数字信号处理器停止发送数据，并通知主机到所述输出缓存中读取数据。

该方法还包括以下步骤：

设置计数器及计数器的上限阈值，所述数字信号处理器子系统定时对该计数器清零，当所述定时器达到所述上限阈值而未被清零时，所述数字信号处理器子系统向所述主机发送复位信号，由所述主机控制所述数字信号处理器子系统进行重启。

本发明在数字信号处理器与主机之间设置包含中断控制器、寄存器配置模块、输入/输出缓存模块的数字信号处理器子系统，所述中断控制器在寄存器配置模块的控制下，一旦输入缓存已满，即触发中断控制器向数字信号处理器发送中断信号，通知数字信号处理器读取输入缓存中的相应数据；当数字信号处理器向主机发送数据时，该数据被存储到输出缓存中，当输出缓存已满时，输出缓存控制器通知主机在该输出缓存中读取所述数据。从而实现了灵活控制输入输出缓存模块与数字信号处理器及主机之间的数据流交互。

本发明还在所述数字信号处理器子系统中进一步设置看门狗模块，当所述数字信号处理器子系统发生异常时，看门狗模块在寄存器配置模块的控制下，产生复位信号通知主机对所述数字信号处理器子系统进行重启，使数字信号处理器子系统能够在异常中自动恢复。

主机和数字信号处理器都可通过在寄存器配置模块中设置相应参数，从而灵活控制缓存模块的深度，一方面可以充分利用硬件资源，另一方面，通过设置缓存模块的深度可以实现对数据处理速度的控制。

附图说明

图1为现有技术中一种实现语音变调的数字信号处理系统的结构图；

图2为本发明的实施例中数字信号处理器子系统的结构图；

图3为本发明数字信号处理器子系统的数据处理方法的实施例中主机发送数据给DSP的方法流程图；

图4为本发明数字信号处理器子系统的数据处理方法的实施例中DSP发送数据给主机的方法流程图；

图5为本发明数字信号处理器子系统的数据处理方法的实施例中DSP更新软件的方法流程图。

具体实施方式

本发明在主机与数字信号处理器之间设置包含中断控制器、寄存器配置模块、输入/输出缓存模块的数字信号处理器子系统作为具有控制功能的接口，所述中断控制器在寄存器配置模块的控制下，一旦输入缓存已满，即触发中断控制器向数字信号处理器发送中断信号，通知数字信号处理器读取输入缓存中的相应数据；当数字信号处理器向主机发送数据时，该数据被存储到输出缓存中，当输出缓存达到一预设状态时，触发中断控制器向数字信号处理器发送中断信号，通知其停止发送数据，并由输出缓存控制器通知主机在该输出缓存中读取所述数据。从而能够灵活控制输入输出缓存模块中与数字信号处理器及主机之间的数据流交互。本发明中，从主机向数字信号处理器发送数据称为输入，从数字信号处理器向主机发送数据称为输出。

本发明数字信号处理器子系统中进一步设置有看门狗模块，在数字信号处理器子系统发生异常时，看门狗模块在寄存器配置模块的控制下，产生复位信号通知主机，使数字信号处理器子系统能够在异常中自动恢复。

本发明中，主机和数字信号处理器都可通过在寄存器配置模块中设置相应参数，灵活控制缓存模块的深度。

图2为本发明实施例中数字信号处理器子系统的结构图，其中，实线为数字信号处理器子系统内部的数据通路，虚线为数字信号处理器子系统与外部模块或主机的数据通路，该数字信号处理器子系统具体包括：

输入缓存模块，用于存储待输入到数字信号处理器处理的数据，并控制该数据向数字信号处理器的发送；该模块包括两部分，输入缓存11及输入缓存控制器12。主机发送给数字信号处理器的数据首先被缓存在输入缓存11中，当输入缓存11的容量达到预设的深度阈值时，输入缓存控制器12向寄存器配置模块4发出输入缓存11已满的通知信号，寄存器配置模块4触发中断控制器向数字信号处理器发送一中断信号，数字信号处理器接收到该中断信号后，调用相应的中断处理程序，在输入缓存中读取数据。

输出缓存模块，用于存储经数字信号处理器处理过的待输出的数据，并控制该数据向主机的发送；该模块包括两部分，输出缓存21及输出缓存控制器22。数字信号处理器发送到主机的数据首先被缓存在输出缓存21中，当输出缓存21的容量达到预设的深度阈值时，输出缓存控制器22通知主机在输出缓存21中读取数据。

中断控制器3，根据寄存器配置模块4的触发向数字信号处理器发送中断请求信号，控制数字信号处理器从输入缓存11中读取数据及往输出缓存21发送数据。

寄存器配置模块4，用于完成对输入缓存11、输出缓存21及中断控制器3的参数配置，该模块是整个数字信号处理器子系统的核心模块，主机和数字信号处理器都可通过在该模块中设置相应参数，再由该模块将相应参数配置到数字信号处理器子系统中的其它模块，来实现对整个数字信号处理器子系统的控制。设置的参数包括输入缓存11及输出缓存21的深度阈值，看门狗模块8的计数器值，多路选择器6的数据传输方向。

存储器5，用于存储数字信号处理器的升级软件。在本发明中，存储器5与输入缓存11及输出缓存21可集成在静态随机访问存储器(SRAM)中。

多路选择器6，用于控制存储器5与数字信号处理器之间以及存储器5与寄存器配置模块4之间的数据传输方向。在实际应用中，主机将更新软件发送到存储器5时，数据流的传输方向为从寄存器配置模块4到存储器5，而存储器5将更新软件发送到数字信号处理器时，数据流的传输方向为从存储器5到数字信号处理器。

同步器7，用于完成对输入缓存控制器12、输出缓存控制器22及寄存器配置模块4与主机之间的时钟域同步。由于主机工作的时钟域可能与数字信号处理器子系统及数字信号处理器工作的时钟域不同，所以同步器7的作用就是使主机的输入信号与数字信号处理器及数字信号处理器子系统处于同一时钟域中。

看门狗模块8，用于在寄存器配置模块4的控制下，在数字信号处理器子系统发生异常时产生复位信号发送给主机，通知主机对该数字信号处理器子系统进行重启，使得数字信号处理器子系统能够自动从异常情况中恢复。该模块中存在一计数器，其上限阈值由寄存器配置模块4设置，在数字信号处理器子系统的工作过程中，计数器值不断累加，寄存器配置模块4每隔一定时间会把计数器值清零，而一旦计数器值达到上限阈值还未被清零，说明此时系统或程序发生了故障，此时，看门狗模块8会向主机发送复位通知，通知主机对系统进行恢复重启。

本发明所述数字信号处理器子系统的数据处理方法包括：主机发送数据给数字信号处理器的方法，数字信号处理器发送数据给主机的方法，以及数字信号处理器更新软件的方法。其中，如图3所示，本发明数字信号处理器子系统中主机发送数据给数字信号处理器的方法具体包括以下步骤：

步骤301、主机发送给数字信号处理器的数据被存储在输入缓存11中；

步骤302、当输入缓存中存储的数据容量达到寄存器配置模块4或主机预设的输入缓存深度阈值时，寄存器配置模块4控制中断控制器3向数字信号处理器发送一个中断信号；

步骤303、数字信号处理器中断自身程序的执行，转入中断处理程序，通过数字信号处理器输入输出总线从输入缓存11中取出数据。

如图4所示，本发明数字信号处理器子系统中数字信号处理器发送数据给主机的方法具体包括以下步骤：

步骤401、数字信号处理器发送给主机的数据被存储在输出缓存21中；

步骤402、当输出缓存中存储的数据容量达到寄存器配置模块4或主机预设的输出缓存深度阈值时，寄存器配置模块4向主机发送读取数据的通知，并同时通知中断控制器向数字信号处理器发送中断信号；

步骤403、中断控制器不间断的向数字信号处理器发送中断信号，通知其不再向输出缓存发送数据，同时主机通过同步器7与输出缓存21取得同步后，从输出缓存21中读取数据。当输出缓存为空时，中断控制器停止发送中断信号，数字信号处理器继续向输出缓存发送数据。

如图5所示，本发明数字信号处理器子系统中数字信号处理器更新软件的方法具体包括以下步骤：

步骤501、主机把要更新的软件发送到存储器5中；

步骤502、数字信号处理器开机后，寄存器配置模块4控制多路选择器6的数据通路的方向设置；

步骤503、数字信号处理器通过数字信号处理器存储总线在存储器5中读取升级后的软件。

本发明实现了通过数字信号处理器子系统自动更新数字信号处理器软件的功能，并能够自动从系统的异常情况中恢复，缓存器的深度可调整，增强了系统的灵活性。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围。

Claims (10)

1、一种数字信号处理器子系统，连接于主机与数字信号处理器之间，其特征在于，包括：

输入缓存模块，用于存储输入到所述数字信号处理器等待处理的数据，并控制所述数据向所述数字信号处理器的发送；

输出缓存模块，用于存储经所述数字信号处理器处理过的待输出到主机的数据，并控制所述数据向所述主机的发送；

中断控制器，用于向所述数字信号处理器发送中断请求信号，控制数字信号处理器从所述输入缓存中读取数据及向输出缓存中发送数据；

寄存器配置模块，用于完成对输入缓存、输出缓存及中断控制器的参数配置。

2、根据权利要求1所述的数字信号处理器子系统，其特征在于，所述输入缓存模块进一步包括：输入缓存及输入缓存控制器，所述输入缓存与所述寄存器配置模块及数字信号处理器相连，所述输入缓存控制器与所述输入缓存及中断控制器相连。

3、根据权利要求1所述的数字信号处理器子系统，其特征在于，所述输出缓存模块进一步包括：输出缓存及输出缓存控制器，所述输出缓存与所述数字信号处理器及寄存器配置模块相连，所述输出缓存控制器与所述输出缓存及中断控制器相连。

4、根据权利要求1所述的数字信号处理器子系统，其特征在于，还包括：

存储器，用于存储所述数字信号处理器的升级软件；

多路选择器，用于控制所述存储器与所述数字信号处理器之间以及所述存储器与所述寄存器配置模块之间的数据传输。

5、根据权利要求1所述的数字信号处理器子系统，其特征在于，还包括：

同步器，用于完成对所述输入缓存模块、输出缓存模块及寄存器配置模块与主机之间的时钟域信号的同步。

6、根据权利要求1至5任一项所述的数字信号处理器子系统，其特征在于，还包括：

看门狗模块，用于在所述数字信号处理器在出现异常时，在所述寄存器配置模块的控制下，产生复位信号发送给主机。

7、根据权利要求1所述的数字信号处理器子系统，其特征在于，还包括：

存储器，用于存储所述数字信号处理器的升级软件；

多路选择器，用于控制所述存储器与所述数字信号处理器之间以及所述存储器与所述寄存器配置模块之间的数据传输方向；

同步器，用于完成对所述输入缓存模块、输出缓存模块及寄存器配置模块与主机之间的时钟域信号的同步；

看门狗模块，用于在所述数字信号处理器在出现异常时，在所述寄存器配置模块的控制下，产生复位信号发送给主机；

所述输入缓存模块进一步包括：输入缓存及输入缓存控制器，所述输入缓存与所述寄存器配置模块及数字信号处理器相连，所述输入缓存控制器与所述输入缓存及中断控制器相连；

所述输出缓存模块进一步包括：输出缓存及输出缓存控制器，所述输出缓存与所述数字信号处理器及寄存器配置模块相连，所述输出缓存控制器与所述输出缓存及中断控制器相连。

8、一种数字信号处理器子系统的数据处理方法，其特征在于，该方法包括以下步骤：

当主机向所述数字信号处理器发送数据时，所述数据被存储到输入缓存中，所述数字信号处理器在中断信号的控制下，从所述输入缓存中读取所述数据；

当所述数字信号处理器向主机发送数据时，所述数据被存储到输出缓存中，当所述输出缓存达到一预设状态时，所述数字信号处理器在中断信号的控制下停止向所述输出缓存中发送数据，并由所述输出缓存通知主机在所述输出缓存中读取所述数据。

9、根据权利要求8所述的数字信号处理器子系统的数据处理方法，其特征在于，该方法进一步包括：预先设置输入缓存及输出缓存的深度阈值，当所述输入缓存的存储容量达到所述阈值时，输入缓存控制器控制所述数字信号处理器子系统向所述数字信号处理器发送中断信号，通知所述数字信号处理器到所述输入缓存中读取数据；当所述输出缓存的存储容量达到所述阈值时，输出缓存控制器控制所述数字信号处理器子系统向所述数字信号处理器发送中断信号，通知数字信号处理器停止发送数据，并通知主机到所述输出缓存中读取数据。

10、根据权利要求8或9所述的数字信号处理器子系统的数据处理方法，其特征在于，该方法还包括以下步骤：

设置计数器及计数器的上限阈值，所述数字信号处理器子系统定时对该计数器清零，当所述定时器达到所述上限阈值而未被清零时，所述数字信号处理器子系统向所述主机发送复位信号，由所述主机控制所述数字信号处理器子系统进行重启。

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