CN1873627A - 可使用次级内存的内存控制器及其操作方法 - Google Patents

Abstract

一种能够使用次级内存的内存控制器及其操作方法，该内存控制器运用通过降级切割处理后的次级内存；且该次级内存事先经过测试筛选，以内存的地址信号区分好坏区。该内存控制器装置可应用于各类型应用系统中作为子系统存取内存的接口的控制器。这种控制器可与子系统整合在单一芯片中。而本发明的可使用次级内存的内存控制器装置通过一个或多个记录装置来设定内存控制器装置的内存初始化格式和具体次级地址的映射关系等，以适应次级内存的地址线降级状态。

Description

可使用次级内存的内存控制器及其操作方法

技术领域

本发明涉及一种内存控制器及其操作方法，尤其涉及一种可使用次级(downgrade)内存并对其做初始化的内存控制器及其操作方法。

背景技术

图1为一般DDR SDRAM内存的方框图，从SDRAM开始的主流DRAM皆具有类似结构。该内存被划分为多个记忆槽(Bank)，每个记忆槽通过槽地址来选取，而记忆槽中的数据可以通过多个行(column)地址及列(row)地址来加以选择存取。如图1所示，随着内存容量的逐渐增大以及为了配合内存内部结构的设置，行地址及列地址一般以多任务的方式进行选择。以256M的32M*8内存为例，即，将图1左上侧的总线A0-A12分配给列地址，而其中有部分总线(如A0-A9)按照命令的不同被分配给行地址，因此可以达到节省管脚的目的。如图1所示，该内存的总线还包括：用以选择记忆槽的记忆槽地址BA0、BA1，在图1左下侧的控制信号线/CAS、/RAS、/WE及/CS(斜线“/”代表反相信号)，右下侧的数据输出和输入信号线DQ0-DQ7。此外，地址总线BA0、BA1和A0-A12除了用于寻址外，还用于模式寄存器(Mode Registers)的设定。

图2为标准SDRAM内存的内存大小与行地址、列地址及记忆槽地址(Bank address)的分配关系图。以256M的32M*8结构的内存为例，如图2所示，其槽地址、列地址、行地址被设定为(2，13，10)。从图2的标准内存的地址配置可以看出，为了使内存控制器能正确存取公知的内存，内存控制器和内存在各个地址的管脚数目被规范化。

随着半导体技术的进步，内存的容量也大幅提高，早期的计算机一般仅能存取640K的内存，而目前的操作系统已能存取4G以上的内存，因此目前的内存大都在128M以上。一般内存在制作后必须经过一个测试步骤，如果内存的缺陷(defect)不严重，则在封装前可以使用内存上的冗余(redundant)内存来修补；如果内存的缺陷严重，则此内存不能达到标准的规格。对于这种有缺陷的内存，除了丢弃外，也可以作为次级内存使用，即仅使用内存上可正常存取的部分，因此次级内存可使用的记忆容量比正常内存的额定记忆容量小。

公知的次级内存的使用方式有以下三种方法或者以下三种方法的综合：

第一种方法如图3A所示，是以外部冗余内存76来修补次级内存70的错误，这种方法以一个外部非易失性记忆单元72来记录经测试得到的缺陷位置。外部非易失性记忆单元72可利用如EEPROM/Flash实现；而外部冗余内存76可利用如SRAM/DRAM实现，外部冗余内存76可被集成在ASIC内或单独存在。比较与控制单元74对比存取地址是否位于缺陷位置，并根据对比结果来控制数据总线多任务器78，以决定是否由外部冗余内存76来取代输出。该方法的一种变化方式是不使用数据总线多任务器78，而由比较与控制单元74直接控制次级内存70的DM/DQM信号，以达到关闭一方输出的效果。该方法的缺点是成本高，需要高速及复杂的比较与控制单元74，或需要将冗余内存集成在同一ASIC中。此外，不论是使用多任务器还是使用DM/DQM信号拦截在数据总线衍生的数据总线冲突(BusContention)，都使该方法在速度上无法提高。再者，如图1所示，由于要在非易失性记忆单元72分别记录经测试得到的错误点的缺陷位置或错误地址区，以及需要考虑比较与控制单元74中的比较器的复杂度等问题，因此该方法仅能适用于缺陷较少或用于对存取速度要求不高的应用中。

第二种公知方法是使用数据线切割的方式，即，利用数据线(DQ)来排除有瑕疵的区域使其不予存取。如图3B所示，以32M*8的SDRAM为例，若有两个32M*8的SDRAM经过测试筛选，以每一个32M*1bit DQ线作为一个单元来看，假设测试的结果是该两个32M*8的SDRAM分别具有32M*2(DQ0-DQ1)及32M*6(DQ2-DQ7)的可用区域，则可经由电路板的线路设置将两个SDRAM总共可用的8(2+6)个DQ线拉出即可模拟成一个完整的32M*8的SDRAM来使用。此方法的优点是成本低，但缺点是使用率不够理想，这是因为32M*1bit DQ的单元并不符合内存内部结构的大区域安排，因此有些内存如果仅有微小的瑕疵，却因为某个地址的8个位全坏，而无法用此方法，因此很多有瑕疵的内存不能依此方式作为次级内存使用。

第三种公知方法是使用地址切割的方式，即以地址来排除有瑕疵的区域不予存取。例如32M*8的DRAM(如图2所示，Bank*Row*Column为2*13*10)，如果经测试后所有瑕疵的区域都对应在Row地址A12为高(High)的区域内，则可以通过将实体地址线A12变为低(Low)(参见图3C)，来排除瑕疵区域并使其不予使用。此时该内存的地址变成Bank*Row*Column为2*12*10，如图2所示，此次级内存符合标准的16M*8DRAM。因为地址的数量多，所以这种地址切割方式可变化种类繁多，且除了高/低(High/Low)外，还有地址相等/反相等诸多变化可运用。可以降一级、降两级(32M*8降为8M*8)甚至更多级，因此可提高使用率。该方法的缺点是多数运用都需使用ASIC来做地址转换，这是因为若选用的地址所对应的地址线非专用(具有列地址及行地址的多任务功能)，或者虽为专用但被简单地置为高/低(High/Low)后却非标准的内存地址配置，这样必须用AISC做地址转换，举例来说，对于2*12*10的16M*8内存而言，如经测试分类后的结果是将A11置为Low后才能避免存取瑕疵，但将A11置为Low后却为2*11*10的地址配置。如图2所示，该配置并非标准的内存地址配置，需再经由一特定的ASIC转换成对外部而言为2*12*9的标准型8M*8DRAM。另一个需要使用ASIC的原因是SDRAM及其后继的内存的地址线还被用于初始化的命令用途(MRS，EMRS等命令)，因此需使用额外的转换电路。

上述方法在使用ASIC后，除了增加成本，还会造成信号延迟，影响高速应用的可行性。而且，各种不同转换地址方式需不同ASIC电路设计，弹性不足。此外，有些转换需求无法达成，例如只能通过仿真将行地址减少，但不能增加。

本发明的内容

上述公知技术在成本、高速应用或在可使用率方面存在上述缺陷。本发明的可使用次级内存的内存控制器克服了上述缺陷，并具有成本低、使用率高的优点，并且几乎没有速度延迟。

为了实现本发明的上述目的，本发明提供了一种使用次级内存的内存控制器，其被连接在内存需求者及次级内存之间，且该内存控制器可根据所述次级内存的管脚设定来初始化该次级内存，并可依据次级内存的管脚及内存需求者所需内存空间来存取所述次级内存的未降级切割的内存部分。

该内存控制器针对次级内存降级切割的内存部分，依照降级切割状态来送出适当信号。例如该内存控制器可依照降级切割状态将次级内存降级切割的内存部分直接置于高/低(high/low)位或被直接连接到特定信号或其逻辑组合。

该内存控制器进一步包括记录装置，用于记录可使用的有效逻辑地址、正确初始化命令及正确的降级状态，该记录装置可为跳线(Jumper)或跳接的电阻、EEPROM/Flash或是其它子系统的记录机构/固件等等。

绝大多数现有的内存控制器设计都可以很容易引用本发明的方法，而涵盖的切割地址可以包括槽地址、列地址、以及脉冲时间(Burst Length)范围以外的行地址。少数以全页突发(Full Page Burst)模式来存取内存的较简单型内存控制器(例如运用于视频转换的视频帧缓冲存储器的控制器即可能采用此种简单方式)，只要次级内存的页的大小(Page Size)大于原本需要的页的大小，就可以在槽地址、列地址、以及超过原需求的页大小以上的高的行地址上引用本发明的方法，所以本发明在实施上并无困难。

附图的简要说明

图1为一般DDR SDRAM内存的方框图；

图2为标准SDRAM内存的内存大小与行地址、列地址及记忆槽地址的分配关系图；

图3A为表示公知的一种次级内存使用方式的方框图；

图3B为表示公知的另一种次级内存使用方式的方框图；

图3C为表示公知的另一种次级内存使用方式的方框图；

图4A为本发明第一优选实施例的示意方框图；

图4B为本发明第二优选实施例的示意方框图；

图4C为本发明第三优选实施例的示意方框图；

图4D为本发明第四优选实施例的示意方框图；

图4E为本发明第五优选实施例的示意方框图；

图5为本发明第一优选实施例的工作原理的示意图；

图6为本发明第一优选实施例的操作流程；

图7A为说明一种可行的前后端映射关系的图；

图7B为说明另一种可行的前后端映射关系的图；

图8为说明本发明设计概念的示意图。

附图中，各标号所代表的部件列表如下：

70-内存                72-外部非易失性记忆单元

74-比较与控制单元      76-外部冗余内存

78-数据总线多任务器

10-电子系统            20-次级内存

100-子系统             140-记录装置

具体实施方式

为了使本领域技术人员进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，附图仅提供参考与说明用，并非用来对本发明加以限制。

在任何使用内存的应用系统中，其一或多个子系统要存取内存时，通过一个内存控制器装置来进行。为了后文叙述方便，我们将上述子系统称为内存需求者(Memory Requester)，而该内存控制器朝向内存的部分称为前端(Front-End)，朝向内存需求者(即，上述子系统)的部分称为后端(Back-End)。内存控制器的功能是多重的，其功能与复杂性根据应用系统而定，但基本上会有内存刷新(Refresh)控制、内存页(Page)的开关控制与追踪、内存初始化控制和建立内存控制器前端与后端的映像关系等等。

在公知的次级内存运用技术中，将一或多个次级内存仿真成一个标准的内存以供内存控制器连接使用。而本发明对通过以地址切割来进行降级的次级内存依照其切割方式，在内存控制器内部建立新的初始化控制及前后端映像关系，并在降级的地址上做指定输出，从而达成直接使用通过地址切割后的次级内存的目的。

图4A为本发明第一优选实施例的示意方框图，本发明可以应用在任何需要内存的电子系统10中。如图4A所示，电子系统10包括一个或是多个子系统100，子系统100通过内存控制器120来存取次级内存20。

图5为说明本发明第一优选实施例工作原理的示意图。假设子系统100所需的内存容量在地址部分为2的m次方，也就是有m个逻辑地址。而在地址部分的容量为2的n次方的内存20(其逻辑地址包含了槽地址、列地址及行地址共有n个)在地址切割后的容量大于2的m次方。

假定其中有分布在y个实体地址线的q个逻辑地址(q大于或等于零)属于降级切割的逻辑地址，且其降级切割和初始化控制命令并不需经过逻辑闸(即，这y个实体地址线可被简单置于高/低(high/low)或被直接连接到某些信号)，则这些地址线可以选择性地不连接到本发明的内存控制器120而直根据降级来被定义。其余(n-q)＝p(p＞m)个逻辑地址所分布的x个实体地址线则全部连接到该内存控制器120上，而p个逻辑地址中有r(r＞0)个降级逻辑地址，而(p-r)＞m，该内存控制器装置120在送出内存初始化命令时，通过连接在其上的x个地址线依照初始化的需求送出正确的信号；在内存存取阶段，则仅利用了子系统100所需的m个未作降级切割的有效逻辑内存，而降级切割用的r个地址则依照降级切割状态来送出适当信号，若存在有超过m个以上的未降级切割的(p-r-m)个有效记忆地址，超过而未使用的部分可送出任意但固定的信号，这样等同于将这(p-r-m)个有效而冗余的地址线视为降级地址使用，从而简化了设计。

图6为本发明第一优选实施例的操作流程图。

步骤S600：决定电子系统所需的逻辑地址数目m并决定连接的内存逻辑地址数目p；

步骤S610：决定降级切割的逻辑地址数目r；

步骤S620：依据连接的x个内存实体地址线送出初始化信号；

步骤S630：根据电子系统所需的逻辑地址数目m，存取内存中2的m次方个记忆单元部分；

步骤S640：对于r个降级切割用的地址，依照降级切割状态来送出适当信号；及

步骤S650：对于(p-r-m)个未使用的未降级切割的有效内存，送出任意但固定的信号。

图4B为本发明第二优选实例的示意方框图，为了提高本发明的内存控制器的使用弹性，本发明可以导入辨识用的记录装置140，以使内存控制器120可通过其指示来根据内存20不同的切割降级方式来使用有效逻辑地址、送出正确初始化命令和送出正确的降级状态。

记录装置140可以是任何记录型式，例如是跳线(Jumper)或跳接状态的电阻或EEPROM或通过应用系统中的微控制器(Micro-Controller)可读取的任何记录装置。而记录装置140还可用来指示内存控制器120支持不同结构的内存的次级内存，例如为4M*16或8M*16的内存。

在本发明的第二个实施例中，内存控制器120的后端只有一个需求者微控制器100，假定其需求的记忆容量为8M*16，其连接到内存控制器120的地址线有SA0，SA1...SA22，而前端的内存20选用的是16M*16SDRAM降级为8M*16的次级内存。该内存20所支持的地址切割形式有以下六种，我们以BA代表槽地址，RA代表列地址，CA表行地址。第一种切割形式是CA7＝L的区域为无瑕疵区，第二种为CA7＝H的区域为无瑕疵区，第三种为RA7＝L的区域为无瑕疵区，第四种为RA7＝H的区域为无瑕疵区，第五种为CA7＝RA7的区域为无瑕疵区，第六种为CA7＝/RA7(斜线代表反相)的区域为无瑕疵区。而内存20的所有实体地址线A0...A12，BA0，BA1连接到内存控制器装置的MA0...MA14管脚。在该实施例的中，记录装置140通过采用三个跳接的跳线JP0-JP2连接到内存控制器装置120的三个输入脚S2，S1和S0来实现。本领域的普通技术人员应该认识到，上述六种地址切割形式的次级内存中，虽有8M*16的可用容量，但却无法通过任何电路仿真成标准的8M*16结构来使用。

本实施例依照本发明的内存控制器120的运作方式如下：假设内存控制器120固定使用的列地址选通脉冲时间(CAS Latency)＝3，包装类型(WrapType)为线性模式(linear Mode)，脉冲时间(Burst Length)＝4，则在执行内存初始化的MRS命令时，其MA14..MA0送出的信号为0，0，0，0，0，0，0，0，0，1，1，0，0，1，0，也就是MA1，MA4，MA5为High，其余为Low，(此部分的说明可对应于前述的步骤S620)。

而在存取命令时，将前端的逻辑地址BA0，1，RA0..RA12，CA0..CA8与后端的SA0，SA1...SA22依照S2，S1，S0的输入状态建立如图7A所示的对应关系或输出状态，由图7A中可以看出，当S2，S1，S0分别为L，L，L时，可支持CA7＝L时所确定的次级内存，当S2，S1，S0分别为L，L，H时可支持CA7＝H时所确定的次级内存，依此类推(此部分的说明可对应于前述的步骤S630)。

本发明的第三实施例的电路方框图如图4C所示。在本实施例中，记录装置140进一步增加一个用于辨识的输入脚S3以增加其它的切割方式。在S3为Low时，保持支持原来的6种切割；在S3为High时，则增加了6种新的切割。即S3，S2，S1，S0分别为H，L，L，L时支持CA5＝L的切割降级方式；S3，S2，S1，S0分别为H，L，L，H时支持CA5＝H的切割降级方式；S3，S2，S1，S0分别为H，L，H，L时支持RA5＝L的切割降级方式；S3，S2，S1，S0分别为H，L，H，H时支持RA5＝H的切割降级方式；S3，S2，S1，S0分别为H，H，L，L时支持CA5＝RA5的切割降级方式；S3，S2，S1，S0分别为H，H，L，H时支持CA5＝/RA5的区域为无瑕疵区。本实施例的运作方式如下，在初始化MRS命令时与第一或二实施例相同，而在存取命令时，在S3为Low时与图7A相同，在S3为High时前端与后端的对应关系或输出状态如图7B所示。

通过上面的描述，本领域的普通技术人员可以很容易看出，在保留根据应用需求决定的最小页大小(Page Size)所需的行地址数量，以及排除脉冲时间相关的行地址等前提下，依照本发明所设计的内存控制器120几乎可支持任何地址切割方式，而没有公知的地址降级切割方法的限制。而且，公知的地址降级切割技术对于不同的切割方法需设计不同的电路结构，而依照本发明所设计的内存控制器120仅需依据记录装置140的设定而改变地址线的对应关系即可，这样简化了设计的复杂度。

由第二与第三实施例可知，本发明可以用等同的观念继续延伸而支持各式各样的地址切割方法，但随着支持切割种类的增加，会造成对应关系复杂化而产生较高的内部延迟。对于高效或高速的应用，我们以第四和第五实施例来说明一些简化的方法。

第四实施例如图4D所示，内存控制器120与后端等的功能都与第二实施例完全相同，但在内存20与内存控制器120的连接部分(A6原本接到MA6，A7原本接到MA7)，通过外部电阻或跳线的跳接可让A6接到MA7，A7接到MA6，这样就可以在不增加内存控制器装置的复杂度的前提下，新增CA6＝L，CA6＝H，RA6＝L，RA6＝H，CA6＝RA6，CA6＝/RA6等切割降级方式。

第五实施例如图4E所示，本实施例与第三实施例支持相同的降级切割，但是以不同的方法来实现。与第三实施例比较，在该实施例中同样新增一个辨识输入脚S3，但图中的A5与A7可以通过电阻或跳线的跳接而在控制器的连接管脚互换连接。本实施例的运作方式如下，对于内存初始化的MRS命令而言，若A5，A7接到MA5，MA7时，设定S3为Low使MA14...MA0的输出信号保持与第三实施例相同，而若A5，A7互调时，设定S3为High使MA14..MA0送出的信号为0，0，0，0，0，0，0，1，0，0，1，0，0，1，0，如此确保SDRAM收到正确的MRS命令。另外，前后端对应或输出与S3无关，仍如图7A图所示。这样的方式可将电路的复杂度转移到初始化的输出逻辑电路上，这些初始化相关电路可任意增加等待状态(Wait State)而不会影响系统存取动作的效率，而决定效率关键的前后端所对应的电路则保持精简化。

对于第五实施例，仍有一些简化空间，对于具有微控制器的应用而言，有些初始化的控制通过设置微控制器的固件(fireware)而实现简化硬件的设计。在引入第五实施例的概念时，可将S3的输入状态由微控制器来读取，以固件实现不同的MRS输出信号，这样，不会增加硬件的复杂度。

以上的实施例都是通过内存控制器前后端的逻辑地址信号之间的对应关系来实现，然而本发明并不局限于此。这些以逻辑地址信号为对应的方法，只是前述后端虚拟地址空间与前端整体内存空间作对应关系的子集合而已。若运用记忆空间对应的思考方式，本发明可以很容易应用在非2的幂次的降级容量的内存使用中。

本发明的第六实施例为非2的幂次的降级应用，我们可通过记忆地址空间对应的观念来说明。在此实施例中，后端有三个需求者，每一个都需要单独的1M*16的记忆容量，共需要3M*16的容量，本实施例的内存控制器装置有两个辨识输入信号S1，S0，以分辨并支持将标准8M*16降级为3M*16的次级内存，支持的降级种类为：当S1，S0为L，L时，支持(CA8＝H)和(RA8＝L AND CA7＝L)做AND NOT操作而确定的区域为无瑕疵区的3M*16降级内存，S1，S0为L，H时，支持(CA8＝H)和(RA8＝L AND CA7＝H)做AND NOT操作而确定的区域为无瑕疵区的3M*16降级内存，S1，S0为H，L时，支持(CA8＝H)和(RA8＝H AND CA7＝L)做AND NOT操作而确定的区域为无瑕疵区的3M*16降级内存，S1，S0为H，H时，支持(CA8＝H)和(RA8＝H AND CA7＝H)做AND NOT操作而确定的区域为无瑕疵区的3M*16降级内存。在这里本领域的普通技术人员应该认识到，上述“AND”表示“与”操作，“AND NOT”表示“与非”操作。我们将三个需求端称为RQ0，RQ1，RQ2，其单个的1M*16合起来形成3M*16的虚拟记忆空间，而在内存端，若将CA8，RA8，CA7视为最高地址，其所形成的记忆空间可视为以CA8，RA8，CA7来寻址的8个1M*16的记忆空间，而前述的四种3M*16的降级内存的分别可用的3个1M*16的区域则是8个1M*16区域中的某3个区域，因此内存控制器装置只要将需求端的3个1M*16的记忆空间对应到前端内存可用的3个1M*16的区域即可。

本实施例将需求端的每个1M*16的逻辑地址SA19，SA18...SA0以一对一的方式对应到前端内存的逻辑地址BA1，BA0，RA11...RA9，RA7，RA6...RA0，CA6，CA5...CA0。而当S1，S0为L，L时，若RQ0欲存取时，CA8，RA8，CA7为H，H，H；若RQ1欲存取时，CA8，RA8，CA7为H，L，H；若RQ2欲存取时，CA8，RA8，CA7为H，H，L；当S1，S0为L，H时，若RQ0欲存取时，CA8，RA8，CA7为H，L，L；若RQ1欲存取时，CA8，RA8，CA7为H，H，H；若RQ2欲存取时，CA8，RA8，CA7为H，H，L。当S1，S0为H，L时，若RQ0欲存取时，CA8，RA8，CA7为H，L，L；若RQ1欲存取时，CA8，RA8，CA7为H，L，H；若RQ2欲存取时，CA8，RA8，CA7为H，H，H。当S1，S0为H，H时，若RQ0欲存取时，CA8、RA8、CA7为H、L、L；若RQ1欲存取时，CA8、RA8、CA7为H、L、H；若RQ2欲存取时，CA8、RA8、CA7为H、H、L。

图8为更进一步说明本发明设计概念的示意图，依据本发明的一个特点，次级内存20以x个实体接线与内存控制器120连接，该x个实体接线可以提供的逻辑地址数目p大于系统的需求的m个逻辑地址数目。由于x个实体接线大于系统需求，因此该连接方式可以适用于多种损坏状况的次级内存，即可以通过记录装置140的设定而存取这些x个实体接线中部分的接线，从而更有弹性地使用不同损毁地址的内存。相反的，公知的次级内存皆以系统所需的实体接线连接到内存控制器，因此须筛选出特定损毁状况的次级内存，并以特定接线方式连接，因此仅能适用少量的内存。本发明的内存控制器可以连接至不同毁损地址的次级内存，并依据记录装置140的设定而存取该次级内存，因此可以更弹性使用多种损坏状况的次级内存，以降低成本。

此外，由于内存控制器根据其后端需求者的要求不同或各种特定的目的而可能有千变万化的设计方式，所以上述说明采用了“使用其中m个未作降级切割的有效逻辑内存”来代表应用系统所需的2的m次方的记忆容量，在其它逻辑地址为指定状态的条件下，将由这m个逻辑地址所寻址的2的m次方的记忆空间对应到内存上。实际的对应关系视设计者的需求而定，例如可以用虚拟地址空间(virtual space)代表内存控制器的后端的人为指定的地址空间。如果后端仅为单一微处理机(Micro)控制器，我们可以指定该虚拟地址空间就是该微处理机控制器的地址空间。而若后端为多个不同的需求者，则各个需求者所要求的或重叠或不重叠的地址空间在虚拟地址空间中的位置是可以人为任意指定。在虚拟地址空间的标号为VA(0)，VA(1)...VA(m-1)的虚拟地址可以通过内存控制器装置与次级内存所使用的m个逻辑地址来作对应关系，例如一对一的对应。例如本发明应用在数字电视(DTV)时，虚拟地址空间可以代表微处理器及数字信号处理器所需求的资源，该内存资源可以通过内存控制器存取次级内存而获得。另外，对于需求端的需求容量并非是2的幂次的情况下，可以在虚拟地址空间和内存地址空间之间进行空间映像，而不必局限为以地址线来对应的方式思考。实际上在需求为2的幂次的应用的中，地址对应也仅是空间对应的子集而已。

依照本发明的可使用次级内存的内存控制器，有以下优点：

1、低成本，由于现今的电子应用系统都走向整合与集成电路化，内存控制器早已不再单独存在，而是整合在其它芯片内部，例如，在个人计算机中，主存储器的内存控制器是整合在北桥的中；在AGP接口的VGA卡中，内存控制器是和GPU及AGP接口控制器整合在单一芯片中。因此内存控制器轻微的复杂化不仅几乎不会增加芯片成本，反而由于可以使用原本其它公知技术无法使用的次级内存来降低整体成本。

2、可应用于高速环境，这是因为应用本发明的内存控制器，对内存需求者和内存之间只增加极微小的IC内部的闸延迟，而非公知技术的外部ASIC的IO延迟。

3、对内存有极高的可用率，由于无需以仿真标准内存为目标，所以几乎可使用任何地址切割方法，这样可使用种类非常多，例如在不要求效率的低阶系统中，通过使用降级为单一槽(Bank)的内存，可大幅提高使用率，这是因为以槽地址来分割是内存实体芯片的最大区块分割，所以数量多且使用上的稳定性高。再举一个提高使用率并降低成本的例子，在公知技术中大部分都以2的幂次的容量作为降级应用的标的物，但如第六实施例所示，假若一视频转换器处理三个信号源，每一个信号源需用1M*16的容量当作缓冲存储器，则可以很容易应用控制器前后端的映射关系的变化而通过将诸如8M*16或4M*16等内存降级为3M*16的次级内存来使用。

上述附图及说明仅是本发明的具体优选实施例，本领域的技术人员可按照上述的说明对其进行其它各种改进，如本发明可与公知技术混合使用，例如：搭配数据线切割。本发明前端的内存不限于只有一个，且本发明使用次级内存的内存控制器的控制方法还可以使用在其它型式的内存上，而这些改变仍属于本发明的专利范围内。

Claims (10)

1.一种内存控制器，其被连接于电子系统和次级内存之间以使用所述次级内存，所述次级内存至少具有未降级切割的内存部分，所述内存控制器能够对所述次级内存进行初始化操作。

2.如权利要求1所述的内存控制器，其特征在于所述内存控制器根据所述次级内存的实体地址线对所述次级内存进行初始化操作。

3.如权利要求1所述的内存控制器，其特征在于所述电子系统所需的第一逻辑地址的数目小于所述次级内存的实体地址线所能提供的第二逻辑地址的数目，且所述内存控制器将所述第二逻辑地址的子集映像到所述第一逻辑地址。

4.如权利要求1所述的内存控制器，其特征在于所述内存控制器还包括记录装置，用于记录所述次级内存可使用的有效逻辑地址、正确初始化命令和正确的降级状态中的至少一项。

5.如权利要求4所述的内存控制器，其特征在于所述记录装置可为跳线、跳接状态的电阻或EEPROM。

6.如权利要求1所述的内存控制器，其特征在于所述内存控制器还包括跳接电阻，用以交换所述内存控制器的至少两个管脚连接。

7.如权利要求3所述的内存控制器，其特征在于所述电子系统所需的所述第一逻辑地址的数目为非2幂次的数字。

8.如权利要求1所述的内存控制器，其特征在于所述内存控制器根照降级切割状态将所述降级切割的内存部分直接置于高/低位或直接连接到特定信号。

9.一种使用次级内存的记忆控制方法，所述次级内存具有未降级切割的内存部分，所述方法包括对所述次级内存进行初始化操作的步骤。

10.如权利要求9所述的使用次级内存的内存控制方法，其特征在于根据所述次级内存的实体地址线对所述次级内存进行初始化操作。

Images