CN1801112A - 一种avs视频解码验证方法和装置 - Google Patents

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Abstract

一种AVS视频解码验证方法和装置，涉及信息处理领域，特别涉及信源编码与信道编码。方法包括以下步骤：A.确定AVS视频解码的系统架构设计和对算法编程仿真优化；B.对各功能模块进行编程；C.利用系统设计工具将各功能模块连接；D.在系统设计平台上完成视频解码功能的仿真；E.将用程序语言描述的模块转用硬件描述语言来描述，完成模块的寄存器传输级(RTL)代码，进行仿真验证。装置包括：中央处理器(CPU)、可编程逻辑器(FPGA)、数字视频接口和显示器。本发明可以有效地实现对AVS视频解码验证和测试，并根据其结果来评价AVS软件算法的性能。本发明使用方便，适用于多种不同应用环境，基于其原理设计很容易移植到专用集成电路上，可大大缩短AVS编解码芯片的开发周期。

Description

一种AVS视频解码验证方法和装置
技术领域
本发明涉及信息处理领域，特别涉及信源编码与信道编码。
背景技术
数字视音频编解码技术是数字广播电视、DVD、多媒体电脑与网络、宽带网络通信产业的关键技术。中国目前已经成为数字存储媒体(DSM)产品的生产和消费大国，下一步将成为数字电视(DTV)的生产和消费大国。中国于2002年6月成立了数字音视频编解码技术标准工作组(即AVS标准工作组)。AVS标准是“信息技术先进音视频编码”(Audio and Video coding StandardWorkgroup of China)系列标准的简称，包括系统、视频、音频等三个主要标准和一致性测试等支撑标准，这是基于中国创新技术和公开技术制定的开放标准，旨在为中国日渐强大的音视频产业提供完整的信源编码技术方案。目前中国对AVS标准的制定工作十分重视。工作组完成了AVS标准的第一部分(系统)和第二部分(视频)的草案最终稿(FCD)，和报批稿配套的验证软件也已完成。AVS工作组证实，AVS标准的编码效率比目前采用的MPEG-2国际标准高2-3倍(高清电视可达3倍或更高)，与正在制定的MPEG-4、AVC和H.264标准编码效率相当，技术方案更简洁，并在一定程度上兼容国际标准。采用AVS标准的数字编解码技术可节省一半以上的无限频谱和有限信道资源，将降低传输和存储的复杂程度，显著降低传输、存储设备与系统的经济投入。
AVS作为一种新的音视频编解码标准，要与现有成熟的视频编码标准的竞争中获得优势，其硬件实现成本将是一个重要因数。在相同的芯片生产工艺流程条件下，芯片的体系结构设计是决定芯片成本的关键，仿真与验证是芯片设计中最复杂、最耗时的环节之一。这样需要一种AVS视频解码验证方法，能够简单有效地实现对AVS标准视频解码算法验证、测试和研究分析，并根据其结果来评价AVS软件算法的性能，这有利于开发出具有自主知识产权的AVS解码优化算法及芯片。直至目前为止，尚未有针对AVS视频解码硬件验证的装置和方法。
发明内容
本发明的目的是提供一种使用方便的AVS视频解码硬件验证装置和方法。
为实现上述目的，设计一种AVS视频解码验证方法，包括以下步骤：
A、确定AVS视频解码的系统架构设计和对算法编程仿真优化，完成系统级设计；
B、对各功能模块进行编程仿真，完成模块级的设计；
C、利用系统设计工具将各功能模块连接，构建解码实现的事件级模型(TLM)的系统构架，在系统设计平台上完成视频解码功能的仿真；
D、将用程序语言描述的模块转用硬件描述语言来描述，完成模块的寄存器传输级(RTL)代码，进行仿真；
E、将寄存器传输级的模块进行仿真和综合后，下载到可编程逻辑器(FPGA)，以加速整个系统的运行速度，没有下载的部分仍可以用TLM级的模型；
F、整个系统完成软硬件协同验证，实现在系统平台上实时解码验证和实时显示图像。
为实现上述目的，也可以设计一种AVS视频解码验证装置，包括：用于数字信号数据处理的中央处理器(CPU)；用于数字信号数据处理的可编程逻辑器(FPGA)；提供标准视频的数字视频接口；显示画面的显示器；
数字电视信号数据输入中央处理器(CPU)和可编程逻辑器(FPGA)解码处理，解码后的信号数据经数字视频接口至显示器。
本发明可以有效地实现对AVS视频解码验证和测试，并根据其结果来评价AVS软件算法的性能。本发明对开展AVS关键技术及专用芯片设计应用研究、开发出AVS解码算法及芯片和对相关产业的发展具有重要意义。本发明的成本低、使用方便，适用于多种不同应用环境(如HTDV、HD数字摄像机)，基于该平台的原理设计很容易移植到专用集成电路(ASIC)上，可大大缩短AVS编解码芯片的开发周期。
附图说明
图1是本发明的示意图；
图2是本发明较佳实施例的示意图。
图3是本发明的功能模块示意图。
具体实施方式
一种AVS视频解码验证方法，包括以下步骤：
A、确定AVS视频解码的系统架构设计和对算法编程仿真优化，完成系统级设计；
B、对各功能模块进行编程仿真，完成模块级的设计；
C、利用系统设计工具将各功能模块连接，构建解码实现的事件级模型(TLM)的系统构架，在系统设计平台上完成视频解码功能的仿真；
D、将用程序语言描述的模块转用硬件描述语言来描述，完成模块的寄存器传输级(RTL)代码，进行仿真；
E、将寄存器传输级的模块进行仿真和综合后，下载到可编程逻辑器(FPGA)，以加速整个系统的运行速度，没有下载的部分仍可以用TLM级的模型；
F、整个系统完成软硬件协同验证，实现在系统平台上实时解码验证和实时显示图像。
步骤A中所述AVS视频解码的系统架构设计基于中央处理器和可编程逻辑器(FPGA)双处理器构架。
数据解码算法中并行度高的算法由可编程逻辑器FPGA处理，串行度高的算法由中央处理器处理，本实施例中，中央处理器为精简指令集计算机中央处理器(RSIC CPU)。中央处理器也可以采用其他类型的中央处理器。
在各功能模块进行编程仿真时，仿真时所述程序语言采用C语言和硬件描述语言。
本发明的验证装置是一个“RISC CPU+FPGA”双处理器构架的系统结构，通过软硬件协同工作的方法实现整个AVS视频解码功能。这样的体系结构应用灵活，能适应各种不同算法实现，便于升级改进。在一个硬件平台上通过不同的软件设计，即可构成兼容多种标准(MPEG-2，MPEG-4等)的编码解码器。系统成本低、适合大批量生产。与传统的纯“硬”的ASIC设计不同，根据AVS各模块算法的不同特点，通过软硬件实现方式的合理配置，如针对DCT、运动估计等算法运算量大但并行度高的特点，可设计专用的硬件电路实现其部分或者全部运算，而对其它一些如熵编码等串行度较高的算法，可通过软件编程由RSIC CPU来实现，以获得硬件资源的最大复用。
如图3所示，所述功能模块包括解复用熵变化模块、反量化和反扫描模块、逆DCT模块、运动补偿模块；
输入信号数据经解复用熵变化模块处理，再由反量化和反扫描模块和逆DCT模块重构图像，运动补偿模块对信号重建进行预测残差补偿，最后输出准确的解码图像。
如图1、图2所示，一种AVS视频解码验证装置，包括，用于数字信号数据处理的中央处理器(CPU)3；用于数字信号数据处理的可编程逻辑器(FPGA)2；提供标准视频的数字视频接口4；显示画面的显示器5；
数字电视信号数据输入中央处理器(CPU)3和可编程逻辑器(FPGA)2解码处理，解码后的信号数据经数字视频接口4至显示器5。
本发明主要由精简指令集计算机中央处理器(RSIC CPU)和可编程逻辑器FPGA器件构成，可以实时验证一个完整的AVS视频解码器软硬件设计。本实施例中RSIC CPU采用32位嵌入式CPU方舟2号，该CPU的工作主频为400MHZ，支持Linux操作系统内核，功耗只有360MW，不需散热片，芯片内集成了PCI、USB端口、以太网MAC、音频AC97等多种接口电路，在一个芯片内几乎集成了除内存外的整个PC主板，十分适合应用于低成本的信息家电产品。系统并配置闪存(Flash)31。方舟还提供了CPU的软核与硬核，在本发明上开发的产品可以方便地移植到专用集成电路ASIC上。可编程逻辑器FPGA采用XILINX最新的低成本大容量现场可编程门阵列(FPGA)器件Spartan-3系列中的XC3S4000，该型FPGA的系统门数达400万。FPGA配置了闪存(Flash)21和同步动态随机存储器(SDRAM)22。可编程逻辑器Spartan-3系列具有低功率、低成本特点。
本发明包含一个DVI标准数字视频接口，DVI接口是目前LCD显示器和等离子体高清彩电的标准视频输入接口配置，传输速率达4Gbps，可将解压后的高清数字视频信号直接输入到LCD显示器或等离子体高清彩电。DVI接口芯片可采用Silicon Image的Sill64或Conexant的CX25894。
本发明还设有提供AVS视频数据流的AVS码流发生器。所述AVS码流发生器包括输入数字视频信号的输入端口，也包括数字电视信道接收设备(tuner)13。所述端口为USB、IEEE1394(12)、HD-SDI(11)、TS流端口之一或一个以上。
RISC CPU芯片上已集成了USB端口，可直接与PC机或USB移动存储设备相连，用以上载/下载压缩视频信号数据。本发明还设有多个子板接口插座，作为可选项，如设计了简单的IEEE1394端口子板和HD-SDI端口子板，可与高清数字摄像机或数字视频采编设备连接，用来捕捉原始高清数字视频信号源。数字视频接口4与显示器5相连，显示器5如LCD显示器或者等离子体彩电，加上一个数字电视信道接受设备(Tuner)，即可构成一个完整的数字电视接收机系统，用以验证原型设计在一个实际的应用环境中的性能。
在使用时首先把AVS码流发生器1经过连接线接到配有FPGA器件2-XC3S4000和CPU3-方舟2号的电路板，电路板与显示器5之间通过DVI标准数字视频接口4相连。连接好后，接通电源，运行配置软件后可以通过显示器5看不同的AVS节目。
本发明可以多标准兼容，应用灵活。通过集成在片内的高速RISC CPU内核与专用视频DSP内核的软硬件协同工作实现整个AVS音视频编解码功能。这样的芯片体系结构应用灵活，能适应各种不同算法的实现，便于升级改进，在一个硬件平台上通过不同的软件设计，即可构成兼容多种标准(包括MPEG-2、MPEG-4等)的编码解码器。

Claims (10)

1、一种AVS视频解码验证方法，其特征在于，包括以下步骤：
A、确定AVS视频解码的系统架构设计和对算法编程仿真优化，完成系统级设计；
B、对各功能模块进行编程仿真，完成模块级的设计；
C、利用系统设计工具将各功能模块连接，构建解码实现的事件级模型(TLM)的系统构架，在系统设计平台上完成视频解码功能的仿真；
D、将用程序语言描述的模块转用硬件描述语言来描述，完成模块的寄存器传输级(RTL)代码，进行仿真；
E、将寄存器传输级的模块进行仿真和综合后，下载到可编程逻辑器(FPGA)，以加速整个系统的运行速度，没有下载的部分仍可以用TLM级的模型；
F、整个系统完成软硬件协同验证，实现在系统平台上实时解码验证和实时显示图像。
2、根据权利要求1所述的AVS视频解码验证方法，其特征在于：步骤A中所述AVS视频解码的系统架构设计采用基于中央处理器和可编程逻辑器(FPGA)双处理器构架。
3、根据权利要求1或2所述的AVS视频解码验证方法，其特征在于：数据解码算法中并行度高的算法由硬件电路处理，串行度高的算法由中央处理器处理。
4、根据权利要求1所述的AVS视频解码验证方法，其特征在于：所述程序语言为C语言。
5、根据权利要求1所述的AVS视频解码验证方法，其特征在于：所述功能模块包括解复用熵变化模块、反量化和反扫描模块、逆DCT模块、运动补偿模块；
输入信号数据经解复用熵变化模块处理，再由反量化和反扫描模块和逆DCT模块重构图像，运动补偿模块对信号重建进行预测残差补偿，最后输出准确的解码图像。
6、一种AVS视频解码验证装置，包括，
用于数字信号数据处理的中央处理器(CPU)(3)；
用于数字信号数据处理的可编程逻辑器(FPGA)(2)；
提供标准视频的数字视频接口(4)；
显示画面的显示器(5)；
数字电视信号数据输入中央处理器(CPU)(3)和可编程逻辑器(FPGA)(2)解码处理，解码后的信号数据经数字视频接口(4)至显示器(5)。
7、根据权利要求6所述的AVS视频解码验证装置，其特征在于：设有提供AVS视频数据流的AVS码流发生器。
8、根据权利要求7所述的AVS视频解码验证装置，其特征在于：所述AVS码流发生器包括输入数字视频信号的输入端口。
9、根据权利要求8所述的AVS视频解码验证装置，其特征在于：所述端口为USB、IEEE1394(12)、HD-SDI(11)、TS流端口之一或一个以上。
10、根据权利要求7所述的AVS视频解码验证装置，其特征在于：所述AVS码流发生器包括数字电视信道接收设备(Tuner)(13)。
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