JPH10207790A - 入出力制御装置 - Google Patents

入出力制御装置

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JPH10207790A
JPH10207790A JP9008062A JP806297A JPH10207790A JP H10207790 A JPH10207790 A JP H10207790A JP 9008062 A JP9008062 A JP 9008062A JP 806297 A JP806297 A JP 806297A JP H10207790 A JPH10207790 A JP H10207790A
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JP
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logic circuit
trace
channel
output
input
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Application number
JP9008062A
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English (en)
Inventor
Keiichi Ito
敬一 伊藤
Original Assignee
Fuji Xerox Co Ltd
富士ゼロックス株式会社
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Publication date
Application filed by Fuji Xerox Co Ltd, 富士ゼロックス株式会社 filed Critical Fuji Xerox Co Ltd
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    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0745Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation

Abstract

(57)【要約】 (修正有) 【課題】 周辺装置とホストシステムとの間の通信状態
の調査時間を短縮すること、更に複数のホストシステム
に対応すること。 【解決手段】 CPU50は、FPGA58に所定のト
レース論理回路を生成させた後、チャネル制御部60に
対して図示しないホストシステムとの通信を開始させ
る。チャネル制御部は、チャネルシーケンスナンバ78
をバッファ62Bを介してFPGA58に対して出力す
る。FPGA58では、所定のタイミングでチャネルイ
ンターフェース信号76及びチャネルシーケンスナンバ
78を格納する。通信中にエラーが発生した場合には、
CPU50は、このチャネルインターフェース信号76
とチャネルシーケンスナンバ78とに基づき、エラーの
原因を検出する。不成功の場合には、繰り返し別のトレ
ース論理回路をFPGA58に生成させてエラーの原因
の検出を行なう。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は入出力制御装置に係
り、特に、ホストシステムのチャネルと周辺装置との間
に接続され、チャネルインターフェース信号をトレース
する入出力制御装置に関する。

【0002】

【従来の技術】従来より、ホストシステムのチャネルと
プリンタ、CRTディスプレイ等の周辺装置との間に接
続され、チャネルと周辺装置との間の入出力シーケンス
の制御を行う入出力制御装置が知られている。

【0003】このような入出力制御装置を用いて構成さ
れたシステムにおいて、該システムの評価、不具合調査
等を行なう場合、ホストシステムからチャネルを介して
入出力制御装置に対して出力される信号及び入出力制御
装置からチャネルを介してホストシステムに対して出力
する信号から構成されるチャネルインターフェース信号
のトレースが行われている。

【0004】図20はチャネルインターフェース信号を
トレースする入出力制御装置の構成例を示すシステム構
成図である。図に示すように、この入出力制御装置は、
制御プログラム等を格納するROM52、制御プログラ
ム実行時のワークエリアとして使用するRAM54、ト
レース実行時のトレース情報を収集して保持するトレー
ス制御部55、チャネルインターフェース信号の入出力
シーケンスの制御を行うチャネル制御部60、及び入出
力制御装置全体の制御を行うCPU50を含んで構成さ
れ、各々はCPUバス80を介して相互に接続されてい
る。

【0005】また、チャネル制御部60は図示しないホ
ストシステムのチャネルとホストチャネルケーブル38
により接続されており、ホストシステムのチャネルとチ
ャネル制御部60との間でチャネルインターフェース信
号の送受信を行なう。また、ホストチャネルケーブル3
8は途中で分岐されて、トレース制御部55に接続され
ている。従って、トレース制御部55は、チャネル制御
部60とホストシステムのチャネルとの間で送受信され
ているチャネルインターフェース信号を受信することが
できる。

【0006】図21及び図22は上記トレース制御部5
5を具体的に実現する従来のトレース論理回路の構成を
示す構成図である。図21に示すトレース論理回路は、
一定の固定間隔でチャネルインターフェース信号をサン
プリングするものであり、図22に示すトレース論理回
路は、チャネルインターフェース信号の変化点でチャネ
ルインターフェース信号をサンプリングするものであ
る。

【0007】図21に示すトレース論理回路は、クロッ
ク122に同期してチャネルインターフェース信号76
の格納アドレスを生成するカウンタ100、チャネルイ
ンターフェース信号76を格納するRAM102、切替
信号132に応じてRAM102の入出力端の接続先を
レジスタ104及びCPUバス80の何れか一方に切り
替えるセレクタ114、チャネルインターフェース信号
76をクロック122に同期化して出力するレジスタ1
04を含んで構成される。

【0008】カウンタ100はCPUバス80及びRA
M102に接続されており、更にRAM102はセレク
タ114に接続されている。セレクタ114は更にCP
Uバス80及びレジスタ104に接続されている。ま
た、レジスタ104の入力端は図示しないホストシステ
ムのチャネルと接続されており、チャネルインターフェ
ース信号76が入力される。

【0009】次に、図20及び図21に示す構成の入出
力制御装置におけるトレース動作の概要を説明する。な
お、カウンタ100及びRAM102は予めクリアされ
ている。

【0010】図示しない上位装置から通信の開始が指示
されるとCPU50はROM52内の制御プログラムを
取り出して動作を開始し、チャネル制御部60を起動し
てホストシステムのチャネルとの通信を開始させると共
にトレース制御部55のトレース論理回路を起動する。
そしてCPU50は、セレクタ114に対してRAM1
02の入出力端の接続先がレジスタ104となるように
切替信号132を送出した後に予め定めたクロック12
2をカウンタ100及びレジスタ104のクロック入力
端に出力する。

【0011】カウンタ100はCPU50から入力され
るクロック122に同期してカウントアップし、カウン
ト値をアドレス信号としてアドレスバス120に逐次出
力する。アドレスバス120に出力されたアドレス信号
はRAM102に送られてRAM102にデータを書き
込む場合のアドレスとする。

【0012】一方、レジスタ104にはカウンタ100
に入力されているクロックと同一のクロック122がC
PU50から入力されており、クロック122に同期し
て、すなわちカウンタ100のカウントアップに同期し
てチャネルインターフェース信号76が出力される。

【0013】以上の動作により、RAM102にはカウ
ンタ100より順次入力されるアドレスにレジスタ10
4から入力されるチャネルインターフェース信号76を
逐次格納することになる。

【0014】所定期間のチャネルインターフェース信号
76の格納が終了すると、CPU50はセレクタ114
に対して所定の切替信号132を出力してRAM102
の入出力端がCPUバス80に接続されるようにセレク
タ114の切り替えを行った後、RAM102に格納さ
れたチャネルインターフェース信号76をセレクタ11
4、CPUバス80を介して読み出し、図示しない上位
装置へ転送する。上位装置では、転送されてきたチャネ
ルインターフェース信号76を編集して図示しないディ
スプレイ、プリンタ等に出力する等の各種処理を行う。

【0015】図23は図20及び図21に示す構成の入
出力制御装置によって所定の通信を行なった際の14種
類のチャネルインターフェース信号(ADR Out信
号、SEL Out信号、・・・、DAT In信号)
のタイミングチャートを示したものであり、タイミング
チャートの下方にはトレース制御部55におけるチャネ
ルインターフェース信号76のサンプリングタイミング
が示されている。同図に示すように、トレース制御部5
5におけるサンプリングタイミングはクロック122に
同期した一定の間隔となる。

【0016】次に図22に示すトレース論理回路につい
て説明する。図22に示すように、このトレース論理回
路は、カウンタ100、RAM102、セレクタ11
4、レジスタ104及び106、コンパレータ108、
ANDゲート112を含んで構成される。

【0017】レジスタ104は、入力したチャネルイン
ターフェース信号76の同期化を行うためのレジスタで
あり、レジスタ106は、比較処理を行うために、チャ
ネルインターフェース信号を1クロック分だけ遅延させ
るレジスタである。

【0018】コンパレータ108は、レジスタ104か
ら出力されたデータと、レジスタ106から出力された
データとの比較を行うものであり、各々のデータが等し
いときに出力信号128はローレベル、等しくないとき
に出力信号128はハイレベルとなる。

【0019】ANDゲート112は、コンパレータ10
8の出力信号128と、クロック122とを入力信号と
したANDゲートである。従って、コンパレータ108
の出力信号128がハイレベルのときにのみANDゲー
ト112はオン状態となり、クロック122がカウンタ
100のクロック入力端に対して出力される。すなわ
ち、レジスタ104から出力されるデータとレジスタ1
06から出力されるデータが等しくないときのみカウン
タ100の値はクロック122と同期してカウントアッ
プされる。

【0020】なお、コンパレータ108、レジスタ10
6、ANDゲート112以外の構成は上記図21のトレ
ース論理回路の構成と同じであるので、これらの説明は
省略する。

【0021】次に、図20及び図22に示す構成の入出
力制御装置におけるトレース動作の概要を説明する。な
お、カウンタ100及びRAM102は予めクリアされ
ている。

【0022】図示しない上位装置から通信の開始が指示
されるとCPU50はROM52内の制御プログラムを
取り出して動作を開始し、チャネル制御部60を起動し
てホストシステムのチャネルとの通信を開始させると共
にトレース制御部55のトレース論理回路を起動する。
そしてCPU50は、セレクタ114に対してRAM1
02の入出力端の接続先がレジスタ106となるように
切替信号132を出力した後に予め定めたクロック12
2をANDゲート112の入力端及びレジスタ104、
レジスタ106のクロック入力端に出力する。

【0023】レジスタ104はチャネルインターフェー
ス信号76をクロック122に同期して出力し、レジス
タ106はレジスタ104から入力されたチャネルイン
ターフェース信号76をクロック122に同期して出力
する。従って、レジスタ106からはレジスタ104か
ら出力されるチャネルインターフェース信号の1クロッ
ク分だけ前のチャネルインターフェース信号が常時出力
されることになる。

【0024】コンパレータ108では、レジスタ104
から出力されたチャネルインターフェース信号と、レジ
スタ106から出力されたチャネルインターフェース信
号とを比較し、比較結果に対応した出力信号128をA
NDゲート112に対して出力する。

【0025】この際、レジスタ104及びレジスタ10
6から各々出力された各チャネルインターフェース信号
が等しいときにはコンパレータ108からの出力信号1
28はローレベルとなるのでANDゲート112はオフ
状態となり、カウンタ100のカウントアップは行われ
ず、等しくないとき、すなわちチャネルインターフェー
ス信号に変化があったときにはコンパレータ108から
の出力信号128はハイレベルとなるのでANDゲート
112はオン状態となり、カウンタ100はカウントア
ップされる。

【0026】このようにして、カウンタ100によって
RAM102に与えられるアドレスのカウントアップを
行い、そのアドレス毎に、RAM102へのデータの格
納を行う。すなわち、カウンタ100でアドレスが更新
される毎に、このアドレスを用いて、レジスタ106か
ら出力されるチャネルインターフェース信号76をRA
M102に格納する。

【0027】以上の動作により、RAM102にはチャ
ネルインターフェース信号が変化する毎にカウンタ10
0より入力されるアドレスにレジスタ106から入力さ
れるチャネルインターフェース信号76が逐次格納され
ることになる。

【0028】所定期間のチャネルインターフェース信号
76の格納が終了すると、CPU50はセレクタ114
に対して所定の切替信号132を出力してRAM102
の入出力端がCPUバス80に接続されるようにセレク
タ114の切り替えを行った後、RAM102に格納さ
れたチャネルインターフェース信号76をセレクタ11
4、CPUバス80を介して読み出し、図示しない上位
装置へ転送する。上位装置では、転送されてきたチャネ
ルインターフェース信号76を編集して図示しないディ
スプレイ、プリンタ等に出力する等の各種処理を行う。

【0029】図24は図20及び図22に示す構成の入
出力制御装置によって所定の通信を行なった際の14種
類のチャネルインターフェース信号(ADR Out信
号、SEL Out信号、・・・、DAT In信号)
のタイミングチャートを示したものであり、タイミング
チャートの下方にはトレース制御部55におけるチャネ
ルインターフェース信号76のサンプリングタイミング
が示されている。同図に示すように、トレース制御部5
5におけるサンプリングタイミングはチャネルインター
フェース信号76の変化に同期したものとなる。

【0030】特開平6−89240号公報に記載の技術
では図21に示すようなトレース論理回路及び図22に
示すようなトレース論理回路の少なくとも一方を周辺装
置に備えておき、トレースを行っていた。

【0031】

【発明が解決しようとする課題】しかしながら、上記特
開平6−89240号公報に記載の技術では、サンプリ
ング周期が長い場合には、そのサンプリング周期より変
化の早いチャネルインターフェース信号の変化を取りこ
ぼす可能性があり、逆にサンプリング周期が短い場合に
は、メモリに格納するデータ量が多くなり膨大なメモリ
が必要になるという問題点があった。

【0032】また、図21のトレース論理回路及び図2
2のトレース論理回路を双方とも予め実装しておき、ト
レース状態に応じて切り替えて使用する場合は、2つの
トレース論理回路を実装するための実装面積が必要にな
るという問題点があった。

【0033】また、上記方法によりサンプリングされる
情報を用いて、不具合等の状態を解析する場合、サンプ
リングされる情報はチャネルインターフェース信号のみ
であるので短時間で正確に解析することが困難であると
いう問題点があった。

【0034】更に、上記方法によるトレース論理回路
は、接続するホストシステムが別のものになった場合、
そのホストシステムから出力されるコマンド、入出力シ
ーケンス等が異なる場合があるので、この場合には、該
ホストシステムに対応したトレース論理回路を別に用意
しなければならないという問題点があった。

【0035】本発明は上記問題点を解消するために成さ
れたもので、トレースに要するメモリの容量を小さく
し、比較的実装面積を小さくすると共に、周辺装置とホ
ストシステムとの間の通信状態の調査時間を短縮するこ
とができ、更に複数のホストシステムに対応することが
できる入出力制御装置を提供することを目的としてい
る。

【0036】

【課題を解決するための手段】上記目的を達成するため
に請求項1記載の入出力制御装置は、ホストシステムの
チャネルと周辺装置との間に接続され、チャネルインタ
ーフェース信号をトレースする入出力制御装置であっ
て、各々異なる不具合に適応したトレース情報を収集す
るトレース論理回路を構成するための複数の論理回路デ
ータを格納した記憶手段と、トレース論理回路の種類が
入力されたときに、入力されたトレース論理回路の種類
に対応した論理回路データを前記記憶手段からダウンロ
ードするダウンロード制御手段と、前記記憶手段に格納
された論理回路データがダウンロードされることによ
り、ダウンロードされた論理回路データに対応したトレ
ース論理回路を生成するフィールドプログラマブルゲー
トアレイと、前記チャネルとの入出力シーケンスの制御
を行うと共に、前記入出力シーケンスの制御状態を示す
内部信号を出力するチャネル制御手段と、前記ダウンロ
ード制御手段に対して所定のトレース論理回路の種類を
出力し、トレース実行中に不具合が発生した場合には、
生成されたトレース論理回路により収集されたトレース
情報及び前記チャネル制御手段から出力された前記内部
信号とを読み取って原因を検出し、前記不具合の原因が
検出できなかったときには、前記ダウンロード制御手段
に対して次にダウンロードすべきトレース論理回路の種
類を出力し、新たに生成されたトレース論理回路により
収集されたトレース情報及び前記チャネル制御手段から
出力された前記内部信号とを読み取って原因を検出する
制御手段と、を有している。

【0037】請求項1記載の入出力制御装置によれば、
ダウンロード制御手段によって制御手段から出力された
所定のトレース論理回路の種類に対応した論理回路デー
タが記憶手段からフィールドプログラマブルゲートアレ
イにダウンロードされ、所定のトレース論理回路が生成
される。

【0038】その後、トレース実行中に通信エラー等の
不具合が発生した場合には、制御手段によってトレース
論理回路により収集されたトレース情報及びチャネル制
御手段から出力された内部信号を解析して不具合の原因
を検出する。この際、不具合の原因が検出できなかった
ときには、次にダウンロードすべきトレース論理回路の
種類がダウンロード制御手段に対して出力され、これに
よって新たなトレース論理回路が生成され、生成された
新たなトレース論理回路により収集されたトレース情報
及びチャネル制御手段から出力された内部信号を解析し
て不具合の原因を検出する。なお、新たに生成されたト
レース論理回路においても不具合の原因が検出できなか
った場合には、更に新たなトレース論理回路を生成し
て、不具合の原因を検出することを繰り返して行なう。

【0039】このように、フィールドプログラマブルゲ
ートアレイを用いることによって、不具合を検出するた
めの異なる種類のトレース論理回路を繰り返し生成する
ことができるので、複数のトレース論理回路を実装する
場合に比べ、実装面積を小さくすることができる。

【0040】また、不具合の原因を検出する際に、従来
から使用されているトレース情報に加えてチャネル制御
手段から順次出力される内部信号も利用することにより
不具合の原因の調査を短時間に行なうことができる。

【0041】更に、不具合の原因が検出できない場合に
は、新たなトレース論理回路を生成して新たなトレース
情報及び内部信号を解析することにより不具合の原因を
検出することにより、不具合の原因を自動的に検出する
ことができるので、不具合調査の省力化を図ることがで
きる。

【0042】請求項2記載の入出力制御装置は、請求項
1記載の入出力制御装置において、前記制御手段は、前
記不具合の原因が検出できなかったときには、前記所定
のトレース論理回路により収集されたトレース情報に基
づいて前記不具合の発生箇所を含む所定領域を特定し、
前記次にダウンロードすべきトレース論理回路を、前記
所定領域のみにおいて前記所定のトレース論理回路より
詳細にトレース情報を収集するトレース論理回路とする
ことを特徴としている。

【0043】請求項2記載の入出力制御装置によれば、
請求項1記載の入出力制御装置において、不具合の原因
が検出できなかったときには、所定のトレース論理回路
により収集されたトレース情報に基づいて不具合の発生
箇所を含む所定領域が制御手段により特定され、特定さ
れた所定領域のみにおいて前記所定のトレース論理回路
より詳細にトレース情報を収集するトレース論理回路が
次にダウンロードすべきトレース論理回路とされる。

【0044】従って、まずトレース情報を粗くサンプリ
ングして不具合の発生箇所を含む所定領域を絞り込んだ
後に、絞り込まれた所定領域のみについて詳細にトレー
ス情報をサンプリングするので、最初から詳細にサンプ
リングする場合に比べ、トレース情報の収集に要するメ
モリの容量を小さくすることができる。

【0045】請求項3記載の入出力制御装置は、請求項
1又は請求項2記載の入出力制御装置において、前記制
御手段による前記不具合の原因の検出は、前記トレース
情報が予め定められた正常動作時の基準データと一致す
るか否かを判断することにより行われることを特徴とし
ている。

【0046】請求項3記載の入出力制御装置によれば、
請求項1又は請求項2記載の入出力制御装置における不
具合の原因の検出は、トレース論理回路によって収集さ
れたトレース情報が予め定められた正常動作時の基準デ
ータと一致するか否かを判断することにより行われる。
このように、不具合の原因の検出がトレース情報と基準
データとを比較するという非常に簡単な処理によって行
なうことができるので、短時間で不具合の調査を行なう
ことができる。

【0047】請求項4記載の入出力制御装置は、請求項
1乃至請求項3の何れか1項記載の入出力制御装置にお
いて、上位装置における記憶装置に前記記憶手段に格納
されている論理回路データとは異なる論理回路データを
予め格納しておき、前記記憶装置に格納されている論理
回路データを前記記憶手段とは異なる記憶手段にダウン
ロードする機能を更に有することを特徴としている。

【0048】請求項4記載の入出力制御装置によれば、
請求項1乃至請求項3の何れか1項記載の入出力制御装
置において、入出力制御装置の上位装置における記憶装
置に格納されている、記憶手段に格納されているものと
は異なる論理回路データが前記記憶手段とは異なる記憶
手段にダウンロードする機能が更に備えられる。

【0049】従って、記憶手段に記憶されている論理回
路データでは不具合の原因の検出ができなかった場合に
上位装置の記憶装置から新たな論理回路データをダウン
ロードして使用することにより、さらなる不具合の原因
の追求ができるようになる。

【0050】請求項5記載の入出力制御装置は、請求項
1乃至請求項4の何れか1項記載の入出力制御装置にお
いて、前記トレース情報を上位装置に転送する機能を更
に有することを特徴としている。

【0051】請求項5記載の入出力制御装置によれば、
請求項1乃至請求項4の何れか1項記載の入出力制御装
置において、トレース論理回路により収集されたトレー
ス情報を上位装置に転送する機能が更に備えられる。

【0052】従って、上位装置においてトレース情報を
使用することが可能となり、トレース情報を上位装置の
ディスプレイ、プリンタ等の周辺装置に対して出力する
ことが可能となる。また、上位装置が遠隔地に設置され
た通信端末等と通信可能な通信機能を備えている場合に
は、遠隔地においてサービスエンジニア等が通信端末に
よりトレース情報を参照することも可能となる。

【0053】

【発明の実施の形態】以下、図面を参照して本発明に係
る実施の形態を詳細に説明する。

【0054】[第1実施形態]図1には、汎用ワークス
テーションをプリンタのプラットフォームとして用いた
場合のシステム構成が示されている。図1に示すように
本システムは、汎用ワークステーションに相当する制御
部10、プリンタ24、CRTディスプレイ26、キー
ボード28及びホストシステム30を含んで構成されて
いる。

【0055】制御部10は上位装置としてのプロセッサ
ボード12、プリンタインターフェースボード(以下、
プリンタI/Fボードと称する)14、CRTインター
フェースボード(以下、CRTI/Fボードと称する)
16、キーボードインターフェースボード(以下、キー
ボードI/Fボードと称する)18及び入出力制御装置
としてのホストインターフェースボード(以下、ホスト
I/Fボードと称する)20を含んで構成されており、
各々のボードは汎用ワークステーションのSBUS(シ
ステムバス)22を介して相互に接続されている。

【0056】また、プリンタ24はプリンタ接続ケーブ
ル32によりプリンタI/Fボード14に接続されてお
り、CRTディスプレイ26はCRT接続ケーブル34
によりCRTI/Fボード16に接続されており、キー
ボード28はキーボード接続ケーブル36によりキーボ
ードI/Fボード18に接続されており、ホストシステ
ム30の図示しないチャネルはホストチャネルケーブル
38によりホストI/Fボード20に接続されており、
ホストI/Fボード20とホストシステム30のチャネ
ルとの間では、所定の入出力シーケンスが行われる。

【0057】図7はホストシステム30からプリンタ2
4へ印字データを転送する場合の、ホストシステム30
のチャネルとホストI/Fボード20との間で行われる
入出力シーケンスを示すタイミングチャートであり、チ
ャネルインターフェース信号のタグアウト信号(ホスト
システム30のチャネルからホストI/Fボード20に
対して出力される制御信号)として上から順にADR
Out(アドレス アウト)信号、SEL Out(セ
レクティブ アウト)信号、HLD Out(ホールド
アウト)信号、SRV Out(サービス アウト)
信号、DATOut(データ アウト)信号、CMD
Out(コマンド アウト)信号、SUP Out(サ
プレス アウト)信号、またチャネルインターフェース
信号のタグイン信号(ホストI/Fボード20からホス
トシステム30のチャネルに対して出力される制御信
号)としてREQ In(リクエスト イン)信号、O
PL In(オペレーショナル イン)信号、ADR
In(アドレス イン)信号、SEL In(セレクテ
ィブ イン)信号、STA In(ステータス イン)
信号、SRV In(サービス イン)信号、DAT
In(データ イン)信号のタイミングチャートが示さ
れている。

【0058】図7に示すように、本タイミングチャート
は、第1シーケンス160、第2シーケンス162、第
3シーケンス164、第4シーケンス166、第5シー
ケンス168、第6シーケンス170、第7シーケンス
172の7段階のシーケンスにより構成される。

【0059】また、第1シーケンス160には概略シー
ケンスナンバN1、第2シーケンス162、第4シーケ
ンス166、及び第7シーケンス172には概略シーケ
ンスナンバN2、第3シーケンス164には概略シーケ
ンスナンバN3、第5シーケンス168には概略シーケ
ンスナンバN0、第6シーケンス170には概略シーケ
ンスナンバN4が付されている。この際、同一の概略シ
ーケンスナンバN2が付されている第2シーケンス16
2、第4シーケンス166、及び第7シーケンス172
は略同一の動作を行うことを表す。各々のシーケンスは
更に所定区間に細分化されており、各々の細分化区間に
は詳細シーケンスナンバが付されている(図示省略)。

【0060】次に、上記各シーケンス160乃至172
の動作の概要を説明する。第1シーケンス160では、
ホストシステム30からデータを転送したい周辺装置の
アドレス(本実施形態ではプリンタ24のアドレス)、
及びデータ転送を示すコマンドをホストI/Fボード2
0に対して出力する。

【0061】第2シーケンス162では、ホストI/F
ボード20がホストシステム30からのデータ転送が受
け入れられる状態であるか否かをホストシステム30に
対して出力する。本実施形態では、受け入れ可能である
旨を示す信号を出力する。

【0062】第3シーケンス164では、ホストシステ
ム30からホストI/Fボード20に対してデータを転
送する。

【0063】第4シーケンス166では、ホストI/F
ボード20が第3シーケンス164においてホストシス
テム30から転送されてきたデータを正常に受信できた
か否かをホストシステム30に対して出力する。

【0064】第5シーケンス168は、ホストシステム
30から何れかの周辺装置へ通信を行いたい場合、又は
何れかの周辺装置からホストシステム30へ通信を行い
たい場合等の要求に対応するための期間(アイドリング
期間)であり、この間、本チャネルシーケンスは中断さ
れる。

【0065】第6シーケンス170では、ホストI/F
ボード20からホストシステム30のチャネルへの接続
を要求する。

【0066】第7シーケンス172では、第3シーケン
ス164においてホストシステム30から転送されてき
たデータを正常に処理(プロセッサボード12へのデー
タ転送処理等)できたか否かをホストシステム30に対
して出力する。

【0067】図2には、図1におけるホストI/Fボー
ド20の内部構成が示されている。図2に示すようにホ
ストI/Fボード20は、制御手段としてのCPU5
0、記憶手段としてのROM52、RAM54、CPU
を含んで構成されるダウンロード制御手段としてのダウ
ンロード制御部56、フィールドプログラマブルゲート
アレイ(以下、FPGAと称する)58、CPUを含ん
で構成されるチャネル制御手段としてのチャネル制御部
60及びトライステートの3つのバッファ62A乃至6
2Cを含んで構成されている。なお、FPGAについて
は、特開平5−3250号公報、特開平7−16075
7号公報、特開平8−6809号公報等に記載されてい
る。

【0068】ROM52には、トレース論理回路を生成
するための論理回路データ、正常動作時の基準データと
しての期待値等をデータベース化したものや、CPU5
0により実行される制御プログラム等が予め格納されて
いる。RAM54はCPU50による制御プログラムの
実行時におけるワークエリア等として使用されるもので
ある。

【0069】CPU50、ROM52、RAM54、ダ
ウンロード制御部56、チャネル制御部60及びバッフ
ァ62Aは、各々CPUバス80を介して相互に接続さ
れている。また、FPGA58はダウンロード制御部5
6及び3つのバッファ62A乃至62Cの各々に接続さ
れており、更にバッファ62Bはチャネル制御部60に
接続されている。チャネル制御部60はホストシステム
30のチャネルとホストチャネルケーブル38により接
続されており(図1も参照)、チャネルインターフェー
ス信号76の入出力が行えるようになっている。また、
ホストチャネルケーブル38は途中で分岐されており、
バッファ62Cに接続されている。従ってバッファ62
Cにはチャネルインターフェース信号76が入力され
る。

【0070】次に図3のフローチャートを参照して、図
7に示したホストシステム30からプリンタ24へ印字
データを転送する場合の本実施形態の作用を説明する。
なお、図3はROM52に予め格納されている制御プロ
グラムのフローチャートであり、ホストシステム30の
チャネルとチャネル制御部60との間のデータの送受信
が行われる毎にCPU50において実行される。

【0071】まずステップ200では、周辺装置、本実
施形態では、プリンタ24、CRTディスプレイ26及
びキーボード28の初期診断が行われ、次のステップ2
02では、ステップ200の初期診断の結果、何らかの
エラーが発生したか否かが判定され、エラーが発生した
場合にはステップ226へ移行し、エラーに対応したエ
ラー処理を行った後に本制御プログラムの処理を終了す
る。一方、ステップ202の判定の結果、エラーが発生
していない場合にはステップ203へ移行する。

【0072】ステップ203では、ダウンロード制御部
56の図示しないCPUによる図4のフローチャートに
示すダウンロード制御プログラムの実行を開始させると
共に、チャネル制御部60の図示しないCPUによる図
5のフローチャートに示すチャネル制御プログラムの実
行を開始させる。次に、ダウンロード制御プログラムに
ついて説明する。

【0073】図4におけるステップ250では、ダウン
ロード動作の終了を示すダウンロードエンドフラグに0
を設定する。

【0074】次のステップ252では、トレース論理回
路の種類としてCPU50から出力されるダウンロード
すべきトレース論理回路を生成する論理回路データのR
OM52における格納アドレス(格納領域の先頭アドレ
ス及び終了アドレス)の入力待ちが行われ、該格納アド
レスが入力されるとステップ254へ移行し、CPU5
0から出力されるダウンロードの開始を指示する信号で
あるダウンロードスタート信号の入力待ちが行われ、ダ
ウンロードスタート信号が入力されるとステップ256
へ移行する。

【0075】ステップ256では、バッファ62A乃至
62Cの各々に対してダウンロードスタート信号70を
出力する。これによってバッファ62A乃至62Cは各
々ハイインピーダンス状態となり、FPGA58とダウ
ンロード制御部56以外の部分とを分離する。この動作
は、FPGA58への論理回路データのダウンロード
中、すなわちトレース論理回路の生成中にFPGA58
から不要な信号がダウンロード制御部56以外の周辺部
分に対して出力されることを防止するために行うもので
ある。

【0076】次のステップ258では、ステップ252
において入力したROM52の格納アドレスに格納され
ている論理回路データのFPGA58へのダウンロード
を開始し、次のステップ260においてダウンロードの
終了待ちが行われ、ダウンロードが終了したときにステ
ップ262へ移行し、ダウンロードエンドフラグに1を
設定した後に本ダウンロード制御プログラムを終了す
る。

【0077】次に図5のフローチャートに示すチャネル
制御プログラムについて説明する。まずステップ270
では、通信時のエラーの発生を示すエラー発生フラグ、
及び通信の終了を示す通信終了フラグの各々に0を設定
する。

【0078】次のステップ272では、CPU50から
出力される通信モード及びチャネルシーケンスナンバの
種類の入力待ちが行われ、通信モード及びチャネルシー
ケンスナンバが入力されるとステップ274へ移行し、
CPU50から出力される通信の開始を指示する信号で
ある通信開始信号の入力待ちが行われ、通信開始信号が
入力されるとステップ276へ移行する。

【0079】ステップ276では、トレース論理回路に
よるトレースを実行可能とする信号であるトレーススタ
ート信号をアサートにした後にステップ278へ移行し
てステップ272において入力した通信モードに対応し
た通信を開始する。

【0080】通信が開始されると次のステップ280で
は、現在実行中の通信のシーケンスを示す内部信号とし
ての概略シーケンスナンバ又は詳細シーケンスナンバの
何れか一方をバッファ62Bに対して出力する。この際
の概略シーケンスナンバ及び詳細シーケンスナンバの切
り替えは、ステップ272においてCPU50から入力
したチャネルシーケンスナンバの種類に基づいて行われ
る。本実施形態では、後述するように最初にCPU50
からチャネル制御部に対して出力されるチャネルシーケ
ンスナンバの種類は概略シーケンスナンバであり、2回
目以降CPU50からチャネル制御部に対して出力され
るチャネルシーケンスナンバの種類は詳細シーケンスナ
ンバであるので、本チャネル制御プログラムが最初に実
行された際には概略シーケンスナンバを出力し、2回目
以降に実行された際には詳細シーケンスナンバを出力す
る。

【0081】次のステップ282では、エラーが発生し
ているか否かが判定される。この際、チャネル制御部6
0の図示しないCPUは、各チャネルインターフェース
信号を監視して、ホストシステム30が期待していた信
号とは異なる信号をホストI/Fボード20から受信し
た際に発生する後述するセレクティブリセット信号等の
エラー信号が発生しているか否かを検出し、エラー信号
が検出されなければステップ284へ移行して通信が終
了したか否かが判定され、終了していない場合にはステ
ップ280へ戻り、終了している場合はステップ288
ヘ移行する。一方、ステップ282においてエラー信号
が検出された場合はステップ286へ移行し、エラー発
生フラグに1を設定してステップ288へ移行する。

【0082】ステップ288では、ステップ276にお
いてアサートにしたトレーススタート信号をネゲートに
することによりトレース論理回路のトレース動作を終了
させた後にステップ290へ移行して、通信終了フラグ
に1を設定した後に本チャネル制御プログラムを終了す
る。

【0083】ダウンロード制御部56及びチャネル制御
部60において各々図4に示すダウンロード制御プログ
ラム及び図5に示すチャネル制御プログラムの実行が開
始されると、図3におけるステップ204では、所定の
論理回路データのROM52の格納アドレスをダウンロ
ード制御部56に対して出力した後にステップ206へ
移行し、ダウンロードスタート信号をダウンロード制御
部56に対して出力する。

【0084】次のステップ208では、ダウンロードエ
ンドフラグの状態を監視し、ダウンロードエンドフラグ
の値が1となったときに所定の論理回路データのFPG
A58へのダウンロードが終了したとみなしてステップ
210へ移行する。

【0085】図6はダウンロード制御部56により最初
にFPGA58にダウンロードされたトレース論理回路
及びその周辺の接続状態を示す構成図である。

【0086】同図に示すようにFPGA58にダウンロ
ードされたトレース論理回路は、カウンタ100、RA
M102、セレクタ114、レジスタ104及び10
6、コンパレータ108、分周回路110、ANDゲー
ト112を含んで構成されている。

【0087】カウンタ100の入力端はバッファ62A
に接続されており、出力端はRAM102の入力端(ア
ドレス入力)にアドレスバス120によって接続されて
おり、RAM102の入出力端はセレクタ114の入出
力端にデータバス136によって接続されており、更に
セレクタ114の入力端(切替信号入力端)はセレクタ
114内部の接続状態を切り替える信号である切替信号
132をCPU50から入力するためにバッファ62A
に接続されている(接続線は図示省略)。

【0088】一方、レジスタ104の入力端はバッファ
62B及びバッファ62Cの出力端に接続されており、
レジスタ104の出力端はレジスタ106の入力端に接
続されており、更にレジスタ106の出力端はセレクタ
114の入力端に接続されている。

【0089】また、レジスタ104のチャネルシーケン
スナンバ78Bを出力する出力端はコンパレータ108
の一方の入力端に接続され、レジスタ106のチャネル
シーケンスナンバ78Cを出力する出力端はコンパレー
タ108の他方の入力端に接続されており、更にコンパ
レータ108の出力端はANDゲート112の入力端に
接続されている。

【0090】また、分周回路110の入力端は、CPU
50から出力されるクロック122を入力するためにバ
ッファ62Aに接続されている(接続線は図示省略)。
また、ANDゲート112の入力端は、上記コンパレー
タ108の出力端の他に、分周回路110の出力端及び
チャネル制御部60から出力されるトレーススタート信
号130を入力するためにバッファ62Bに接続されて
おり(バッファ62Bへの接続線は図示省略)、AND
ゲート112の出力端はカウンタ100の入力端(クロ
ック入力端)に接続されている。

【0091】更に、レジスタ104及びレジスタ106
の各々の入力端(クロック入力端)は、分周回路110
の出力端に接続されている(接続線は図示省略)。

【0092】カウンタ100はチャネル制御部60から
バッファ62B等を介してRAM102に入力されてく
るチャネルシーケンスナンバ78C及びホストシステム
30又はチャネル制御部60からバッファ62C等を介
してRAM102に入力されてくるチャネルインターフ
ェース信号76CのRAM102の格納アドレスを生成
するものであり、RAM102はチャネルシーケンスナ
ンバ78C及びチャネルインターフェース信号76Cを
格納するメモリであり、セレクタ114はRAM102
の入出力端の接続先をレジスタ106及びバッファ62
Aの何れか一方に切り替えるものである。

【0093】レジスタ104はバッファ62Bを介して
入力されたチャネルシーケンスナンバ78A及びバッフ
ァ62Cを介して入力されたチャネルインターフェース
信号76Aをクロック入力端に入力されたクロック信号
に同期して格納するものであり、レジスタ106は、比
較処理を行うために、レジスタ104に格納された各信
号を1クロック分だけ遅延させるレジスタである。

【0094】コンパレータ108は、レジスタ104か
ら出力されたデータと、レジスタ106から出力された
データとの比較を行うものであり、各々のデータが等し
いときはローレベルの信号を出力端に出力し、等しくな
いときはハイレベルの信号を出力端に出力する。従っ
て、コンパレータ108から出力される信号は、レジス
タ104及びレジスタ106に入力されるデータの変化
点を示すものであるので、以降、この信号を変化点信号
128と称する。

【0095】分周回路110は、CPU50からバッフ
ァ62Aを介して入力されるクロック122を所定の周
期に分周するものである。

【0096】ANDゲート112は、コンパレータ10
8から出力される変化点信号128、分周回路110か
ら出力されるクロック122の分周されたクロックであ
る分周クロック124A、及びチャネル制御部60から
出力されるトレーススタート信号130を入力信号とし
たANDゲートである。従って、コンパレータ108か
ら出力される変化点信号128及びチャネル制御部60
から出力されるトレーススタート信号130が共にハイ
レベルのときにのみANDゲート112はオン状態とな
り、分周クロック124Aがカウンタ100のクロック
入力端に対して出力される。すなわち、レジスタ104
から出力されるデータとレジスタ106から出力される
データが等しくなく、かつトレーススタート信号130
がハイレベルであるときのみカウンタ100の値は分周
クロック124Aに同期してカウントアップされる。

【0097】トレース論理回路のダウンロードが終了
し、ステップ208の判定が肯定されると、次のステッ
プ210では、トレース及び通信に関する初期設定を行
う。トレースの初期設定としては、FPGA58内のR
AM102のクリア、カウンタ100の初期値(RAM
102におけるチャネルシーケンスナンバ78C及びチ
ャネルインターフェース信号76Cの格納領域の先頭ア
ドレス)の設定等が行われ、通信の初期設定としては、
チャネル制御部60に対する通信モードの設定、チャネ
ルシーケンスナンバの種類(概略シーケンスナンバ又は
詳細シーケンスナンバの何れか一方)の設定等が行われ
る。

【0098】なお、本実施形態では上述したホストシス
テム30からプリンタ24への印字データのデータ転送
を行う通信モードを設定すると共に、チャネルシーケン
スナンバの種類として、概略シーケンスナンバを設定す
る。

【0099】ステップ210におけるトレース及び通信
の初期設定が終了すると、次のステップ212では、F
PGA58及びチャネル制御部60に対してトレース及
び通信を開始させる。この際、CPU50はチャネル制
御部60に対して、通信の開始を指示する信号である通
信開始信号を出力すると同時に、トレース論理回路のセ
レクタ114に対して所定の切替信号132をバッファ
62Aを介して出力することによりRAM102の入出
力端をレジスタ106に接続させると共に、所定周期の
クロック122を分周回路110に対してバッファ62
Aを介して出力する。

【0100】チャネル制御部60はCPU50から通信
開始信号を入力すると、トレーススタート信号130を
アサートにした後にステップ210の初期設定において
設定された通信モードに対応した通信を開始すると共
に、ステップ210における設定に従って実行中の概略
シーケンスナンバをバッファ62Bに対して出力する。

【0101】トレース論理回路の分周回路110はCP
U50から入力されたクロック122を所定周期に分周
してクロック122より周期の短い分周クロック124
Aを生成してANDゲート112の入力端に出力すると
共に、レジスタ104及びレジスタ106のクロック入
力端に出力する。

【0102】レジスタ104では、バッファ62Bを介
して入力されているチャネルシーケンスナンバ78A及
びバッファ62Cを介して入力されているチャネルイン
ターフェース信号76Aを分周クロック124Aに同期
したタイミングで格納すると共に出力し、更にレジスタ
106ではレジスタ104に格納されて出力されたチャ
ネルシーケンスナンバ78B及びチャネルインターフェ
ース信号76Bを分周クロック124Aに同期したタイ
ミングで格納すると共に出力する。従って、レジスタ1
06からは、レジスタ104に格納されて出力されてい
るチャネルシーケンスナンバ78B及びチャネルインタ
ーフェース信号76Bより1クロック分だけ前のチャネ
ルシーケンスナンバ78C及びチャネルインターフェー
ス信号76Cが常に出力されることになる。

【0103】コンパレータ108は、レジスタ104に
格納されているチャネルシーケンスナンバ78Bとレジ
スタ106に格納されているチャネルシーケンスナンバ
78Cとを比較して一致しないときにハイレベルを出力
する。従って、チャネルシーケンスナンバが変化したと
きのみハイレベルの変化点信号128がANDゲート1
12の入力端に出力されてANDゲート112がオン状
態となり、分周回路110から入力された分周クロック
124Aがカウンタ100のクロック入力端に対して出
力されることになる。

【0104】カウンタ100ではANDゲート112か
ら入力される分周クロック124Aに同期してカウント
アップし、カウント値をアドレス信号としてアドレスバ
ス120に逐次出力する。アドレスバス120に出力さ
れたアドレス信号はRAM102に送られてRAM10
2にデータを書き込む場合のアドレスとされる。

【0105】一方、レジスタ106の出力端からは分周
クロック124Aに同期したタイミングでチャネルシー
ケンスナンバ78C及びチャネルインターフェース信号
76Cが出力されているので、RAM102にはカウン
タ100からアドレスバス120を介して入力されたア
ドレスにチャネルシーケンスナンバ78C及びチャネル
インターフェース信号76Cが格納される。

【0106】以上の動作により、RAM102にはカウ
ンタ100よりチャネルシーケンスナンバの変化時に順
次入力されるアドレスに対してレジスタ106から入力
されるチャネルシーケンスナンバ78C及びチャネルイ
ンターフェース信号76Cが逐次格納されることにな
る。なお、図7のタイミングチャートの下方には、この
際のトレースタイミングを示す。

【0107】ステップ212によりトレース及び通信が
開始されるとステップ214へ移行し、通信中にエラー
が発生したか否かを判定する。この際、CPU50はチ
ャネル制御部60によって通信中にエラーが発生した場
合に1が設定されるエラー発生フラグを監視し、フラグ
値が0の場合はエラーが発生していないとみなしてステ
ップ216へ移行し、通信が終了したか否かを判定す
る。この際、CPU50はチャネル制御部60によって
通信が終了した場合に1が設定される通信終了フラグを
参照して、フラグ値が0の場合は通信が終了していない
とみなしてステップ214へ戻り、フラグ値が1の場合
は通信が終了したとみなして本制御プログラムを終了す
る。すなわち、ステップ214の判定が否定され、かつ
ステップ216の判定が肯定されたときに正常に通信が
終了したとみなして本制御プログラムを終了する。

【0108】一方、ステップ214においてエラー発生
フラグが1となっていたときには、通信中にエラーが発
生したとみなしてステップ218へ移行する。

【0109】図8は、通信中にエラーが発生した場合の
各チャネルインターフェース信号のタイミングチャート
の一例を示したものである。この例では、第4シーケン
ス166におけるSTA In信号のハイレベル出力の
途中で割れが発生している。ホストシステム30では、
このような期待していた信号とは異なる信号を受信した
際にはSUP Out信号をハイレベルにした後、OP
L Out信号をロウレベルにしてセレクティブリセッ
ト174を出力する。

【0110】図8に示すセレクティブリセット174等
の通信エラーが発生すると、チャネル制御部60により
エラー発生フラグに1が設定されるので、ステップ21
4による判定が肯定されてステップ218へ移行し、ト
レース論理回路のRAM102に格納されているチャネ
ルインターフェース信号及びチャネルシーケンスナンバ
を読み取る。この際、CPU50はRAM102の入出
力端がバッファ62Aに接続されるようにセレクタ11
4に対して切替信号132をバッファ62Aを介して出
力し、RAM102に格納されているチャネルインター
フェース信号及びチャネルシーケンスナンバを読み取
る。

【0111】次のステップ220では、ステップ218
において読み取ったチャネルインターフェース信号とR
OM52に予めデータベースとして記憶されているチャ
ネルシーケンスナンバ毎の各チャネルインターフェース
信号の基準データとしての期待値(正常に通信が行なわ
れた場合の各チャネルインターフェース信号の値)との
比較を行う。

【0112】図9は、ROM52に予めデータベースと
して記憶されている各種テーブルを示している。

【0113】通信モードテーブル140にはホストI/
Fボード20が対応している複数種類(本実施形態にお
いてはn種類)の通信モード毎に所定サイズの領域が確
保されており、各領域には各通信モードに対応した概略
シーケンスナンバテーブル142の先頭アドレスが格納
されている。

【0114】概略シーケンスナンバテーブル142には
各通信モードにおける概略シーケンスナンバ毎の各チャ
ネルインターフェース信号の時系列の期待値が格納され
ている。すなわち、概略シーケンスナンバテーブル14
2には図7に示した正常通信時のタイミングチャートに
示されるチャネルインターフェース信号のトレースタイ
ミングにおける値が期待値として概略シーケンスナンバ
毎に格納されている。

【0115】従って、例えば本実施形態で行われている
データ転送が通信モード1である場合には、CPU50
は通信モードテーブル140の1番目の領域に格納され
ているアドレスを参照して概略シーケンスナンバテーブ
ル142における通信モード1に対応する概略シーケン
スナンバ毎のチャネルインターフェース信号の期待値が
格納されている領域の先頭アドレスを得て、該先頭アド
レスに格納されている期待値から順にトレース論理回路
から得たチャネルインターフェース信号を比較する。

【0116】本実施形態では、第5シーケンス168に
おいてホストシステム30からセレクティブリセット1
74が出力されているので、第4シーケンス166の開
始時のトレースタイミングまでにサンプリングされた各
シーケンス毎のチャネルインターフェース信号が期待値
と比較される。

【0117】次のステップ222では、ステップ220
の比較の結果に基づいてエラーの原因を検出することが
できたか否かを判定する。この際、ステップ220の比
較において、タグアウト信号及びタグイン信号の双方に
おいて1つ以上の期待値と一致していない信号があった
場合にはエラーの原因が検出できたものとみなしてステ
ップ226へ移行し、それ以外の場合にはエラーの原因
が検出できなかったものとみなしてステップ224へ移
行する。本実施形態では、図8に示すトレースタイミン
グでは期待値との不一致信号はタグアウト信号、タグイ
ン信号共に存在しないのでエラーの原因の検出ができな
かったものとみなしてステップ224へ移行する。

【0118】ステップ224では、次にダウンロードす
べきトレース論理回路を選択する。この際、CPU50
は、ホストシステム30から出力されたセレクティブリ
セット174をチャネル制御部60が検出した直前の概
略シーケンスナンバに対応するシーケンス(本実施形態
では第4シーケンス166)のみを、より詳細にトレー
スする回路を選択する。

【0119】図9の詳細シーケンスナンバテーブル14
4には、各概略シーケンスの何れかひとつを、より詳細
にトレースすることができるトレース論理回路に対応す
る論理回路データが概略シーケンス毎に格納されてお
り、概略シーケンスナンバテーブル142には上記の各
通信モードにおける各チャネルインターフェース信号の
期待値の他に、各概略シーケンスを、より詳細にトレー
スすることができるトレース論理回路に対応した論理回
路データの詳細シーケンスナンバテーブル144内のア
ドレス(先頭アドレス及び終了アドレス)が格納されて
いる。従って、ステップ224では概略シーケンスナン
バテーブル142における第4シーケンス166に対応
する領域、すなわち概略シーケンスナンバテーブル14
2の上から4番目の領域を参照して第4シーケンス16
6を詳細にトレースするためのトレース論理回路に対応
する論理回路データの詳細シーケンスナンバテーブル1
44内のアドレスを取得する。

【0120】ステップ224において次にダウンロード
すべきトレース論理回路を生成するための論理回路デー
タのアドレスを取得するとステップ203へ戻り、これ
以降、2回目の上記ステップ203乃至ステップ222
による処理、すなわち2回目のトレース論理回路のダウ
ンロード、エラーが発生した際のチャネルインターフェ
ース信号及びチャネルシーケンスナンバの読み取り、読
み取ったチャネルインターフェース信号と期待値との比
較等が行われる。なお、ステップ204において出力さ
れる論理回路データのアドレスは、ステップ224にお
いて取得したアドレスが適用される。また、ステップ2
10における通信の初期設定において、詳細シーケンス
ナンバを出力するようにチャネル制御部60に対して設
定する。

【0121】図10は2回目にFPGA58にダウンロ
ードされたトレース論理回路の構成及びその周辺の接続
状態を示している。同図に示すように、2回目のトレー
スで使用するトレース論理回路は、1回目のトレースで
使用したトレース論理回路(図6参照)のレジスタ10
4とバッファ62B及びバッファ62Cとの間に、第4
シーケンスゲート回路116が接続されたものである。
第4シーケンスゲート回路116は、第4シーケンス1
66の期間のみ、チャネルシーケンスナンバ78E及び
チャネルインターフェース信号76Eを出力するための
ゲート回路である。従って、2回目のトレースでRAM
102に格納されるチャネルシーケンスナンバ78G及
びチャネルインターフェース信号76Gは、第4シーケ
ンス166のみの期間において入力されるものとなる。

【0122】図11は2回目のトレースにおけるトレー
スタイミングを示すものである。第4シーケンス166
は、本実施形態では予め所定の動作毎に4段階に細分化
されていると共に細分化された各段階には詳細シーケン
スナンバが付されており、チャネル制御部60は、実行
中の詳細シーケンスナンバをバッファ62Bに対して出
力する。従って2回目のトレースにおけるトレースタイ
ミングは、図11に示すように各詳細シーケンスナンバ
の変化点(4箇所)となり、各変化点において詳細シー
ケンスナンバ及び各チャネルインターフェース信号のR
AM102への格納が行われる。

【0123】2回目のトレース時のステップ220の比
較は、今回ダウンロードされた詳細シーケンスナンバテ
ーブル144内の論理回路データに対応する図9におけ
る詳細シーケンスナンバテーブル146に格納されてい
る各詳細シーケンスに対応した各チャネルインターフェ
ース信号の期待値(図7に示す正常通信時の各チャネル
インターフェース信号の値)との比較によって行われ
る。なお、詳細シーケンスナンバテーブル144には論
理回路データの他に、各論理回路データに対応した詳細
シーケンスナンバテーブル146内の期待値が格納され
ている領域のアドレス(先頭アドレス及び終了アドレ
ス)が格納されており、このアドレスに基づいて各チャ
ネルインターフェース信号の期待値を取り出すことがで
きる。ステップ220の比較の結果、4番目のトレース
タイミングにおいてタグアウト信号であるSRV Ou
t信号及びSUP Out信号が期待値と相違している
が、タグイン信号では期待値と相違する信号が存在しな
いので否定判定となりステップ224へ再度移行する。

【0124】ステップ224では、次(3回目)にダウ
ンロードすべきトレース論理回路を選択する。この際、
CPU50は、詳細シーケンスナンバの変化よりも周期
の短い一定間隔でサンプリングすることにより更に詳細
にトレースすることができるトレース論理回路を詳細シ
ーケンスナンバテーブル144に格納されている論理回
路データから選択する。

【0125】3回目のダウンロードすべきトレース論理
回路が選択されると、ステップ203へ戻り、ステップ
203乃至ステップ222による3回目のトレース論理
回路のダウンロード、エラーが発生した際のチャネルイ
ンターフェース信号及びチャネルシーケンスナンバの読
み取り、読み取ったチャネルインターフェース信号と期
待値との比較等が行われる。なお、ステップ210にお
ける通信の初期設定において、詳細シーケンスナンバを
出力するようにチャネル制御部60に対して設定する。

【0126】図12は3回目にFPGA58にダウンロ
ードされたトレース論理回路の構成及びその周辺の接続
状態を示したものである。同図に示すトレース論理回路
は図10に示すトレース論理回路とは、第4シーケンス
ゲート回路116とセレクタ114との間に接続されて
いるレジスタが1つである点、及びコンパレータがない
点で異なっている。すなわち、3回目のトレースで使用
するトレース論理回路は、チャネルシーケンスナンバの
変化点を検出することなく、分周回路110から出力さ
れた分周クロック124Aに同期して第4シーケンス1
66におけるチャネルシーケンスナンバ及びチャネルイ
ンターフェース信号をサンプリングするものである。

【0127】図13は3回目のトレースにおけるトレー
スタイミングを示すものである。同図に示すように3回
目のトレースでは、第4シーケンス166の期間を所定
の分周クロック124Aに同期したトレースタイミング
(5箇所)で詳細シーケンスナンバ及び各チャネルイン
ターフェース信号のRAM102への格納が行われる。

【0128】3回目のトレース時のステップ220のチ
ャネルインターフェース信号と期待値との比較の結果、
4番目及び5番目のトレースタイミングにおいてタグア
ウト信号であるSRV Out信号とSUP Out信
号が期待値と相違しているが、タグイン信号では期待値
と相違する信号が存在しないので否定判定となりステッ
プ224へ再度移行する。

【0129】ステップ224では、次(4回目)にダウ
ンロードすべきトレース論理回路を選択する。この際、
CPU50は、3回目のトレースで使用した図12に示
すトレース論理回路より更に詳細にトレースすることが
できる回路を詳細シーケンスナンバテーブル144に格
納されている論理回路データから選択する。

【0130】4回目のダウンロードすべきトレース論理
回路が選択されると、ステップ203へ移行し、ステッ
プ203乃至ステップ222による4回目のトレース論
理回路のダウンロード、エラーが発生した際のチャネル
インターフェース信号及びチャネルシーケンスナンバの
読み取り、読み取ったチャネルインターフェース信号と
期待値との比較等が行われる。なお、ステップ210に
おける通信の初期設定において、詳細シーケンスナンバ
を出力するようにチャネル制御部60に対して設定す
る。

【0131】図14は4回目にFPGA58にダウンロ
ードされたトレース論理回路の構成及びその周辺の接続
状態を示したものである。同図に示すトレース論理回路
は図12に示すトレース論理回路とは、分周回路110
Bの分周周期が図12のトレース論理回路の分周回路1
10の分周周期より短い点で異なっている。すなわち、
4回目のトレースで使用するトレース論理回路は、分周
周期が3回目のトレース論理回路の分周周期より短い分
周回路110Bから出力された分周クロック124Bに
同期して第4シーケンス166におけるチャネルシーケ
ンスナンバ及び各チャネルインターフェース信号をサン
プリングするものである。

【0132】図15は4回目のトレースにおけるトレー
スタイミングを示すものである。なお、同図では説明を
明確化するために第4シーケンス166の期間のみを拡
大して示す。同図に示すように4回目のトレースでは、
第4シーケンス166の期間を3回目のトレースにおけ
る分周クロック124Aの周期よりも短い周期の分周ク
ロック124Bに同期したトレースタイミング(9箇
所)で詳細シーケンスナンバ及び各チャネルインターフ
ェース信号のRAM102への格納が行われる。

【0133】4回目のトレース時のステップ220にお
けるチャネルインターフェース信号と期待値との比較の
結果、7番目のトレースタイミングにおいてタグアウト
信号であるSRV Out信号が期待値と相違してお
り、更に8番目及び9番目のトレースタイミングにおい
てタグアウト信号であるSRV Out信号とSUPO
ut信号が期待値と相違しているが、タグイン信号では
期待値と相違する信号が存在しないので否定判定となり
ステップ224へ再度移行する。

【0134】ステップ224では、次(5回目)にダウ
ンロードすべきトレース論理回路を選択する。この際、
CPU50は、4回目のトレースに使用したトレース論
理回路よりも更に周期が短い一定間隔でサンプリングす
ることにより更に詳細にトレースすることができるトレ
ース論理回路を詳細シーケンスナンバテーブル144に
格納されている論理回路データから選択する。

【0135】5回目のダウンロードすべきトレース論理
回路が選択されると、ステップ203へ戻り、ステップ
203乃至ステップ222による5回目のトレース論理
回路のダウンロード、エラーが発生した際のチャネルイ
ンターフェース信号及びチャネルシーケンスナンバの読
み取り、読み取ったチャネルインターフェース信号と期
待値との比較等が行われる。なお、ステップ210にお
ける通信の初期設定において、詳細シーケンスナンバを
出力するようにチャネル制御部60に対して設定する。

【0136】図16は5回目にFPGA58にダウンロ
ードされたトレース論理回路の構成及びその周辺の接続
状態を示したものである。同図に示すトレース論理回路
は図14に示すトレース論理回路とは、分周回路110
Cの分周周期が図14のトレース論理回路の分周回路1
10Bの分周周期より短い点で異なっている。すなわ
ち、5回目のトレースで使用するトレース論理回路は、
分周周期が4回目のトレース論理回路の分周周期より短
い分周回路110Cから出力された分周クロック124
Cに同期して第4シーケンス166におけるチャネルシ
ーケンスナンバ及び各チャネルインターフェース信号を
サンプリングするものである。

【0137】図17は5回目のトレースにおけるトレー
スタイミングを示すものである。同図に示すように5回
目のトレースでは、第4シーケンス166の期間を4回
目のトレースにおける分周クロックの周期よりも短い周
期の分周クロック124Cに同期したトレースタイミン
グ(19箇所)で詳細シーケンスナンバ及び各チャネル
インターフェース信号のRAM102への格納が行われ
る。

【0138】5回目のトレース時のステップ220にお
けるチャネルインターフェース信号と期待値との比較の
結果、タグアウト信号であるSRV Out信号及びS
UPOut信号が期待値と異なっていることが判明する
と共に、13番目のトレースタイミングでタグイン信号
であるSTA In信号が立ち下がっており期待値と異
なっていることが判明する。従って、第4シーケンス1
66におけるSTAIn信号の途中で割れが生じたため
に通信のシーケンスが崩れ、ホストシステム30がセレ
クティブリセット174をかけたことが判明し、ステッ
プ222の判定が肯定され、ステップ226へ移行して
エラー情報をプロセッサボード12に対して送信する等
のエラー処理を行なった後に本制御プログラムが終了す
る。

【0139】以上詳細に説明したように、本発明の第1
実施形態の入出力制御装置では、繰り返して論理回路を
生成することができるFPGAを用いることによって、
通信時にエラーが発生した場合に、該エラーの原因を検
出するための異なる種類のトレース論理回路を繰り返し
生成することができるので、複数のトレース論理回路を
実装する場合に比べ、実装面積を小さくすることができ
る。

【0140】また、通信中のエラーの原因を検出する際
に、チャネルインターフェース信号に加えてチャネル制
御部から順次出力されるチャネルシーケンスナンバも利
用することにより通信中のエラーの原因の調査を短時間
に行なうことができる。

【0141】また、通信中のエラーの原因が検出できな
い場合には、新たなトレース論理回路を生成することに
より新たなチャネルインターフェース信号及びチャネル
シーケンスナンバを得て解析するこによりエラーの原因
を検出することを繰り返して行なうことにより、通信中
のエラーの原因を自動的に検出することができるので、
エラーの原因調査の省力化を図ることができる。

【0142】また、最初にチャネルインターフェース信
号を粗くサンプリングしてエラーの発生箇所を各概略シ
ーケンスの何れかひとつに絞り込んだ後に、絞り込まれ
た概略シーケンスのみについて詳細にチャネルインター
フェース信号をサンプリングするので、最初から全シー
ケンスについて詳細にサンプリングする場合に比べ、チ
ャネルインターフェース信号を格納するRAMの容量を
小さくすることができる。

【0143】更に、通信中のエラーの原因の検出がチャ
ネルインターフェース信号と予め定めた期待値とを比較
するという非常に簡単な処理によって行なうことができ
るので、エラーの原因の調査時間を短縮することができ
る。

【0144】なお、本第1実施形態では、トレース論理
回路の論理回路データや各チャネルシーケンスナンバに
おける期待値等のデータがデータベースとしてROM5
2にのみ予め格納されている場合について説明したが、
本発明はこれに限定されるものではなく、例えばプロセ
ッサボード12にハードディスク等の記憶装置を備えて
おき、該記憶装置にROM52に予め格納されているデ
ータベースとは異なるデータベースを予め格納してお
き、もしROM52に予め格納しておいたデータベース
ではエラーの原因が判明しなかった場合には、プロセッ
サボード12に備えられた記憶装置のデータベースをR
AM54の所定領域にダウンロードして、ダウンロード
されたデータベースを使用してエラーをより詳細に追求
する形態としてもよいし、プロセッサボード12に予め
イーサネット等の通信手段を備えておき、該イーサネッ
トに接続された外部のサーバ等から新たなデータベース
をダウンロードして、ダウンロードされたデータベース
を使用してエラーをより詳細に追求する形態としてもよ
い。

【0145】[第2実施形態]次に、本発明に係る第2
実施形態として、1枚のホストI/Fボードにより複数
種類のホストシステムとの接続に対応する場合の一例を
説明する。

【0146】この場合は、図1におけるプロセッサボー
ド12にハードディスク等の図示しない記憶装置を備え
ておき、該記憶装置に図18のフローチャートに示す制
御プログラム及び図19に示す各種テーブルを格納して
おき、プロセッサボード12において図18の制御プロ
グラムを実行する。

【0147】なお、本第2実施形態における全体のシス
テム構成及びホストI/Fボードの内部構成は、第1実
施形態と同様であるので、ここでの説明は省略する。

【0148】まず、図19に示すデータベースについて
説明する。ホストテーブル150には、ホストI/Fボ
ード20が対応している複数種類(本実施形態において
はm種類)のホストシステム毎に所定サイズの領域が確
保されており、各領域にはホスト別テーブル152の各
ホストシステムに対応する領域の先頭アドレス及びサイ
ズが格納されている。

【0149】また、ホスト別テーブル152には、各ホ
ストシステムに対応した制御プログラム、1回目のトレ
ースで使用する論理回路データ及び複数種類(本実施形
態においてはn種類)の通信モード154が格納されて
いる。なお、ホスト別テーブル152に格納されている
制御プログラムは、第1実施形態においてホストI/F
ボード20のCPU50にて実行した図3のフローチャ
ートに示す制御プログラムと同様の処理を行なうもので
ある。また、通信モード154は、図9に示した通信モ
ードテーブル140と同様に、n種類の通信モード毎に
所定サイズの領域が確保されており、各領域には各通信
モードに対応した概略シーケンスナンバテーブルの先頭
アドレスが格納されている。

【0150】更に、ホスト別テーブル152より下位の
テーブルとして、図9に示した通信モードテーブル14
0より下位のテーブルである概略シーケンスナンバテー
ブル142、詳細シーケンスナンバテーブル144等と
同様のテーブル(図示省略)が用意されている。

【0151】次に図18を参照して本第2実施形態の作
用を説明する。まずステップ230では、プリンタ24
の図示しない制御部の初期診断が行なわれ、次のステッ
プ232では、ステップ230の初期診断の結果、何ら
かのエラーが発生したか否かが判定され、エラーが発生
した場合にはステップ242へ移行して当該エラーに対
応したエラー処理を行なったのち本制御プログラムを終
了する。

【0152】一方、ステップ232の判定の結果、エラ
ーが発生していない場合にはステップ234に移行し、
ホストI/Fボード20に接続したホストシステムの選
択が行われる。この際、プロセッサボード12では、ホ
ストI/Fボード20が対応している全てのホストシス
テムの名称をCRTディスプレイ26に表示して、オペ
レータの選択待ちを行なう。オペレータはキーボード2
8を用いて、CRTディスプレイ26に表示されたホス
トシステム名のうち、ホストI/Fボード20に接続し
たホストシステム名を選択して入力する。

【0153】ホストI/Fボード20に接続したホスト
システムの選択が終了すると次のステップ236では、
ステップ234において選択されたホストシステムに対
応したホスト別テーブル152及び図9に示した通信モ
ードテーブル140より下位に位置する概略シーケンス
ナンバテーブル142、詳細シーケンスナンバテーブル
144等と同様のテーブルをホストI/Fボード20内
のRAM54の所定領域にダウンロードする。

【0154】次のステップ238では、ステップ236
におけるダウンロードの実行中に何らかのエラーが発生
したか否かが判定され、エラーが発生した場合にはステ
ップ242へ移行して該エラーに対応したエラー処理を
行なった後に本制御プログラムを終了し、エラーが発生
しなかった場合にはステップ240へ移行して、ホスト
I/Fボード20のCPU50に対して、ステップ23
6においてホストI/Fボード20のRAM54の所定
領域にダウンロードしたホスト別テーブル152の制御
プログラムの実行を開始させる。ホストI/Fボード2
0では、ステップ236においてダウンロードされた制
御プログラム及び各種テーブルを用いて第1実施形態で
説明した図3のフローチャートに示す制御プログラムと
同様の処理を行なう。

【0155】なお、この際、図3のフローチャートにお
いて1回目のトレース実行時にステップ204において
出力する論理回路データのアドレスは、図18のフロー
チャートにおけるステップ236においてダウンロード
したホスト別テーブル152に格納された論理回路デー
タのアドレスを適用する。

【0156】以上説明したように、本発明の第2実施形
態の入出力制御装置では、複数種類のホストシステムに
対応する図19に示される各種テーブルを予めプロセッ
サボード12の図示しない記憶装置に用意しておくこと
により、複数種類のホストシステムとの接続が可能とな
る。

【0157】なお、上記各実施形態では、トレース論理
回路から読み取ったチャネルインターフェース信号をエ
ラーの原因を検出するための情報としてのみ用いる場合
について説明したが、本発明はこれに限定されるもので
はなく、チャネルインターフェース信号を上位装置とし
てのプロセッサボード12に対して転送するようにして
もよい。この場合、プロセッサボード12は、転送され
たチャネルインターフェース信号を編集した後にCRT
ディスプレイ26に表示させたり、プリンタ24によっ
て印刷させることが可能となる。また、プロセッサボー
ド12に遠隔地に設置された通信端末との通信手段を予
め備えておき、該通信手段によって遠隔地の通信端末で
サービスエンジニア等がチャネルインターフェース信号
を参照できるようにすることも可能である。

【0158】

【発明の効果】以上説明したように請求項1に記載の入
出力制御装置によれば、フィールドプログラマブルゲー
トアレイを用いることによって、不具合を検出するため
の異なる種類のトレース論理回路を繰り返し生成してい
るので、複数のトレース論理回路を実装する場合に比
べ、実装面積を小さくすることができる、不具合の原因
を検出する際に、従来から使用されているトレース情報
に加えてチャネル制御手段から順次出力される内部信号
も利用しているので不具合の原因の調査を短時間に行な
うことができる、不具合の原因が検出できない場合に
は、新たなトレース論理回路を生成して新たなトレース
情報及び内部信号を解析することにより不具合の原因を
検出することによって、不具合の原因を自動的に検出す
ることができるので、不具合調査の省力化を図ることが
できる、という効果を有する。

【0159】また、請求項2に記載の入出力制御装置に
よれば、まずトレース情報を粗くサンプリングして不具
合の発生箇所を含む所定領域を絞り込んだ後に、絞り込
まれた所定領域のみについて詳細にトレース情報をサン
プリングするので、最初から詳細にサンプリングする場
合に比べ、トレース情報の収集に要するメモリの容量を
小さくすることができる、という効果を有する。

【0160】また、請求項3に記載の入出力制御装置に
よれば、不具合の原因の検出がトレース情報と基準デー
タとを比較するという非常に簡単な処理によって行なう
ことができるので、短時間で不具合の調査を行なうこと
ができる、という効果を有する。

【0161】また、請求項4に記載の入出力制御装置に
よれば、記憶手段に記憶されている論理回路データでは
不具合の原因の検出ができなかった場合に上位装置の記
憶装置から新たな論理回路データをダウンロードして使
用することにより、さらなる不具合の原因の追求ができ
るようになる、という効果を有する。

【0162】更に、請求項5に記載の入出力制御装置に
よれば、上位装置においてトレース情報を使用すること
が可能となり、トレース情報を上位装置のディスプレ
イ、プリンタ等の周辺装置に対して出力することが可能
となる、上位装置が遠隔地に設置された通信端末等と通
信可能な通信機能を備えている場合には、遠隔地におい
てサービスエンジニア等が通信端末によりトレース情報
を参照することも可能となる、という効果を有する。

【図面の簡単な説明】

【図1】本発明に係る入出力制御装置を備えた汎用ワー
クステーションをプリンタのプラットフォームとして用
いた場合のシステム構成図である。

【図2】本発明の実施形態に係るホストI/Fボードの
内部構成を示す概略構成図である。

【図3】本発明の実施形態に係るホストI/Fボードの
CPUにおいて実行される制御プログラムのフローチャ
ートである。

【図4】本発明の実施形態に係るダウンロード制御部の
CPUにおいて実行されるダウンロード制御プログラム
のフローチャートである。

【図5】本発明の実施形態に係るチャネル制御部のCP
Uにおいて実行されるチャネル制御プログラムのフロー
チャートである。

【図6】本発明の実施形態に係るFPGAに1回目にダ
ウンロードされたトレース論理回路の構成及びその周辺
の接続状態を示す構成図である。

【図7】本発明の実施形態に係る正常通信時のチャネル
インターフェース信号の状態及び図6に示すトレース論
理回路によるトレースタイミングを示すタイミングチャ
ートである。

【図8】本発明の実施形態に係る異常通信時のチャネル
インターフェース信号の状態及び図6に示すトレース論
理回路によるトレースタイミングを示すタイミングチャ
ートである。

【図9】本発明の実施形態に係るROMに予め格納され
ているデータベース化された各種テーブルを示す概略図
である。

【図10】本発明の実施形態に係るFPGAに2回目に
ダウンロードされたトレース論理回路の構成及びその周
辺の接続状態を示す構成図である。

【図11】本発明の実施形態に係る異常通信時のチャネ
ルインターフェース信号の状態及び図10に示すトレー
ス論理回路によるトレースタイミングを示すタイミング
チャートである。

【図12】本発明の実施形態に係るFPGAに3回目に
ダウンロードされたトレース論理回路の構成及びその周
辺の接続状態を示す構成図である。

【図13】本発明の実施形態に係る異常通信時のチャネ
ルインターフェース信号の状態及び図12に示すトレー
ス論理回路によるトレースタイミングを示すタイミング
チャートである。

【図14】本発明の実施形態に係るFPGAに4回目に
ダウンロードされたトレース論理回路の構成及びその周
辺の接続状態を示す構成図である。

【図15】本発明の実施形態に係る異常通信時のチャネ
ルインターフェース信号の状態及び図14に示すトレー
ス論理回路によるトレースタイミングを示すタイミング
チャートである。

【図16】本発明の実施形態に係るFPGAに5回目に
ダウンロードされたトレース論理回路の構成及びその周
辺の接続状態を示す構成図である。

【図17】本発明の実施形態に係る異常通信時のチャネ
ルインターフェース信号の状態及び図16に示すトレー
ス論理回路によるトレースタイミングを示すタイミング
チャートである。

【図18】本発明の第2実施形態に係るプロセッサボー
ドにおいて実行される制御プロフラムのフローチャート
である。

【図19】本発明の第2実施形態に係るプロセッサボー
ドの記憶装置に予め格納されているデータベースを示す
概略図である。

【図20】従来技術における入出力制御装置の構成を示
す概略構成図である。

【図21】従来技術において用いられるトレース論理回
路の一例を示す概略構成図である。

【図22】従来技術において用いられるトレース論理回
路の一例を示す概略構成図である。

【図23】従来技術において図21に示すトレース論理
回路を用いた場合のサンプリングタイミングを示すタイ
ミングチャートである。

【図24】従来技術において図22に示すトレース論理
回路を用いた場合のサンプリングタイミングを示すタイ
ミングチャートである。

【符号の説明】

12 プロセッサボード(上位装置) 20 ホストインターフェースボード(入出力制御装
置) 24 プリンタ(周辺装置) 30 ホストシステム 50 CPU(制御手段) 52 ROM(記憶手段) 54 RAM(記憶手段) 56 ダウンロード制御部(ダウンロード制御手段) 58 フィールドプログラマブルゲートアレイ 60 チャネル制御部(チャネル制御手段) 76 チャネルインターフェース信号 78 チャネルシーケンスナンバ(内部信号)

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 ホストシステムのチャネルと周辺装置と
    の間に接続され、チャネルインターフェース信号をトレ
    ースする入出力制御装置であって、 各々異なる不具合に適応したトレース情報を収集するト
    レース論理回路を構成するための複数の論理回路データ
    を格納した記憶手段と、 トレース論理回路の種類が入力されたときに、入力され
    たトレース論理回路の種類に対応した論理回路データを
    前記記憶手段からダウンロードするダウンロード制御手
    段と、 前記記憶手段に格納された論理回路データがダウンロー
    ドされることにより、ダウンロードされた論理回路デー
    タに対応したトレース論理回路を生成するフィールドプ
    ログラマブルゲートアレイと、 前記チャネルとの入出力シーケンスの制御を行うと共
    に、前記入出力シーケンスの制御状態を示す内部信号を
    出力するチャネル制御手段と、 前記ダウンロード制御手段に対して所定のトレース論理
    回路の種類を出力し、トレース実行中に不具合が発生し
    た場合には、生成されたトレース論理回路により収集さ
    れたトレース情報及び前記チャネル制御手段から出力さ
    れた前記内部信号とを読み取って原因を検出し、前記不
    具合の原因が検出できなかったときには、前記ダウンロ
    ード制御手段に対して次にダウンロードすべきトレース
    論理回路の種類を出力し、新たに生成されたトレース論
    理回路により収集されたトレース情報及び前記チャネル
    制御手段から出力された前記内部信号とを読み取って原
    因を検出する制御手段と、 を有する入出力制御装置。
  2. 【請求項2】 前記制御手段は、前記不具合の原因が検
    出できなかったときには、前記所定のトレース論理回路
    により収集されたトレース情報に基づいて前記不具合の
    発生箇所を含む所定領域を特定し、前記次にダウンロー
    ドすべきトレース論理回路を、前記所定領域のみにおい
    て前記所定のトレース論理回路より詳細にトレース情報
    を収集するトレース論理回路とすることを特徴とする請
    求項1記載の入出力制御装置。
  3. 【請求項3】 前記制御手段による前記不具合の原因の
    検出は、前記トレース情報が予め定められた正常動作時
    の基準データと一致するか否かを判断することにより行
    われることを特徴とする請求項1又は請求項2記載の入
    出力制御装置。
  4. 【請求項4】 上位装置における記憶装置に前記記憶手
    段に格納されている論理回路データとは異なる論理回路
    データを予め格納しておき、前記記憶装置に格納されて
    いる論理回路データを前記記憶手段とは異なる記憶手段
    にダウンロードする機能を更に有することを特徴とする
    請求項1乃至請求項3の何れか1項記載の入出力制御装
    置。
  5. 【請求項5】 前記トレース情報を上位装置に転送する
    機能を更に有することを特徴とする請求項1乃至請求項
    4の何れか1項記載の入出力制御装置。
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