CN1777293A - 移动广播接收机的视频解码系统 - Google Patents

移动广播接收机的视频解码系统 Download PDF

Info

Publication number
CN1777293A
CN1777293A CNA2005101267186A CN200510126718A CN1777293A CN 1777293 A CN1777293 A CN 1777293A CN A2005101267186 A CNA2005101267186 A CN A2005101267186A CN 200510126718 A CN200510126718 A CN 200510126718A CN 1777293 A CN1777293 A CN 1777293A
Authority
CN
China
Prior art keywords
buffer storage
coprocessor
data
video decoding
processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005101267186A
Other languages
English (en)
Other versions
CN100508620C (zh
Inventor
金相哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Electronics Inc
Original Assignee
LG Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Electronics Inc filed Critical LG Electronics Inc
Publication of CN1777293A publication Critical patent/CN1777293A/zh
Application granted granted Critical
Publication of CN100508620C publication Critical patent/CN100508620C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
    • H04N19/103—Selection of coding mode or of prediction mode
    • H04N19/11—Selection of coding mode or of prediction mode among a plurality of spatial predictive coding modes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/436—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation using parallelised computational arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/44—Decoders specially adapted therefor, e.g. video decoders which are asymmetric with respect to the encoder
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
    • H04N19/593—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving spatial prediction techniques
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)

Abstract

本发明公开了一种移动广播接收机的视频解码系统。用于解码压缩编码视频信号的移动广播接收机的视频解码系统包括：至少一个用于执行视频解码的缓冲存储器；多个协处理器，包括划分成一个或多个硬件模块的数据处理单元，其中该数据处理单元通过从/到缓冲存储器的数据输入/输出来执行实际的视频解码；以及DMA(直接存储器存取)协处理器，用于执行到外部存储器的直接存取操作，其中，该至少一个缓冲存储器，多个协处理器和DMA协处理器采取硬件的形式，而操作则通过处理器中的软件控制。

Description

移动广播接收机的视频解码系统
本申请要求2004年11月17日申请的韩国专利申请No.10-2004-0093975的利益，在这里全文引用作为参考。
技术领域
本发明涉及移动广播接收机，特别涉及移动广播接收机的视频解码系统。
背景技术
近来，随着高集成度技术的发展，涉及多媒体的芯片的操作是通过软件(S/W)使用处理器例如数字信号处理器(DSP)来处理的。与硬件(H/W)处理相比，S/W处理因为上市时间快、调试简单以及修订时间少和修订成本低而更具优势。同时，在移动广播接收机中数字多媒体广播(DMB)接收机的视频解码器标准是H.264标准，最近已经受到极大的关注。
H.264标准作为下一代MPEG-4标准技术，通常涉及如高级视频编码(AVC)(也称作MPEG-4第十部分或MPEG-4 AVC)。此外，H.264标准还涉及一种压缩方法，该方法应用于移动广播接收机，例如DMB，等等，或应用于下一代DVD。
在这里，因为DMB接收机是用于在接收机移动时接收和显示广播的系统，因此DMB接收机要求低功率消耗。当H.264视频解码器只使用上述S/W的设计，因为其需要很高的时钟频率，功率消耗会增大。尽管整个H.264算法都仅采用硬件设计，其仍具有缺点，即灵活性低、增加了设计时间、需要复杂的调试、而且修订成本昂贵，等等。
当H.264算法被用于H/W设计和S/W设计时，其优点和缺点如下表所示。
  优点   缺点
H.264解码的H/W设计 .低时钟频率.低功率消耗   .难以实现.设计时间增加.难于调试.修订成本昂贵.灵活性低.难以扩展设计
H.264解码的S/W设计   .容易实现.上市时间快.容易调试.容易修订.灵活性高.容易扩展设计 .高时钟频率.高功率消耗
发明内容
因此，本发明涉及一种移动广播接收机的视频解码系统，其充分地排除了由相关技术的限制和缺陷导致的一个或多个问题。
本发明的目的是提供一种移动广播接收机的视频解码系统，其中，由于将H.264视频解码器分成一个S/W处理器和一个H/W协处理器，因此当执行视频解码时，其能够具有高灵活性、低功耗、高性能和易扩展性，而且其容易设计和调试。
将在随后的描述中部分阐明，通过检验下面内容或通过本发明的实践来学习，本发明的附加的优点、目的和特征对本领域普通技术人员将部分变得显而易见。通过所述的说明书和权利要求以及附图所特别指出的结构可以实现本发明的目的和其它的优点。
为实现这些目的和其他的优点以及根据本发明的目的，如在此具体实施和广泛所述的，用于解码压缩编码的视频信号的移动广播接收机的视频解码系统包括：至少一个缓冲存储器，用于执行视频解码；多个协处理器，其包括被划分分成一个或多个硬件模块的数据处理单元，其中该数据处理单元通过从/到缓冲存储器的数据的输入/输出来执行实际的视频解码；以及一个DMA(直接存储器存取)协处理器，用于执行到外部存储器的直接存取操作，其中，该至少一个缓冲存储器、多个协处理器和DMA协处理器采取硬件的形式，而其操作则通过处理器中的软件控制。
优选的，该视频解码系统进一步包括多个输入/输出开关，用于连接缓冲存储器和协处理器，其连接到缓冲存储器的输入/输出端，其中该输入/输出开关的切换通过处理器的软件来控制。
优选的，该处理器采用软件的形式，并通过总线控制每个缓冲存储器、每个协处理器、每个输入/输出开关和DMA协处理器的操作。
优选的，多个协处理器共用该至少一个缓冲存储器。
优选的，多个协处理器连接形成公共总线结构，而且多个协处理器的每个输入/输出数据接口被形成为缓存存储器的每个读/写接口，以使得缓冲存储器和多个协处理器分离开来。
优选的，在公共总线结构中进一步安排零信号线，其禁止读/写控制信号以便保护存储在与多个协处理器断开的任意缓冲存储器中的数据。
在本发明的另一方面，用于解码压缩编码的视频信号的移动广播接收机的视频解码系统包括：至少一个用于执行视频解码的缓冲存储器；多个被划分成硬件模块的协处理器，用于通过从/到该至少一个缓冲存储器的数据输入/输出，执行至少解块滤波、帧内预测、帧间预测和残留图像解码；多个输入/输出开关，用于连接缓冲存储器和协处理器，其连接到至少一个缓冲存储器的输入/输出端；和DMA(直接存储器存取)协处理器，用于执行到外部存储器的直接存取操作，其中，该至少一个缓冲存储器、多个协处理器、多个输入/输出开关和DMA协处理器采取硬件的形式，而且其中，DMA协处理器和多个协处理器的控制操作，以及用于从/到至少一个缓冲存储器和多个协处理器的数据输入/输出的多个输入/输出开关的切换控制，均通过处理器中的软件执行。
应该明白的是，本发明的前面的一般性描述和下面的详细描述是示例性的，并意在提供如权利要求所述的本发明的进一步的解释。
附图说明
所包括的附图提供本发明的进一步解释，并结合和构成本申请的一部分，本发明的实施例连同说明书作用来解释本发明的原理。在附图中：
图1是示出了根据本发明实施例的移动广播接收机的视频解码系统结构的框图；
图2是示出了在图1的处理器中使用S/W通过总线来控制帧内预测模块的操作的处理过程的流程图；
图3是示出了用于加载图2中的参考数据的缓冲存储器、DMA协处理器和外部存储器的连接状态的视图，；
图4是示出了用于执行图2中实际帧内预测的缓冲存储器和帧内预测模块的连接状态的视图；以及
图5是示出了用于在图2中外部存储器中存储预测的数据缓冲存储器、DMA协处理器和外部存储器的连接状态的视图。
具体实施方式
现在将详细参考本发明的优选实施例，其范例在附图中示出。只要有可能，整个附图中使用相同的附图标记表示相同的或类似的部分。
在描述本发明之前，需要注意的是用于公开本发明的大多数术语与本领域公认的通用术语是一致的，但有些术语是由申请人根据需要选择的而且将在本发明随后的描述中被公开。因此，由本申请定义的术语最好基于其在本发明中的含义进行理解。
为了实现H.264视频解码算法，本发明使用了协处理器，这些协处理器被划分成硬件模块，其中该硬件模块相当于简单的数据处理单元，其要求许多操作，例如残余图像解码单元、解块滤波单元、帧内预测单元和帧间预测单元。此外，协处理器的操作是通过软件控制的，这些软件被划分成多个控制程序。
图1是示出了根据本发明的实施例的移动广播接收机的视频解码系统结构的框图；
参看图1，移动广播接收机的视频解码系统包括多个缓冲存储器(BM0～BM2)、多个协处理器(COP0～COP3)、多个输入/输出开关、直接存储器存取(DMA)协处理器(COPDMA)和处理器。在这里，缓冲存储器、协处理器和输入/输出开关采取硬件的形式，而用于连接缓冲存储器和协处理器的输入/输出开关的切换操作是通过处理器的软件控制的。换句话说，该处理器是软件，而控制指令是通过处理器接口传输到总线的。处理器接口充当缓冲存储器和总线之间的桥梁，并使得处理器读写缓冲存储器中的数据。
此外，协处理器的元件连接到公共总线结构，而且协处理器的输入/输出数据接口采用静态随机存取存储器(SRAM)读/写接口。因此，协处理器的元件与数据接口是隔离的。
此外，协处理器共享多个缓冲存储器(BM0～BM2)。在这里，缓冲存储器(BM0～BM2)用于存储将被协处理器处理或协处理器预处理的数据。本发明的实施例使用2-端口的SRAM作为缓冲存储器。
在这里，每个输入/输出开关被安排在每个缓冲存储器(BM0～BM2)的读/写端口，以便动态切换共享的缓冲存储器(BM0～BM2)到协处理器。换句话说，每个输入开关在相应处理器的软件控制下被接通/切断，以便在多个协处理器中选择用于写数据到相应缓冲存储器中的处理器，而且每个输出开关在处理器的软件控制下被接通/切断，以便在多个协处理器中选择相应的处理器用于从相应的缓冲存储器中读数据。此时，与多个协处理器中的任意一个都不相连的缓冲存储器必须禁止读/写控制信号，以便保护在其中存储的数据。用于禁止读/写控制信号的信号线是零信号线。
换句话说，处理器的软件通过总线动态地控制包括的DMA协处理器的协处理器的操作，并且控制切换到多个内部缓存存储器中所需要的缓冲存储器。在这里，除了以上信号，没有信号出现在协处理器之间。换句话说，总线仅使得处理器控制H/W元件，或多个处理器。
根据本发明的实施例，第一协处理器(COP0)执行块滤波操作，第二协处理器(COP1)执行帧内预测操作，第三协处理器(COP2)执行帧间预测操作，第四协处理器(COP3)执行残余图像解码操作，其中，这些协处理器均采取硬件的形式。
此外，因为根据本系统设计者的目的，协处理器的数目和每个协处理器中H/W结构可能不同，所以对于上述结合本发明的实施例的描述是没有限制的。
此外，DMA协处理器(COPDMA)采取H/W的形式执行DMA功能，该功能用于从外部存储器中加载/存储缓冲存储器中的输入/输出数据。
图2是示出了使用图1中处理器的S/W通过总线来控制第二协处理器(COP1)的帧内预测操作过程的流程图。
首先，帧内预测操作被分成三个过程。换句话说，帧内预测操作可能包括：用于从外部存储器中加载帧内预测所需要的参考数据，并且在缓冲存储器中存储加载的参考数据的过程(步骤201到206)；用于从外部存储器中读取残余图像数据和参考图像数据，执行帧内预测，并且在缓冲存储器中存储结果数据的过程(步骤207到212)；以及用于从缓冲存储器中加载帧内预测的数据，并在外部存储器中存储这些加载的数据的过程(步骤213到218)。
在步骤201中，处理器使用软件通过总线控制输入/输出开关的切换，来连接DMA协处理器和缓冲存储器，其中DMA协处理器从外部存储器中读取帧内预测所需要的参考数据，并且在缓冲存储器中存储读取的参考数据。当执行完步骤210后，缓冲存储器的连接状态如图3所示。
图3是示出了用于加载图2中的参考数据的缓冲存储器、DMA协处理器和外部存储器的连接状态的视图。参看图3，DMA协处理器(COPDMA)连接到外部存储器接口，而用于存储该参考数据的缓冲存储器(BMx)则被连接到DMA协处理器(COPDMA)。
在步骤202中，处理器通过总线控制DMA协处理器(COPDMA)以便从外部存储器中加载基准帧的参考数据。紧接着，处理器通过总线施加加载开始指令到DMA协处理器(COPDMA)(步骤203)。
然后，DMA协处理器(COPDMA)从外部存储器中读取参考数据，并在相应的缓冲存储器(BMx)中存储该参考数据，这些缓冲存储器根据步骤201相连。此时，当从外部存储器中加载所有的参考数据时，根据本发明的该处理器不丢弃使用的时钟频率，而是操作其它的协处理器或执行其它的S/W操作(步骤204)。在这里，这个过程通过处理器的S/W来控制。
从而，通过上述步骤204，根据本发明的视频解码系统能够以流水线的方式灵活地互连硬件或连接硬件和软件，并由此有可能提高H.264视频解码器的性能。
紧接着，为了确定基准帧是否已完全加载，处理器读取结束标记(End_Flag)(步骤205)，并确定End_Flag的值是否为‘1’(步骤206)。换句话说，如果基准帧已完全加载，End_Flag的值被设置为‘1’，反之如果没有，则End_Flag的值被重设为‘0’。当End_Flag的值不为‘1’时，就是说，当确定基准帧没有完全加载时，返回到步骤205以便继续完成上述基准帧的加载过程。当End_Flag的值为‘1’时，就是说，当确定基准帧已完全加载时，进行步骤207以执行实际的帧内预测。
此时，当执行帧内预测时，处理器根据参考数据采取预计算的残留图像和参考图像组合的方式。就是说，因为残留图像是压缩编码的数据，所以处理器利用残留图像和参考图像来执行帧内预测。在这里，残留图像和参考图像必须存储在缓冲存储器中。
例如，如果残留图像是帧内宏块，因为残留图像是通过离散余弦变换(DCT)、量化和可变长度编码(VLC)压缩编码的图像，因此残留图像必需通过帧内预测恢复到原始数据中。
就是说，在步骤207中，处理器使用软件通过总线来控制输入/输出开关的切换将存储残留图像数据的缓冲存储器(BMx)和存储了残留图像数据的缓冲存储器(BMy)与第二协处理器(COP1)的输入终端连接起来。此外，处理器将存储帧内预测数据的缓冲存储器(BMz)连接到第二协处理器(COP1)的输出终端。紧接着，通过执行步骤207，专用缓冲存储器(即SRAM)看上去连接到帧内预测模块即第二协处理器(COP1)的输入终端和输出终端。图4是示出了用于执行图2中实际帧内预测的缓冲存储器和帧内预测模块的连接状态的视图。
在上述的步骤207中，在缓冲存储器和第二协处理器(COP1)之间的输入/输出连接是在处理器的控制下通过相应的输入/输出开关来进行的，然后，在步骤208中，处理器第二协处理器(COP1)的内部寄存器中设置帧内预测的模式和帧内预测所需的控制值，并通过总线施加预测开始指令到第二协处理器(COP1)。
然后，第二协处理器(COP1)利用残留图像和参考图像执行帧内预测，其中帧内预测是通过第二协处理器(COP1)的内部硬件来执行的(步骤209)。紧接着，帧内预测的数据被存储在缓冲存储器(BMz)中，该缓冲存储器通过步骤207与第二协处理器(COP1)的输出端相连。
参看图4，残留图像数据存储在缓冲存储器(BMy)中，而参考图像数据存储在缓冲存储器(BMx)中。此外，从缓冲存储器(BMy，BMx)中输出的残留图像数据和参考图像数据被输入到帧内预测模块，或第二协处理器(COP1)。通过第二协处理器(COP1)帧内预测的数据被存储到缓冲存储器(BMz)中。
在步骤210中，如同步骤204，当在缓冲存储器中存储帧内预测后的数据时，该处理器不丢弃使用的时钟频率，而是操作其它的协处理器或执行其它的S/W操作(步骤204)。在这里，通过处理器的S/W来控制该过程。从而，通过上述步骤204，该视频解码系统能够以流水线的方式灵活地互连硬件或连接硬件和软件，并由此能够提高该H.264视频解码器的性能。
然后，为了确定帧内预测是否完成，处理器读取结束标记(End_Flag)(步骤211)，并确定End_Flag的值是否为‘1’(步骤212)。同样地，如果帧内预测已经完成，End_Flag的值被设置为‘1’，反之，End_Flag的值被重设为‘0’。当End_Flag的值不为‘1’时，就是说，当确定帧内预测没有完成时，返回到步骤211以便继续进行上述帧内预测过程。当End_Flag的值为‘1’时，就是说，当确定帧内预测完成时，进行步骤213以便加载在缓冲存储器(BMz)中存储的帧内预测的数据，并将其加载的数据存储到外部存储器中。
换句话说，在步骤213中，处理器将存储帧内预测的数据的缓冲存储器(BMz)和DMA协处理器(COPDMA)的输入端连接起来。图5是示出了用于在图2中的外部存储器中存储预测的数据的缓冲存储器、DMA协处理器和外部存储器的连接状态的视图。就是说，处理器使用软件通过总线控制输入/输出开关的切换，将存储帧内预测的数据的缓冲存储器(BMz)的输出端和DMA协处理器(COPDMA)连接起来，并将DMA协处理器(COPDMA)的输出端和外部存储器接口连接起来。
然后，处理器通过总线控制DMA协处理器(COPDMA)以便从缓冲存储器(BMz)中加载帧内预测的数据并将加载的数据存储在外部存储器中所需要的位置(步骤214)，并且施加存储开始指令到DMA协处理器(COPDMA)(步骤215)。紧接着，DMA协处理器(COPDMA)从缓冲存储器(BMz)中读取帧内预测的数据，并将其存储在外部存储器中所需要的位置。
同样地，当在外部存储器中存储帧内预测后的数据时，该处理器不会丢弃使用的时钟频率，而是操作其它的协处理器或执行其它的S/W操作(步骤216)。在这里，通过处理器的S/W来控制该过程。从而，通过上述步骤204，该视频解码系统能够以流水线的方式灵活地互连硬件或连接硬件和软件，并由此能够提高该H.264视频解码器的性能。
然后，为了确定帧内预测的数据是否已完全存储在外部存储器中，处理器读取结束标记(End_Flag)(步骤217)，并确定End_Flag的值是否为‘1’(步骤218)。同样地，如果帧内预测的数据已完全存储在外部存储器中，End_Flag的值被设置为‘1’，反之如果没有，End_Flag的值被重设为‘0’。当End_Flag的值不为‘1’时，就是说，当确定帧内预测的数据没有完全存储到外部存储器中时，返回到步骤217以便继续完成上述帧内预测的数据的存储过程。当End_Flag的值为‘1’时，就是说，当确定帧内预测的数据已完全存储到外部存储器中时，帧内预测的数据的存储过程结束。
已描述了帧内预测过程，以及其它协处理器的操作，例如，用于执行解块滤波、帧间预测和残留图像解码的协处理器可以如图2所示的在处理器的S/W的控制下进行。
从以上的描述显而易见的是，本发明提供了一种移动广播接收机的视频解码系统，其中，通过将具有一定量操作的操作单元划分成硬件协处理器，并且通过软件控制该协处理器的操作，能够降低时钟频率和减小功耗。
此外，通过以流水线的方式灵活地互连或连接硬件和软件，能够降低时钟频率，并由此有提高视频解码器的性能。此外，通过连接各协处理器到总线结构和公共SRAM接口，能够隔离协处理器和缓冲存储器，因而使得视频解码系统容易设计并且缩短了视频解码系统的设计时间。
此外，易于调试视频解码系统中的协处理器元件，并且易于增减新的协处理器也是可能的。另外，通过软件控制协处理器的详细操作，通过软件执行除数据处理操作之外的其它算法，能够增加视频解码系统的灵活性，由此减少视频解码系统的修订时间和成本。
对于本领域技术人员来说显而易见的是，在不脱离本发明的精神或范围的情况下，在本发明中可以做出各种修改和变化。因此，本发明意在覆盖落入所附权利要求及其等效物范围内的本发明的修改和变化。

Claims (18)

1.一种用于解码压缩编码视频信号的移动广播接收机的视频解码系统，包括：
至少一个缓冲存储器，用于执行视频解码；
多个协处理器，其包括划分成一个或多个硬件模块的数据处理单元，其中该数据处理单元通过从/到缓冲存储器的数据输入/输出来执行实际的视频解码；以及
DMA(直接存储器存取)协处理器，用于执行到外部存储器的直接存取操作，
其中，该至少一个缓冲存储器、多个协处理器和DMA协处理器采取硬件的形式，而操作则通过处理器中的软件控制。
2.如权利要求1所述的视频解码系统，进一步包括多个输入/输出开关，用于连接缓冲存储器和协处理器，其被连接到缓冲存储器的输入/输出端；其中输入/输出开关的切换均通过处理器的软件控制。
3.如权利要求2所述的视频解码系统，其中连接到缓冲存储器的输入端的每个输入开关在处理器的软件控制下被切换到接通/切断，以便在多个协处理器中选择一个处理器用于写数据到该缓冲存储器中
4.如权利要求2所述的视频解码系统，其中连接到缓冲存储器的输出终端的每个输出开关在处理器的软件控制下被切换到接通/切断，以便在多个协处理器中选择用于从相应的缓冲存储器中读取数据的处理器。
5.如权利要求1所述的视频解码系统，其中，该处理器采取软件的形式，并通过总线控制每个缓冲存储器、每个协处理器、每个输入/输出开关和DMA协处理器的操作。
6.如权利要求1所述的视频解码系统，其中该多个协处理器共享至少一个缓冲存储器。
7.如权利要求1所述的视频解码系统，其中，该多个协处理器连接形成公共总线结构，而且该多个协处理器的每个输入/输出数据接口形成为缓存存储器的每个读/写接口，使得缓冲存储器和多个协处理器分离开来。
8.如权利要求7所述的视频解码系统，其中，在该公共总线结构中进一步安排零信号线，其禁止读/写控制信号，以便保护存储在与多个协处理器断开的任一缓冲存储器中的数据。
9.如权利要求1所述的视频解码系统，其中，该缓冲存储器是个2-端口的SRAM(静态随机存取存储器)，其用于存储要被多个协处理器处理或多个协处理器预处理的数据。
10.如权利要求1所述的视频解码系统，其中，该多个协处理器划分成用于执行至少解块滤波、帧内预测、帧间预测和残留图像解码的硬件模块。
11.如权利要求10所述的视频解码系统，其中，该处理器执行数据加载过程、帧内预测过程和结果数据存储过程，其中，
在所述数据加载过程中，该处理器从外部存储器中加载帧内预测所需的参考数据，并且在缓冲存储器中存储加载的参考数据，其中，处理器使用软件通过总线控制输入/输出开关的切换，来连接DMA协处理器和缓冲存储器，其中DMA协处理器从外部存储器中读取参考数据，并且缓冲存储器存储读取的参考数据；
在所述帧内预测过程中，该处理器从外部存储器中读取残留图像数据和参考图像数据，执行帧内预测，并将结果数据存储在缓冲存储器中，其中处理器使用软件通过总线控制输入/输出开关的切换，来连接存储残留图像数据的第一缓冲存储器、存储参考图像数据的第二缓冲存储器、用于执行帧内预测的协处理器和存储帧内预测的数据的第三缓冲存储器；以及
在所述结果数据存储过程中，该处理器从缓冲存储器中加载帧内预测的数据，并在外部存储器中存储加载的数据，其中该处理器使用软件通过总线控制输入/输出开关的切换，来连接存储帧内预测的数据的第三缓冲存储器和将帧内预测的数据存储在外部存储器中的DMA协处理器。
12.如权利要求11所述的视频解码系统，其中，当执行每个过程中的相应的操作时，通过该处理器的软件控制其它协处理器的操作，或进行其它软件操作。
13.一种移动广播接收机的视频解码系统，其用于解码压缩编码的视频信号，该视频解码系统包括：
至少一个缓冲存储器，用于执行视频解码；
多个被划分成硬件模块的协处理器，用于通过从/到该至少一个缓冲存储器的数据输入/输出，至少执行解块滤波、帧内预测、帧间预测和残留图像解码；
多个输入/输出开关，用于连接缓冲存储器和协处理器，其被连接到该至少一个缓冲存储器的输入/输出端；和
DMA(直接存储器存取)协处理器，用于执行到外部存储器的直接存取操作，
其中，该至少一个缓冲存储器、多个协处理器、多个输入/输出开关和DMA协处理器采取硬件的形式，而且
其中，该DMA协处理器的多个协处理器的控制操作，和用于从/到至少一个缓冲存储器和多个协处理器的数据输入/输出的多个输入/输出开关的切换控制均通过处理器中的软件来执行。
14.如权利要求13所述的视频解码系统，其中，该处理器采取软件的形式，并通过总线控制每个缓冲存储器、每个协处理器、每个输入/输出开关和DMA协处理器的操作。
15.如权利要求13所述的视频解码系统，其中该多个协处理器共享至少一个缓冲存储器。
16.如权利要求15所述的视频解码系统，其中，该多个协处理器连接形成公共总线结构，而且该多个协处理器的每个输入/输出数据接口形成为缓存存储器的每个读/写接口，以使缓冲存储器和多个协处理器分离开来。
17.如权利要求16所述的视频解码系统，其中，在该公共总线结构中进一步安排零信号线，其禁止读/写控制信号，以便保护存储在与多个协处理器断开的任一缓冲存储器中的数据。
18.如权利要求13所述的视频解码系统，其中，该缓冲存储器是2-端口的SRAM，用于存储要被多个协处理器处理或被多个协处理器预处理的数据。
CNB2005101267186A 2004-11-17 2005-11-17 移动广播接收机的视频解码系统 Expired - Fee Related CN100508620C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040093975 2004-11-17
KR1020040093975A KR100640876B1 (ko) 2004-11-17 2004-11-17 이동 방송 수신기의 비디오 디코딩 시스템

Publications (2)

Publication Number Publication Date
CN1777293A true CN1777293A (zh) 2006-05-24
CN100508620C CN100508620C (zh) 2009-07-01

Family

ID=35788671

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101267186A Expired - Fee Related CN100508620C (zh) 2004-11-17 2005-11-17 移动广播接收机的视频解码系统

Country Status (4)

Country Link
US (1) US8031772B2 (zh)
EP (1) EP1659800A3 (zh)
KR (1) KR100640876B1 (zh)
CN (1) CN100508620C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101895743A (zh) * 2010-03-11 2010-11-24 宇龙计算机通信科技(深圳)有限公司 一种处理器间编解码数据的传输方法、系统及可视电话
CN102404576A (zh) * 2011-11-30 2012-04-04 国云科技股份有限公司 云终端解码器及其负载均衡算法和gpu的解码算法
CN103257885A (zh) * 2013-05-20 2013-08-21 深圳市京华科讯科技有限公司 媒体虚拟化处理方法
CN103281365A (zh) * 2013-05-20 2013-09-04 深圳市京华科讯科技有限公司 分布式虚拟化架构

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4384130B2 (ja) * 2006-03-28 2009-12-16 株式会社東芝 動画像復号方法及び装置
CN101617537A (zh) * 2007-01-17 2009-12-30 Lg电子株式会社 用于处理视频信号的方法和装置
US20090010326A1 (en) * 2007-07-05 2009-01-08 Andreas Rossholm Method and apparatus for parallel video decoding
KR101355375B1 (ko) * 2007-07-24 2014-01-22 삼성전자주식회사 멀티코어 플랫폼 기반의 멀티미디어 복호화 방법 및 장치
US8634470B2 (en) 2007-07-24 2014-01-21 Samsung Electronics Co., Ltd. Multimedia decoding method and multimedia decoding apparatus based on multi-core processor
KR101392349B1 (ko) * 2007-08-23 2014-05-19 삼성전자주식회사 비디오 디코딩 방법 및 장치
US9131240B2 (en) 2007-08-23 2015-09-08 Samsung Electronics Co., Ltd. Video decoding method and apparatus which uses double buffering
KR101292668B1 (ko) * 2009-10-08 2013-08-02 한국전자통신연구원 멀티프로세서기반의 영상 복호화 장치 및 방법
CN103369287B (zh) * 2012-04-06 2017-05-24 上海算芯微电子有限公司 视频数据转换方法与系统
US10057590B2 (en) * 2014-01-13 2018-08-21 Mediatek Inc. Method and apparatus using software engine and hardware engine collaborated with each other to achieve hybrid video encoding
CN105468968A (zh) * 2014-09-05 2016-04-06 深圳市同盛绿色科技有限公司 计算机及其网络入侵检测方法
CN105468996A (zh) * 2014-09-05 2016-04-06 深圳市同盛绿色科技有限公司 计算机
CN105468991A (zh) * 2014-09-05 2016-04-06 深圳市同盛绿色科技有限公司 一种计算机
US20210150311A1 (en) * 2019-11-19 2021-05-20 Alibaba Group Holding Limited Data layout conscious processing in memory architecture for executing neural network model

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028795A (en) * 1985-09-24 2000-02-22 Hitachi, Ltd. One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation
US4742493A (en) * 1986-05-19 1988-05-03 Advanced Micro Devices, Inc. Multiple port memory array device including improved timing and associated method
US4750202A (en) * 1986-08-20 1988-06-07 International Business Machines Corporation Non-blocking concentrator
US5226125A (en) * 1989-11-17 1993-07-06 Keith Balmer Switch matrix having integrated crosspoint logic and method of operation
US5487146A (en) * 1994-03-08 1996-01-23 Texas Instruments Incorporated Plural memory access address generation employing guide table entries forming linked list
US5583964A (en) 1994-05-02 1996-12-10 Motorola, Inc. Computer utilizing neural network and method of using same
JPH1165989A (ja) 1997-08-22 1999-03-09 Sony Computer Entertainment:Kk 情報処理装置
KR100352371B1 (ko) * 1999-06-04 2002-09-11 한국전자통신연구원 영상 확대 디스플레이를 위한 라인 버퍼 및 그 제어 방법
KR20010000141A (ko) 2000-03-15 2001-01-05 나항도 인터넷을 이용한 영업지원 시스템
CN1440400A (zh) 2000-05-25 2003-09-03 史密斯克莱·比奇曼公司 二环基或杂二环基甲磺酰氨基－取代的n－羟基甲酰胺化合物
WO2002033964A1 (en) 2000-10-17 2002-04-25 Koninklijke Philips Electronics N.V. Multi-standard channel decoder
US7140016B2 (en) * 2000-11-29 2006-11-21 Texas Instruments Incorporated Media accelerator quality of service
FR2828972A1 (fr) * 2001-08-21 2003-02-28 Koninkl Philips Electronics Nv Dispositif de traitement et d'acheminement de donnees
US7181070B2 (en) * 2001-10-30 2007-02-20 Altera Corporation Methods and apparatus for multiple stage video decoding
KR100418437B1 (ko) * 2001-12-24 2004-02-14 (주)씨앤에스 테크놀로지 멀티미디어 신호처리를 위한 영상복원 프로세서
US8284844B2 (en) * 2002-04-01 2012-10-09 Broadcom Corporation Video decoding system supporting multiple standards

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101895743A (zh) * 2010-03-11 2010-11-24 宇龙计算机通信科技(深圳)有限公司 一种处理器间编解码数据的传输方法、系统及可视电话
CN101895743B (zh) * 2010-03-11 2013-11-13 宇龙计算机通信科技(深圳)有限公司 一种处理器间编解码数据的传输方法、系统及可视电话
CN102404576A (zh) * 2011-11-30 2012-04-04 国云科技股份有限公司 云终端解码器及其负载均衡算法和gpu的解码算法
CN103257885A (zh) * 2013-05-20 2013-08-21 深圳市京华科讯科技有限公司 媒体虚拟化处理方法
CN103281365A (zh) * 2013-05-20 2013-09-04 深圳市京华科讯科技有限公司 分布式虚拟化架构
CN103281365B (zh) * 2013-05-20 2016-12-28 深圳市京华科讯科技有限公司 分布式虚拟化架构

Also Published As

Publication number Publication date
CN100508620C (zh) 2009-07-01
EP1659800A3 (en) 2011-09-28
EP1659800A2 (en) 2006-05-24
KR100640876B1 (ko) 2006-11-02
KR20060053568A (ko) 2006-05-22
US8031772B2 (en) 2011-10-04
US20060104364A1 (en) 2006-05-18

Similar Documents

Publication Publication Date Title
CN1777293A (zh) 移动广播接收机的视频解码系统
JP6090728B2 (ja) 画像復号化装置および画像復号化方法
US9351003B2 (en) Context re-mapping in CABAC encoder
US20060133504A1 (en) Deblocking filters for performing horizontal and vertical filtering of video data simultaneously and methods of operating the same
US9392292B2 (en) Parallel encoding of bypass binary symbols in CABAC encoder
US7760809B2 (en) Deblocking filter apparatus and methods using sub-macro-block-shifting register arrays
CN1794814A (zh) 流水线化解块滤波器
Lian et al. Lossless frame memory compression using pixel-grain prediction and dynamic order entropy coding
Cheng et al. An in-place architecture for the deblocking filter in H. 264/AVC
US20160301942A1 (en) Circuit, method and video decoder for video decoding
US20130251040A1 (en) Motion Estimation Compatible with Multiple Standards
EP1919221B1 (en) Method for accessing memory in apparatus for processing moving pictures
CN101252694A (zh) 基于块的视频解码的帧存储压缩和地址映射系统
US20150139334A1 (en) Method for parallel processing of a video frame based on wave-front approach
CN101179720B (zh) 一种视频解码方法
US8090028B2 (en) Video deblocking memory utilization
US7680351B2 (en) Video deblocking method and apparatus
WO2007117722A2 (en) Memory organizational scheme and controller architecture for image and video processing
Kthiri et al. A parallel hardware architecture of deblocking filter in H264/AVC
WO2009080590A1 (en) Method and apparatus for performing de-blocking filtering of a video picture
Peng et al. A highly integrated 8mw h. 264/avc main profile real-time cif video decoder on a 16mhz soc platform
KR101063423B1 (ko) 디블록 필터링 방법 및 장치
Peng et al. Architecture of AVS hardware decoding system
JP3914066B2 (ja) 画像データ符号データ制御機能を有する画像処理装置
Braly A configurable H. 265-compatible motion estimation accelerator architecture suitable for realtime 4K video encoding

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090701

Termination date: 20161117

CF01 Termination of patent right due to non-payment of annual fee