CN1745410A - 优化硬盘驱动器处理器时钟频率以使功耗最小化而性能最大化 - Google Patents

Abstract

在运行时间期间控制盘驱动器中的处理器的时钟速度，以优化使功耗最小化和使性能最大化之间的折衷。在处理对盘驱动器系统来说在性能方面更为关键的代码时增加处理器时钟速度，而在处理在性能方面较不关键的代码时减小处理器时钟速度。处理器时钟速度增加之处的更关键的代码的例子为：从伺服中断的开始直到将所得到的伺服电流命令从处理器提供到致动器控制器的输出为止由处理器运行的代码。为使得能够改变处理器时钟速度，选择包含盘驱动器处理器并提供在处理器运行时间期间切换处理器的时钟速率的能力的ASIC。

Description

优化硬盘驱动器处理器时钟频率 以使功耗最小化而性能最大化

优先权要求

此申请要求于2002年12月27日提交的美国临时专利申请第60/436752号、于2002年12月27日提交的美国临时专利申请第60/436680号、于2003年4月14日提交的美国非临时申请第10/413198号、以及于2003年4月14日提交的美国非临时申请第10/413017号的优先权。

技术领域

本发明涉及用于使功耗最小化、同时维持性能级别的硬盘驱动器的设计。更特别地，本发明涉及用于通过一个或多个控制所述盘驱动器的处理器而使功耗最小化的技术。

背景技术

硬盘驱动器组件是可从其读取和/或向其写入数据的大容量存储设备。典型地，硬盘驱动器包括一个或多个可随机访问的可旋转存储介质、或有数据编码于其上的盘。在磁盘驱动器中，使用被聚集在旋转的盘的磁性硬表面上的轨道中的磁场反转，将数据编码为信息位。使用由致动器臂支撑的换能器头来从盘读取数据，或向盘写入数据。附接到致动器的音控马达(VCM，voicecontrol motor)控制对致动器的定位，并由此控制换能器头在盘之上的位置。

通过电路而将从盘读取或写入到盘的数据提供到处理器。由处理器处理从盘读取的伺服位置数据，使处理器能够提供用于控制VCM的伺服电流命令信号，以便将换能器头相对于盘而适当地定位。

当期望硬盘驱动器系统可移动、并包括内部电池时，典型地，将该系统设置为以低功率级别操作。在低功率下，通常，牺牲总体性能以换取电池寿命的最大化。对于不需要电池的非便携式硬盘驱动器来说，系统功率级别不是十分重要的问题，并且，可将系统功率级别设置得很高，以使性能最大化。

减小功耗的一种方法是减小部件的核心时钟频率。功率与时钟速度以及电压的平方近似线性地变化，如从下面的等式中可看出的：

功率＝(总电容×频率×电压²)/2

可通过减小时钟速率而线性地调整操作频率，并由此线性地调整功耗。既调整时钟速率又调整系统电压电平可使功耗近似立方地减小。

然而，还期望通过增加处理器时钟频率来增加系统的性能级别。对于期望用于电池操作的便携式设备的硬盘驱动器的处理器，将处理器时钟速率设置为有利于在减小功率以维持电池寿命和维持期望的系统性能级别之间的折衷。

发明内容

根据本发明，在运行时间期间改变盘驱动器处理器速度，以优化使功耗最小化和性能最大化之间的折衷。改变处理器速度满足这样的一般期望，即：将处理器频率保持为低以便使功耗为低，同时，因为一些关键操作显著影响系统性能，所以以快运行时间维持这些关键操作。

根据本发明，修改处理器时钟速度，使得在处理器上运行的代码的不同部分以不同的速度运行。特别地，用于运行特定代码的处理器速度与所述代码对驱动器的性能的影响的大小相关。将对性能来说关键的代码设置为比对性能来说不关键的代码更快地运行。

关键代码的一个例子是从伺服中断的声明开始直到将伺服电流控制信号从处理器输出到VCM控制器为止的代码。根据本发明，在接收伺服中断和从处理器输出所得到的伺服电流控制信息之间的时间周期期间，使处理器时钟速度最大化。为允许改变处理器时钟速度，选择包含处理器并提供在处理器运行时间期间切换处理器时钟速率的能力的ASIC。

关键代码的另一个例子是在盘驱动器处理器接收传送数据的命令时和处理器开始运行搜寻命令时之间的瓶颈中处理的代码。搜寻命令要求致动器将头从当前轨道移动到不同轨道，并且，对于处理器来说需要一些时间来生成，这部分是因为通常处理器必须根据传送数据命令而生成适当的目的地。这可导致传送数据命令的接收和搜寻命令的开始之间的代码瓶颈。

附图说明

在附图的帮助下说明本发明的进一步的细节，附图中：

图1示出了根据本发明被配置为使功耗最小化的硬盘驱动器的部件的方框图；

图2图解了将在硬盘上规划(program)的轨道细分为伺服扇区；

图3示出了图解从伺服中断的开始到电流命令的发送的时间的时序图；以及

图4示出了图解从伺服中断的开始到电流命令的发送的时间、以及从电流命令的发送到伺服中断的结束的时间的图。

具体实施方式

图1示出了根据本发明被配置为使功耗最小化的硬盘驱动器系统的部件的方框图。硬盘驱动器包括旋转盘2，其包含用于将数据存储在所定义的轨道中的磁介质。使用在致动器6上提供的换能器或读/写头4，而向存储介质写入数据，或从存储介质读取数据。由磁体和线圈组成并配置为用于接收外部控制信号的音控马达(VCM)8来控制致动器移动。

将电流提供到VCM的线圈，以使用硬盘或VCM驱动器10来控制致动器的位置。VCM驱动器10进而又从处理器12接收电流命令信号，其使VCM驱动器10能够将一电流量施加到VCM 8的线圈，以将致动器6定位在旋转盘2的期望轨道之上。

盘2包含多个存储数据的轨道。使用换能器头4从旋转盘2读取数据，或向旋转盘2写入数据。通过读/写(R/W)预放大器14提供所读取的模拟数据。将放大后的读取数据提供到R/W通道16，其包括用于将数据从模拟转换为数字并对数字数据进行解码以提供到硬盘控制器(HDC)34的电路。R/W通道16还将从HDC接收的要写入的数据从数字转换为模拟，以便通过R/W预放大器14而提供到换能器头4。所读取的数据包括从HDC 34提供到处理器12的数字形式的伺服数据。

提供到处理器12的伺服数据包括指示换能器头4在旋转盘2之上的轨道定位的信息。轨道定位信息指示换能器头4被放置在其上的轨道、以及换能器头4相对于轨道的任何未对准。沿着旋转盘4上的每条轨道，而将伺服数据周期性地记录在其它非伺服数据之间。通常，在例如由典型地在HDC 34中提供的伺服解调硬件触发中断的情况下，在处理器上基于该中断而运行实时伺服控制算法。该中断使处理器中止其正在执行的其它功能，并处理伺服位置数据。处理器12确定轨道未对准，并计算要发送到VCM驱动器10以校正轨道未对准的电流命令。典型地，大约在将伺服楔(wedge)中包含的所有伺服位置信息读取到ASIC 20中时启动此中断。众所周知，减小将位置信息写入到盘上和后续的电流命令之间的时间会提高伺服性能。由此，以额外功耗为代价，在从中断的开始到电流命令的发送的时间期间增强处理器性能通常是可取的。

并且，如果期望从旋转盘4上的其它轨道读取数据，或向旋转盘4上的其它轨道写入数据，则处理器12运行生成符合所期望的读取或写入的数据的目标位置的代码，并发送对伺服代码的请求，以从当前位置移动到新的目标位置。将头从一个位置移动到另一个位置的请求通常被称为搜寻(seek)。因为其改善了性能而使从读取或写入命令的接收到搜寻的开始的时间最小化，所以，以额外功耗为代价，在运行此代码的期间提高处理器性能通常是可取的。

处理器12运行从所存储的控制程序获取的指令，以控制盘驱动器功能。在启动期间，将控制程序嵌入在快闪存储器、或其它非易失性存储器中，随后，直接运行该控制程序，或将该控制程序载入连接到处理器12的随机存取存储器RAM 19中并运行。将各种固件例程存储在用于控制致动器7和主轴马达30的操作的存储单元。这里，控制程序包括处理器12运行的指令、以及在运行这些程序期间所使用的表、参数、或变量。

处理器12还与HDC 34通信，其中HDC 34可以访问通过高级技术附件(ATA，advanced technology attachment)接口总线20对硬盘驱动器系统外部的部件。ATA总线20还被称为集成驱动电子装置(IDE，integrated drive electronics)总线，并且，尽管被具体地示出为ATA总线，但是，根据本发明，其可以是诸如SCSI的其它类型的外部部件接口。HDC 34还提供对附加的DRAM存储器36的访问。用于处理器的控制程序可驻留在DRAM 36中，或可由处理器直接访问的RAM 19中。

对于硬盘驱动器，已创建了专用集成电路(ASIC)，以将多个电路部件集成到单个芯片上。图1中图解了一种这样的ASIC 26。如所示出的，ASIC 26将处理器12、RAM 19、R/W通道16、HDC 34、DRAM 36、以及ATA接口总线20全部集成在单个芯片上。用于盘驱动器控制的芯片经常被称为片上系统(SOC)。尽管将诸如VCM驱动器10和处理器12的部件示出为包括在单个ASIC26上，但应当理解，本发明的意图在于：可类似地作为独立的非集成电路而包括所述部件，或者，可将处理功能分配到诸如HDC 34的其它部件。此外，尽管示出了单个处理器12，但应当理解，在期望时，可将处理器12的功能划分到多个处理器之中。

对于需要时钟的部件，在ASIC 26的外部提供晶体振荡器30。尽管示出了晶体振荡器，但可使用其它类型的振荡器。典型地，将振荡器输入信号提供到ASIC上的一个或多个锁相环(PLL)。PLL包括分频器，以将来自振荡器的频率转换为ASIC上的各个部件所期望的频率。对于图1中图解的ASIC 26，示出了四个这样的PLL 21-24。

在ASIC 26上，将PLL 21-23示出为向处理器12提供时钟信号。注意，尽管PLL 21-23被示出为直接连接到处理器12，但许多配置都是可能的。例如，可通过HDC 34而向处理器12间接提供PLL。于是，HDC 34可包括由处理器控制的多路复用器，以在每次选择要提供到处理器12的一个PLL输出。根据本发明，在处理器上运行的代码可根据所期望的操作频率而选择一个期望的时钟信号。存储在RAM 19或其它存储器(如果存在的话)中的代码根据期望而选择不同的时钟信号。作为对多个PLL 21-23的替换，可配置单个PLL，如PLL 21，来向处理器12提供时钟信号，其中通过向PLL 21提供控制信号，以控制其频率划分以便选择性地将不同的时钟信号频率提供到处理器12。然而，由于对于PLL来说，在重置其分频器之后使其稳定需要一时间周期，所以，多个PLL是可取的。

根据本发明，处理器12的时钟信号频率在处理器运行时间期间变化，以使功耗最小化，同时使性能最大化。当处理器的时钟频率减小时，提供到处理器的功率也显著减小。为使性能最大化，在处理器12运行性能关键代码时，处理器12的时钟速度不减小。

在一个实施例中，时钟速度被最大化的性能关键代码是从最初接收到伺服中断开始直到由处理器12运行代码使所得到的电流命令信号被发送到VCM驱动器10为止的代码。处理器12从中断开始到发送电流命令增加的功耗被认为是可取的，这是因为其减小了由控制延迟所导致的失相，提高了总体伺服性能。

为图解在本发明的一个实施例中将伺服数据存储在盘上何处，图2图解了在旋转盘上规划的多个数据轨道51-53。例如在线61和62之间，对轨道51-53进行细分，以形成伺服扇区，如扇区63，在其中将伺服数据写入在轨道上。如所示出的，伺服扇区(如扇区63)沿着轨道51-53而周期性地出现。以接收伺服扇区突发脉冲之间的相等的时间周期，周期性地接收从伺服扇区读取的伺服数据。在致动器臂绕着例如轴承的枢轴点而旋转的系统中，伺服楔可以不从内径(ID)向外径(OD)直线延伸，而可以略有弯曲，以便在头扫过盘时调节头的轨迹。

图3示出了图解伺服中断的性能关键部分、即从伺服中断的开始到电流命令的发送的时间的时序图。在时间周期71和72期间，周期性地运行不同的这种关键伺服中断部分。典型地，处理器12每隔时间周期τ接收与伺服扇区相关联的伺服中断。典型地，周期τ在20到200微秒的范围内，并受到被记录在盘上的每英寸的轨道数(TPI)的影响。增加TPI趋向于减小周期τ和伺服性能，而减小TPI趋向于增加周期τ和伺服性能。应当理解，一些系统可以使用被称为多速率控制的公知概念，而具有用于每个伺服扇区的多个伺服中断。在伺服中断代码的运行之间，处理器12运行其它非伺服中断代码。通过周期性地运行伺服中断代码，根据本发明，在伺服中断的开始和发送电流命令之间，可以将第一快时钟信号提供到处理器12，以提高盘驱动器性能，而在运行伺服中断代码的其余部分时，可将第二较慢的时钟信号提供到处理器12，以使处理器12的功耗最小化。较快的时钟减小了将位置数据写入在头下经过的盘上和将伺服控制输出到致动器之间的时间。这意味着减小了由于控制延迟所导致的失相，这是提高伺服性能的一个因素。时钟可以在其它时间，可能包括伺服中断的其余部分，较慢地运行。

图4是将伺服中断分为两个部分的时序图。第一部分81图解了从中断开始到电流命令发送的伺服代码运行时间。这是定时关键代码，并包括确定位置、以及计算电流命令信号。第二部分82图解了从将电流命令信号从处理器输出到伺服中断结束的伺服代码运行时间。在第一部分81期间，处理器速度是至关重要的，而在第二部分82期间，处理器速度不是那么重要。由此，在本发明的一个实施例中，在将伺服电流命令从处理器12发送到VCM驱动器10之后，处理器速度减小，以使在中断的其余部分82期间的功耗最小化。一旦开始接收后续的伺服中断部分81，处理器速度便再次增加。作为中断的一部分而运行的代码适当地增加和减小处理器时钟频率。尽管将中断部分81示出约为总伺服中断的四分之一，但部分81和82的相对时间可显著变化。部分81是控制系统中伺服开环交叉频率下显著失相(约1到5度)的原因，于是，在部分81期间增加时钟速度提供了显著的性能改善，同时功率仅有很小的增加。

如前面所指出的，通过减小时钟速度，处理器功耗线性减小。对于上述实施例，可使用两个或更多个不同的时钟速度来优化使功耗最小化和性能最大化之间的折衷。

在本发明的另一个实施例中，在运行性能关键代码时，即在通过主机接口(如ATA接口)而接收读取或写入命令到运行以导致发送搜寻请求的代码之间的时间中，处理器速度被最大化。盘驱动器性能的一个方面在于，减小接收读取或写入命令和完成这个命令之间的时间。从接收命令和开始搜寻的时间，是该总时间的关键部分，并由此而是性能的关键部分。由此，在运行此代码期间增加处理器时钟频率可以带来盘驱动器性能的显著提高。

根据盘驱动器系统需求，不关心功耗，而以快时钟速度来处理除了伺服中断开始和电流命令发送之间的代码，或接收读取或写入命令和搜寻开始之间的代码之外的代码，可能被视为是必要的。对于一些处理需求，可能使用中等时钟速度是可取的。例如，根据本发明的系统期望在驱动器基本上不工作时，使用用于休眠模式的非常低的时钟速度。根据本发明，期望在设计考虑规定速度优先于处理器功耗时，在处理一些代码的期间将较快的速度提供给处理器。此外，尽管将本发明描述为用于在磁介质中进行记录的硬盘驱动器，但应当理解，根据本发明的原理可用于光盘驱动器。

尽管上面已具体地描述了本发明，但这仅为对本领域的普通技术人员进行的如何做出并使用本发明的讲述。很多其它修改将落入本发明的范围内，而本发明的范围由所附权利要求限定。

Claims (15)

1、一种存储装置，包括：

可旋转盘；

换能器；

致动器，其支撑换能器，该致动器配置为接收控制致动器将换能器相对于盘移动的信号；

处理器，其被耦接以通过换能器而向和从磁介质传送数据，并提供指示应当产生的致动器移动的伺服电流命令信号；以及

时钟信号生成电路，其被连接以选择性地将具有不同时钟速率的多种不同时钟信号中的一种提供到处理器，其中，在由处理器处理引起盘驱动器系统的操作的第一代码时，提供具有第一时钟速率的第一时钟信号，并且其中，在处理第一代码之后，提供具有小于第一时钟速率的第二时钟速率的第二时钟信号，以限制盘驱动器系统的功耗。

2、如权利要求1所述的存储装置，

其中，第一代码的范围是从最初接收伺服中断直到从处理器提供所得到的伺服电流命令信号以产生致动器的移动为止。

3、如权利要求1所述的存储装置，其中，时钟信号生成电路包括：

第一锁相环，配置为用于接收参考时钟信号，并生成具有第一时钟速率的第一时钟信号；

第二锁相环，配置为用于接收参考时钟信号，并生成具有第二时钟速率的第二时钟信号；以及

时钟控制器，连接到第一和第二锁相环，该时钟控制器配置为用于选择性地提供第一和第二时钟信号中的一个作为处理器的时钟信号。

4、如权利要求3所述的存储装置，其中，时钟控制器与处理器集成在一起。

5、如权利要求1所述的存储装置，其中，时钟信号生成电路包括：

锁相环，其具有时钟信号输入，用于连接到以固定频率操作的振荡器，该锁相环具有控制输入和输出，该控制输入用于接收允许锁相环输出的信号，以相对于时钟信号输入而提供预定频率的时钟信号；以及

时钟控制器，其被连接到锁相环，该时钟控制器将控制输入提供到锁相环，以选择性地将输出时钟频率设置为第一和第二时钟速率中的一个。

6、如权利要求1所述的存储装置，

其中，第一代码的范围是从数据请求代码的接收直到从处理器提供所得到的寻道伺服电流命令信号以控制致动器的移动为止。

7、如权利要求1所述的存储装置，还包括：

存储器，用于存储可由处理器读取的数据，所述数据包括：用于使处理器在处理器处理第一代码时选择第一时钟信号作为处理器所使用的时钟信号、而在从处理器提供所得到的伺服电流命令信号之后选择第二时钟信号作为处理器所使用的时钟信号的代码。

8、如权利要求7所述的存储装置，其中，所述存储器为随机存取存储器。

9、一种盘驱动器系统，包括：

可旋转盘，其包含可在所定义的轨道中记录数据的磁介质；

换能器；

致动器臂，其支撑换能器；

音控马达(VCM)，连接到致动器臂，以引起致动器臂的移动，该VCM配置为接收信号来移动致动器臂，使得换能器相对于盘移动；

处理器，其被耦接以接收使用换能器从磁介质轨道读取的伺服数据，并提供指示应当产生的致动器移动的电流命令信号；

VCM控制电路，配置为从处理器接收伺服电流命令信号，并响应于致动器的控制移动而向VCM提供电流；以及

时钟信号生成电路，其被连接以选择性地将具有不同时钟速率的多种不同时钟信号中的一种提供到处理器，其中，在由处理器最初处理伺服中断代码时直到将所得到的伺服电流命令信号从处理器提供到VCM控制电路为止，提供具有第一时钟速率的第一时钟信号，并且其中，在将所得到的伺服电流命令信号提供到VCM控制电路之后，提供具有小于第一时钟速率的第二时钟速率的第二时钟信号，以限制处理器的功耗。

10、一种盘驱动器系统，包括：

可旋转盘，其包含可在所定义的轨道中记录数据的磁介质；

换能器；

致动器臂，其支撑换能器；

音控马达(VCM)，连接到致动器臂，以引起致动器臂的移动，该VCM配置为接收信号来移动致动器臂，使得换能器相对于盘移动；

处理器，其被耦接以接收使用换能器从磁介质轨道读取的伺服数据，并提供指示应当产生的致动器移动的伺服电流命令信号；

VCM控制电路，配置为从处理器接收伺服电流命令信号，并响应于致动器的控制移动而向VCM提供电流；以及

时钟信号生成电路，其被连接以选择性地将具有不同时钟速率的多种不同时钟信号中的一种提供到处理器，其中，在由处理器最初处理数据请求代码时直到将所得到的寻道伺服电流命令信号从处理器提供到VCM控制电路为止，提供具有第一时钟速率的第一时钟信号中，并且其中，在由处理器提供所得到的寻道伺服电流命令信号之后，提供具有小于第一时钟速率的第二时钟速率的第二时钟信号。

11、一种盘驱动器系统，包括：

处理器，其被耦接以从可旋转盘读取数据并向可旋转盘写入数据；以及

时钟信号生成部件，用于提供各自具有不同时钟速率的至少两种不同时钟信号，其中，在处理第一代码时，将第一时钟信号提供到处理器，并且其中，在处理第二代码时，提供第二时钟信号，其中，第二时钟信号的时钟速率小于第一时钟信号的时钟速率，从而限制处理器的功耗。

12、一种控制盘驱动器的功耗的方法，该方法包括以下步骤：

在处理器处理第一代码以控制盘驱动器的操作时，控制处理器的时钟速度以在第一速率下操作；以及

在处理器处理第二代码时，控制处理器的时钟速度以在第二速率下操作，从而限制处理器的功耗。

13、如权利要求12所述的方法，其中，第一代码包括从开始伺服中断起直到将伺服电流命令信号从处理器提供到硬盘控制器以控制致动器的位置为止的代码。

14、如权利要求12所述的方法，其中，第一代码包括范围在从数据读取代码的开始到运行以使得将电流命令信号从处理器提供到硬盘控制器以便引起寻道操作的代码之间的代码。

15、如权利要求12所述的方法，其中，在处理了伺服信息使得处理器能够启动对后续伺服数据的接收时，采用第二速率。

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