CN1731695A - 一种扩频系统的抗强窄带干扰自适应陷波器及其方法 - Google Patents

Abstract

本发明提供一种扩频系统的抗强窄带干扰自适应陷波器，包括抗混叠滤波模块、A/D变换模块、DDC数字下变频模块、FIFO先入先出模块、DSP数字信号处理器依次相互连接组成，且分别与电源模块连接，DDC数字下变频模块、FIFO先入先出模块、DSP数字信号处理器同时连接有FPGA现场可编程器件，A/D变换模块、DDC数字下变频模块、DSP数字信号处理器、FPGA现场可编程器件分别连接有晶体振荡器，DSP数字信号处理器还连接有存储器。本发明实时性强、结构简单、抗干扰能力强、输入输出可根据需要进行调整，通用性好，可以与现有设备直接连接。

Description

一种扩频系统的抗强窄带干扰自适应陷波器及其方法

                       技术领域

本发明涉及扩频系统的抗干扰设备，特别涉及一种扩频系统的抗强窄带干扰自适应陷波器及其方法。

                       背景技术

在扩频系统在遇到强窄带干扰时，扩频系统自身是无能为力的，因此要保障系统的接收端在各种恶劣电磁环境下，仍能接收到在规定效果范围内的信号，使扩频系统都能正常地运转，保持稳定的抗干扰能力。

目前，国内关于扩频系统抗干扰自适应陷波技术和设备的研究与开发尚不成熟，大多数是集中在理论分析的研究上，也有一些以模拟方式制作的试验板，但实际效果不是很理想。

现有的扩频系统自适应抗干扰陷波技术存在的不足：(1)采用自适应算法的方式，当干扰信号增强和增多时，LMS(Least Mean Square Algorithm，最小均方差算法)算法的收敛速度慢，实时性差。(2)采用干扰抑制数目的方式，在模拟电路方式下，则陷波器需与干扰一一对应，多干扰时需大量硬件资源。

                       发明内容

本发明的目的在于克服上述现有技术的缺点，提供一种实时性强、结构简单的扩频系统的抗强窄带干扰自适应陷波器。

本发明的目的还在于提供上述扩频系统的抗强窄带干扰自适应陷波器的抗干扰自适应方法。

本发明的目的通过下述方案实现：本扩频系统的抗强窄带干扰自适应陷波器，由抗混叠滤波模块、A/D变换模块、DDC(Digital Down Converter)数字下变频模块、FIFO(First In First Out)先入先出模块、DSP(DigitalSignal Processor)数字信号处理器依次相互连接组成，且分别与电源模块连接，所述DDC数字下变频模块、FIFO先入先出模块、DSP数字信号处理器同时连接有FPGA现场可编程器件，所述A/D变换模块、DDC数字下变频模块、DSP数字信号处理器、FIFO先入先出模块和FPGA现场可编程器件分别连接有晶体振荡器，所述DSP数字信号处理器还连接有存储器。

所述DSP数字信号处理器是高速浮点DSP数字信号处理器。

所述存储器包括FLASH、SBSRAM(Synchronous Burst Static RandomAccess Memory，同步突发静态RAM)、SDRAM(Synchronous Dynamic randomaccess memory，同步动态RAM)存储器，其用于为DSP数字信号处理器存储程序和运行程序。

所述电源模块包括输出电压为分别5V、3.3V、2.5V和1.8V的直流电源。

所述FIFO先入先出模块是用来调整DDC输出速率与DSP输入速率的。

所述FPGA现场可编程器件用于配置所述DDC数字下变频模块，使其在编程初始化后工作，同时配合DDC数字下变频模块输出至所述FIFO先入先出模块，且所述DDC数字下变频模块的下变频率也可通过FPGA现场可编程器件按需要进行调整。

本扩频系统的抗强窄带干扰自适应陷波器的抗干扰自适应方法，其步骤包括：

(1)扩频系统的接收端将RF射频信号变换为模拟中频(IF)信号，输入至抗混叠滤波模块；

(2)抗混叠滤波模块滤除带外无用信号并将其输入至A/D变换模块；

(3)所述A/D变换模块对模拟信号进行采样数字化，将70MHz的模拟中频信号变换成数字中频信号，并将数字信号传输至DDC数字下变频模块；

(4)DDC数字下变频模块完成数字下变频，将数字中频信号抽样下变频至零载波基带信号，并将信号转换成I、Q双通道信号，送至DSP数字信号处理器处理；

(5)DSP数字信号处理器对输入信号进行实时处理后，将信号输出。

本发明相对于现有技术具有如下的优点及效果：

(1)本发明可根据干扰情况可选择自适应算法，而且算法对弱信号不敏感，对强窄带干扰可进行大幅度抑制，使受到干扰的扩频信号滤除干扰，达到接收要求，相比现有LMS算法的收敛速度慢，实时性差的缺点，本发明的DSP数字信号处理器使用频域自适应或时域自适应技术，可以达到实时性要求。

(2)本发明是实时对信号在频谱上进行自适应处理，所以存在多个干扰存在时，不需要增加设备，在受到强干扰一般扩频系统无法进行通信的情况下，应用本创新设计可以抑制干扰使扩频仍能进行，采用本发明，对多个强窄干扰的平均抑止深度为10～20dB，干扰定位误差不大于FFT频率分辨率。

(3)本发明动态范围大，处理精度高，插入损耗小。

(4)本发明下变频频率、输入信号带宽、输出信号速率、输出信号字长与格式可按需调整，有较好的通用性与扩展性。

(5)本发明中，数字中频信号在多通道同时接收场合，杂散指标和信噪比SNR指标较好，对ADC的要求适中，特别是可编程DDC的引入，用数字滤波代替了模拟滤波，提高了扩频系统的灵活性和滤波器的选择性，并且较好地解决了I、Q通道匹配问题。

(6)本发明可与现有扩频接收设备实现直接连接，不需改动现有设备。

附图说明

图1是本发明扩频系统的抗强窄带干扰自适应陷波器在扩频系统中的连接结构示意图。

图2是本发明扩频系统的抗强窄带干扰自适应陷波器的外观结构示意图。

图3是本发明扩频系统的抗强窄带干扰自适应陷波器的内部结构示意图。

图4是本发明扩频系统的抗强窄带干扰自适应陷波器的工作流程图。

图5、6是图3所示DSP数字信号处理器的工作原理图。

图7～13是本发明扩频系统的抗强窄带干扰自适应陷波器的电路原理图。

                       具体实施方式

下面结合实施例及附图对本发明作进一步详细说明，但本发明的实施方式不限于此。

实施例

如图1所示，在扩频系统中，信号由宽带信号接收，经多路耦合、射频处理，并与本振相乘，得到70MHz模拟中频信号，再进入本扩频系统抗强窄带干扰自适应陷波器，其对输入信号进行中频抗混叠滤波、A/D变换、数字下变频、数字基带处理等实时处理后，然后输出信号。

图2是本扩频系统的抗强窄带干扰自适应陷波器的外观结构示意，如图2所示，在接通电源1后，如果工作正常，POWER指示灯就会亮，本发明设有两个直流电压，红灯2为3.3V，绿灯3为1.8V。70MHz中频模拟信号输入端4，输入的是射频信号经下变频后得到的带干扰信号，经处理后，本陷波器将信号从基带数字输出端5以数字基带形式输出。本设备还可通过DSP-JTAG端口6与上位机连接。

如图3所示，本扩频系统的抗强窄带干扰自适应陷波器，包括抗混叠滤波模块、A/D变换模块、DDC数字下变频模块、FIFO先入先出模块、DSP数字信号处理器依次相互连接组成，且分别与电源模块连接，DDC数字下变频模块、FIFO先入先出模块、DSP数字信号处理器同时连接有FPGA现场可编程器件，A/D变换模块、DDC数字下变频模块、DSP数字信号处理器、FPGA现场可编程器件分别连接有晶体振荡器，DSP数字信号处理器还连接有存储器，包括FLASH、SBSRAM(Synchronous Burst Static Random Access Memory，同步突发静态RAM)、SDRAM(Synchronous Dynamic random access memory，同步动态RAM)存储器。

DSP数字信号处理器是TMS320C6701浮点DSP数字信号处理器。

电源模块包括输出电压为分别5V、3.3V、2.5V和1.8V的直流电源，满足陷波器内的各组成部分的工作需要。

如图4所示，本扩频系统的抗强窄带干扰自适应陷波器进行抗干扰自适应的工作过程是：

(1)扩频系统的接收端将RF射频信号变换为70MHz的模拟中频(IF)信号，输入至抗混叠滤波模块；

(2)抗混叠滤波模块滤除带外无用信号并将其输入至A/D变换模块；

(3)所述A/D变换模块对模拟信号进行采样数字化，将70MHz的模拟中频信号变换成数字中频信号，并将数字信号传输至DDC数字下变频模块；

(4)DDC数字下变频模块完成数字下变频，将数字中频信号抽样下变频至零载波基带信号，并将信号转换成I、Q双通道信号，送至DSP数字信号处理器处理，为其提供数据源；

(5)DSP数字信号处理器对输入信号进行实时处理后，将信号输出。

所述DSP数字信号处理器对输入信号进行实时处理时，可以根据情况采用不同处理方案：

如图5所示，采用频域自适应陷波器算法结构。算法表述如下：

将时域的N个采样值x(n，1)，x(n，2)Λx(n，N)组成一帧，然后作N点快速傅立叶(FFT)变换，得到一组近似正交的频域分量X₁(n)，X₂(n)，Λ，X_N(n)，每个分量由独立的一阶自适应滤波器控制，从而在频域上完成了自适应抑制。对一个特定的权W_k，第n+1帧与第n帧的取值具有如下关系：

$W_k(n+1)=W_k\left(n\right)+{\mathrm{ue}}_k\left(n\right)X_k^{*}\left(n\right)$

其中

e_k(n)＝X_k(n)-W_k(n)X_k(n)＝[1-W_k(n)]X_k(n)              (3-36)

将上式代入，则权值迭代公式又可表示为：

W_k(n+1)＝W_k(n)+u[1-W_k(n)]‖X_k(n)‖²                            (3-37)

最后，对[1-W_k(n)]X_k(n)求逆付立叶变换(IFFT)，即可获得窄带干扰已被抑制的扩频信号。

如图6所示，采用时域自适应陷波器算法结构。算法表述如下：

设k时刻的输入为：

X(k)＝[r(k-1)，r(k-2)，Λ，r(k-N)]^T                                 (2-1)

相应的自适应滤波器系数为：

A(k)＝[a₁(k)，a₂(k)，Λ，a_N(k)]^T                                (2-2)

而k时刻的前p个输入构成的矩阵为：

X_N，p(k)＝[X(k)，X(k-1)，Λ，X(k-p+1)]^T                             (2-3)

并分别记D(k)和E(k)为k时刻的前p个期望输出和前p个误差所构成的向量，即：

D(k)＝[d(k)，d(k-1)，Λ，d(n-p+1)]^T＝[r(k)，r(k-1)，Λ，r(k-p+1)]^T (2-4)

E(k)＝[e(k)，e(k-1)，Λ，e(k-p+1)]^T

＝D(k)-X_N，p(k)×A(k)                                                (2-5)

算法的权值更新公式为：

A(k+1)＝A(k)+μX^T _N，p(k)E(k)                                         (2-6)

将(2-5)带入(2-6)可得：

A(k+1)＝A(k)+μX^T _N，p(k)E(k)

＝[I-μX^T _N，p(k)×X_N，p(k)］A(k)+μX^T _N，p(k)D(k)                    (2-7)

时域自适应陷波器算法采用改进LMS算法。这种算法在更新滤波器系数的过程中，不仅用到了系统的当前信息和系统以前的信息，而且在权值更新的时候不用计算矩阵的逆，因此不但可以加快收敛速度，而且减小计算量，故其相应的收敛速度有了很大的改进。由于该算法来自于LMS算法，当输入信号相关性比较弱时，算法收敛性能不太理想，耗时较多，这时候可以选择频域自适应陷波器算法，去解决窄带干扰的抑制问题。

频域自适应陷波器算法、时域自适应陷波器算法与现有的线性算法、非线性算法比较：

当伪码周期为31，扩频增益为15dB。AR干扰34dB；单频干扰分别为100kHz、300kHz和400kHz，功率均为20dB；BPSK型窄带干扰的中心频率为200kHz，带宽为6.4kHz，功率为20dB。以下表为误码率比较：

从上表可以看出，本发明所使用的算法对多干扰的抑制效果较好，时域自适应陷波器算法在对信号的抗干扰滤性能较好，但当信号输入较弱时，使用频域自适应陷波器算法，可以提高处理速度，满足实时处理要求。

如图7所示是A/D变换模块的电路原理图。A/D变换模块AD6644是完成A/D数模变换的核心，模拟信号从SMA_CONN接口输入，经表面波滤波器后，经三极管放大后，输入到T4-1。T4-1是匝数比为1∶4的变压器，并在线圈中间有一个中间抽头。在本电路中(4，5，6)端为匝数少的一端，(1，2，3)端为匝数多的一端。经T4-1后，信号变成了差分信号，输入到AD6644的模拟差分输入端。CY2308是时钟缓冲器，它将有源晶体振荡器OSC_SQDIP产生的时钟扇出。它的一个输出经T4-1变为差分信号，输入到AD6644，作为AD6644的AD变换时钟。

如图8所示是DDC数字下变频模块的电路原理图。DDC数字下变频模块AD6620的输入来自图7的A/D变换模块AD6644的输出(ADDDATA<13-0>)，它的时钟来自图7的CY2308(AD6620CLK)，它的配置由FPGA现场可编程器件XC2S30完成，它的输出为I/Q两路信号，交替从OUT<15-0>输出，OUT<15-0>与两个FIFO先入先出模块SN74ALV7804连接，然后FIFO先入先出模块的输出合并为ED<31..0>。FIFO的输入和输出过程由FPGA现场可编程器件XC2S30控制完成。

如图9所示是DSP数字信号处理器与存储器的电路原理图。图中TMS320C6701_PART是DSP数字信号处理器TMS320C6701的部分，HY57V281620是SDRAM，CY7C1329是SBSRAM，SST39VF400A是FLASH。

如图10所示是总线驱动的电路原理图。缓冲器SN74ALB16244将图9中DSP数字信号处理器TMS320C6701的地址线EA<21-2>进行缓冲放大，FANEA<19-2>是驱动各存储器的地址线。ED<31-0>是数据总线，连接图9中存储器的数据端，而且也是图8中FIFO先入先出模块的输出合成的ED<31-0>。ED<31-0>各线经电阻后变成DSPED<31-0>，DSPED<31-0>是DSP数字信号处理器TMS320C6701的数据端。

如图11所示是数据输出接口的电路原理图。缓冲器SN74CB3Q3245接在DSP数字信号处理器TMS320C6701的MCBSP端口，将TMS320C6701的输出信号进行缓冲放大，通过MCBSPOUT向外输出，MCBSPOUT即是本扩频系统抗强窄带干扰自适应陷波器对外输出的端口。在图中出现的TMS320C6701_PART都是DSP数字信号处理器TMS320C6701的部分。

如图12所示是配置接口的电路原理图。FPGA_JTAG是JTAG接口，用于对FPGA现场可编程器件XC2S30进行编程，而XCF01S是FPGA现场可编程器件XC2S30的配置用PROM。JTAG_HEADER是另一个JTAG接口，即是外形面板上的DSP-JTAG端口，它是连接DSP数字信号处理器TMS320C6701的JTAG口。图中TMS320C6701_PART是DSP数字信号处理器TMS320C6701的部分。

如图13所示是电源部分的电路原理图。PT6933是DSP数字信号处理器等器件的电源部分，它提供3.3V和1.8V稳压电源。LT118是提供2.5V的稳压电源。整个设计的总电源来自POWERHEADER，它提供5V直流稳压电源。

如上所述，即可较好地实现本发明。

Claims (5)

1、一种扩频系统的抗强窄带干扰自适应陷波器，其特征在于：包括抗混叠滤波模块、A/D变换模块、DDC数字下变频模块、FIFO先入先出模块、DSP数字信号处理器依次相互连接组成，且分别与电源模块连接，所述DDC数字下变频模块、FIFO先入先出模块、DSP数字信号处理器同时连接有FPGA现场可编程器件，所述A/D变换模块、DDC数字下变频模块、DSP数字信号处理器、FPGA现场可编程器件分别连接有晶体振荡器，所述DSP数字信号处理器还连接有存储器。

2、按权利要求1所述一种扩频系统的抗强窄带干扰自适应陷波器，其特征在于：所述DSP数字信号处理器是高速浮点DSP数字信号处理器。

3、按权利要求1所述一种扩频系统的抗强窄带干扰自适应陷波器，其特征在于：所述存储器包括FLASH、SBSRAM、SDRAM存储器。

4、按权利要求1所述一种扩频系统的抗强窄带干扰自适应陷波器，其特征在于：所述电源模块包括输出电压为分别5V、3.3V、2.5V和1.8V的直流电源。

5、权利要求1所述一种扩频系统的抗强窄带干扰自适应陷波器的抗干扰自适应方法，其特征在于包括如下步骤：

(1)扩频系统的接收端将RF射频信号变换为模拟中频信号，输入至抗混叠滤波模块；

(2)抗混叠滤波模块滤除带外无用信号并将其输入至A/D变换模块；

(3)所述A/D变换模块对模拟信号进行采样数字化，将70MHz的模拟中频信号变换成数字中频信号，并将数字信号传输至DDC数字下变频模块；

(4)DDC数字下变频模块完成数字下变频，将数字中频信号抽样下变频至零载波基带信号，并将信号转换成I、Q双通道信号，送至DSP数字信号处理器处理；

(5)DSP数字信号处理器对输入信号进行实时处理后，将信号输出。

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