CN1663209B - 在线性可扩展广播路由器中使用的时钟提取电路 - Google Patents

Abstract

一种用于从串行化AES数字音频数据流中提取所选时间信息的方法。检测指明所述串行化AES数字音频数据流的第一前同步码的第一转变(354)，并且，一旦检测出该转变，便初始化时间计数(355)。随后检测指明所述串行化AES数字音频数据的后续前同步码的第二转变(360)并停止时间计数。随后确定分隔第一和第二转变的时间。然后，将优选以快时钟脉冲计数(362)形式确定的间隔时间传送到供在对串行化AES数字音频数据流进行解码中使用的解码逻辑电路(298)。

Description

在线性可扩展广播路由器中使用的时钟提取电路

                       交叉参考

本申请涉及2002年6月21日提出的美国临时专利申请第60/390,346号。

本申请还涉及如下序号的共同待审美国专利申请：

PCT/____(代理人案号IU010620)，PCT/____(代理人案号IU020157)，

PCT/____(代理人案号IU020158)，PCT/____(代理人案号IU020159)，

PCT/____(代理人案号IU020160)，PCT/____(代理人案号IU020161)，

PCT/____(代理人案号IU020162)，PCT/____(代理人案号IU020252)，

PCT/____(代理人案号IU020253)，PCT/____(代理人案号IU020255)，和PCT/____(代理人案号IU020256)，所有这些申请都转让给本申请的受让人，特此全文引用，以供参考。

技术领域

本发明涉及广播路由器，尤其涉及用于从通过该广播路由器的解码器电路的串行化数字音频数据流中提取所选时间信息的电路，该电路供该广播路由器中的各种部件使用。

背景技术

传统上，广播路由器已合并用于从串行化数字音频数据流中提取数字音频数据的串行数字音频解码器。然而，如果存在定时信息的话，这种串行数字音频解码器从数字音频数据流中提取很少的定时信息。例如，在本领域中，输出一些形式的“恢复时钟(recovered clock)”的现有串行数字音频解码器是公知的。如果配置串行数字音频解码器来从接收的串行化数字音频数据流中提取其它类型的定时信息，那么将是相当有用的。例如，考虑由串行数字音频解码器从接收的串行化数字音频数据流中提取的时间信息可被串行数字音频解码器自身以例如共同待审美国专利申请序号10/____(代理人案号IU020159)中公开并且先前通过引用结合于此的方式使用、或被广播路由器的其它部件使用。然而，迄今仍没有将串行数字音频解码器配置用来提取这种类型的信息。因此，本发明的目的是提供能够从接收的串行化数字音频数据流中提取定时信息的串行数字音频解码器。

发明内容

本发明旨在提供一种从串行化AES数字音频数据流中提取所选时间信息的方法。检测指明所述串行化AES数字音频数据流的第一前同步码的第一转变，并且，一旦检测出该转变，便初始化时间计数。随后检测指明所述串行化AES数字音频数据的后续前同步码的第二转变并停止时间计数。随后确定分隔第一和第二转变的时间。然后，可将最好以快时钟脉冲计数形式确定的分隔第一和第二转变的间隔时间传送到供在对串行化AES数字音频数据流进行解码中使用的解码逻辑电路。可替换地，可将也是最好以快时钟脉冲计数形式确定的分隔第一和第二转换的间隔时间传送到供在对串行化AES数字音频数据流进行编码中使用的编码逻辑电路。

在另一个实施例中，本发明提供一种广播路由器，其包括解码器电路和耦合到解码器电路的目标部件。解码器电路接收串行化AES数字音频数据流，并且，在进行解码期间，解码器电路从串行化AES数字音频流中提取时间信息。解码器电路随后将提取的时间信息转发到目标部件，其中在执行该目标部件的至少一个功能期间，目标部件使用该时间信息。解码器电路自身也可使用提取的时间信息，以对接收的串行化AES数字音频数据流进行解码。

附图说明

图1为合并了根据本发明的原理而构造的二相(bi-phase)解码器的全冗余、线性可扩展广播路由器的方框图；

图2为图1的全冗余、线性可扩展广播路由器的第一广播路由器部件的扩展方框图；

图3为图2的第一广播路由器部件的AES输入电路的扩展方框图；

图4为图3的AES输入电路的AES二相解码器电路的扩展方框图；以及

图5为一种方法的流程图，通过该方法，图4的AES二相解码器的时间提取电路确定分隔AES-3串行数字音频数据流的连续前同步码的快时钟的数目。

具体实施方式

首先参照图1，现在将更详细地描述全冗余、线性可扩展广播路由器100。正如现在可看到的那样，全冗余、线性可扩展广播路由器100包括相互耦合以形成更大的全冗余、线性可扩展广播路由器100的多个广播路由器部件。每个广播路由器部件为包括第一和第二路由器矩阵的分离路由器设备，第二路由器矩阵是第一路由器矩阵的冗余。因此，每个广播路由器具有第一和第二路由引擎，分别用于第一和第二路由器矩阵中的一个，每个所述路由引擎在其输入侧接收相同的输入数字音频数据流，并将相同的输出数字音频数据流置于其输出侧。正如这里所公开的那样，用于构造全冗余、线性可扩展广播路由器的每个广播路由器部件均为N×M大小的广播路由器。然而，完全可以设想，全冗余、线性可扩展广播路由器100可以改为由大小彼此不同的广播路由器部件构成。

正如这里进一步公开的那样，通过将第一、第二、第三和第四广播路由器部件102、104、106和108耦合在一起而形成全冗余、线性可扩展广播路由器100。当然，当前公开的全冗余、线性可扩展广播路由器100由4个广播路由器部件组成纯粹是举个例子。因此，应该清楚地认识到，可以利用各种其它数目的广播路由器部件来形成根据本发明的原理构造的全冗余、线性可扩展广播路由器。当以这里公开的方式全部连接时，可以将集体形成全冗余、线性可扩展广播路由器100的第一、第二、第三和第四广播路由器部件102、104、106和108一起存放在如图1所示的公共底盘(chassis)上，或者，如果期望的话，存放在单独的底盘上。尽管如以前所述的那样，广播路由器部件102、104、106和108可以具有彼此不同的大小，或者，可替换地，可以全部具有相同的N×M大小，但已证明了适合于在此期待的用途的一种大小为256×256。此外，全冗余、线性可扩展广播路由器100的适当配置可以耦合大小各为256×256的5个广播路由器部件，从而产生1,280×1,280广播路由器。

第一广播路由器部件102由第一路由器矩阵102a和用于在第一路由器矩阵102a出现故障的情况下取代第一路由器矩阵102a的第二(或“冗余”)路由器矩阵102b组成。类似地，全冗余、线性可扩展广播路由器100的第二、第三和第四广播路由器部件104、106和108中的每一个分别由第一路由器矩阵104a、106a和108a和用于在第一路由器矩阵104a、106a和108a出现故障的情况下分别取代第一路由器矩阵104a、106a和108a的第二(或“冗余”)路由器矩阵104b、106b和108b组成。当然，作为在第一路由器矩阵102a、104a、106a和108a出现故障的情况下分别用作第一路由器矩阵102a、104a、106a和108a的备份的冗余矩阵的第二路由器矩阵102b、104b、106b和108b的指定纯粹是任意的，并且，完全可以设想，位于广播路由器部件内的路由器矩阵对中的任何一个均可以作为位于该广播路由器部件内的路由器矩阵对中的另一个的备份。

正如可在图1中进一步看到的那样，第一广播路由器部件102的第一路由器矩阵102a、第二广播路由器部件104的第一路由器矩阵104a、第三广播路由器部件106的第一路由器矩阵106a、和第四广播路由器部件108的第一路由器矩阵108a以遵循全连接拓扑结构的路由器矩阵的第一排列耦合在一起。类似地，第一广播路由器部件102的第二路由器矩阵102b、第二广播路由器部件104的第二路由器矩阵104b、第三广播路由器部件106的第二路由器矩阵106b、和第四广播路由器部件108的第二路由器矩阵108b以像第一种排列那样遵循全连接拓扑结构的第二排列耦合在一起。在全连接拓扑结构中，路由器矩阵排列的每个路由器矩阵通过分离链路与形成路由器矩阵排列的一部分的每个其它路由器矩阵耦合。

因此，对于路由器矩阵的第一排列，第一、第二和第三双向链路110、112和114将第一广播路由器部件102的第一路由器矩阵102a分别与第二广播路由器部件104的第一路由器矩阵104a、第三广播路由器部件106的第一路由器矩阵106a、以及第四广播路由器部件108的第一路由器矩阵108a耦合。另外，第四和第五双向链路116和118将第二广播路由器部件104的第一路由器矩阵104a分别与第三广播路由器部件106的第一路由器矩阵106a、以及第四广播路由器部件108的第一路由器矩阵108a耦合。最后，第六双向链路120将第三广播路由器部件106的第一路由器矩阵106a与第四广播路由器部件108的第一路由器矩阵108a耦合。

类似地，对于路由器矩阵的第二排列，第一、第二和第三双向链路122、124和126将第一广播路由器部件102的第二路由器矩阵102b分别与第二广播路由器部件104的第二路由器矩阵104b、第三广播路由器部件106的第二路由器矩阵106b、以及第四广播路由器部件108的第二路由器矩阵108b耦合。另外，第四和第五双向链路128和130将第二广播路由器部件104的第二路由器矩阵104b分别与第三广播路由器部件106的第二路由器矩阵106b、以及第四广播路由器部件108的第二路由器矩阵108b耦合。最后，第六双向链路132将第三广播路由器部件106的第二路由器矩阵106b与第四广播路由器部件108的第二路由器矩阵108b耦合接。可变化地，可由铜线、光纤或另一种认为适合于数字信号交换的传输介质来形成双向链路110到120。当然，除了图1中显示的广播路由器部件对之间的单个双向链路，在本发明的替换实施例中，设想可将广播路由器部件对替换为通过第一和第二单向链路而一起耦合。图2中显示了这种替换配置。

现在将更为详细地描述广播路由器部件102、104、106和108。图2示出了第一广播路由器部件102。另一方面，与第一广播路由器部件102相类似地配置第二、第三和第四广播路由器部件104、106和108，并且不需要对其进行更为详细地描述。当然，应当清楚地理解，为了精简描述，前面有关第一广播路由器部件102、以及第二、第三和第四广播路由器部件104、106和108的描述中的某些部分已被简化。注意，然而，通过参照先前通过引用结合于此的共同待审美国专利申请序号10/____(代理人案号IU020160)可找到其进一步的细节。

如可在图2中看到的，广播路由器102包括N个选择器138-1到138-N，所述选择器被设置为使得每一个选择器的输出端将N个传输流中的一个提供到第一广播路由器部件102的路由器矩阵102a、102b中的每一个的输入侧。如这里所公开的，选择器138-1到138-N中的每一个是第一2:1选择器电路，具有分别由音频工程协会(“AES”)输入电路140-1到140-N构建的第一传输流，作为对其的第一输入；以及分别由多通道数字音频(“MADI”)输入电路142-1到142-N从遵循MADI标准的解码的数字音频数据流构建的第二传输流，作为对其的第二输入。第一选择器电路138-1到138-N中的每一个还包括控制输入端(未示出)，用于在两个传输流之间进行选择。

将第一选择器电路138-1到138-N中的每一个的所选传输流输出供应到第一路由器矩阵102a的路由引擎144的输入侧、传送(或“TX”)扩展端口276、第一接收(或“RX”)扩展端口278、第二接收扩展端口280以及第三接收扩展端口282。意图通过术语“传送”扩展端口来指出数据从其传送到所选目的地的扩展端口。类似地，意图通过术语“接收”扩展端口来指出从目的地接收数据的扩展端口。广义上说，第一路由器矩阵102a的传送扩展端口276包括：存储器子系统，从第一广播路由器部件102的第一选择器电路138-1到138-N接收的传输流在传送到多个目的地之前被缓存于其中；以及处理器子系统，用于控制从第一选择器电路138-1到138-N接收的传输流传送到第二广播路由器部件104的第一路由器矩阵104a、第三广播路由器部件106的第一路由器矩阵106a以及第四广播路由器部件108的第一路由器矩阵108a的接收扩展端口。相反，广义上说，第一路由器矩阵102a的第一、第二和第三扩展端口278、280和282中的每一个包括：存储器子系统，从另一个广播路由器部件的第一路由器矩阵的传送扩展端口接收的输入传输流在传送到其最终目的地之前可被缓存于其中；以及处理器子系统，用于控制从另一个广播路由器部件的第一路由器矩阵的传送扩展端口接收的输入传输流传送到第一广播路由器部件102的第一路由器矩阵102a的路由引擎144的输入端。

将包含从AES输入端1-32N和/或MADI输入端1-N提取的信息的传输流1到N从第一选择器电路138-1到138-N传送到路由引擎144和传送扩展端口276。将输入传输流1到N从传送扩展端口276通过链路110转发到第二广播路由器部件104的第一路由器矩阵104a、通过链路112转发到第三广播路由器部件106的第一路由器矩阵106a、以及通过链路114转发到第四广播路由器部件108的第一路由器矩阵108a。作为回复，将输入传输流N+1到2N通过链路110从第二广播路由器部件104的第一路由器矩阵104a的传送扩展端口传送到第一接收扩展端口278；将输入传输流2N+1到3N通过链路112从第三广播路由器部件106的第一路由器矩阵106a的传送扩展端口传送到第二接收扩展端口280；以及将输入传输流3N+1到4N通过链路114从第四广播路由器部件108的第一路由器矩阵108a的传送扩展端口传送到第三接收扩展端口282。最后，第一、第二和第三接收扩展端口278、280和282分别将输入传输流N+1到2N、2N+1到3N以及3N+1到4N输入到路由引擎144。

如前所述，第一和第二路由器矩阵102a和102b为彼此的冗余矩阵。为了以此方式工作，第二路由器矩阵102b的路由引擎152必须具有和路由引擎144相同的一组输入传输流。因此，以与上面描述的方式相类似的方式，将第一选择器电路138-1到138-N中的每一个的所选传输流输出也供应到路由引擎152的输入侧以及传送端口284。类似地，被供应到第一接收扩展端口278、第二接收扩展端口290以及第三接收扩展端口282的传输流也被分别供应到第二路由器矩阵102b的第一接收扩展端口286、第二接收扩展端口288以及第三接收扩展端口290。广义上说，第二路由器矩阵102b的传送扩展端口284包括：存储器子系统，从第一广播路由器部件102的第一选择器电路138-1到138-N接收的传输流在传送到多个目的地之前被缓存于其中；以及处理器子系统，用于控制从第一选择器电路138-1到138-N接收的传输流传送到第二广播路由器部件104的第二路由器矩阵104b、第三广播路由器部件106的第二路由器矩阵106b以及第四广播路由器部件108的第二路由器矩阵108b。相反，广义上说，第二路由器矩阵102b的第一、第二和第三扩展端口286、288和290中的每一个包括：存储器子系统，从另一个广播路由器部件的第一路由器矩阵的传送扩展端口接收的传输流在传送到其最终目的地之前可被缓存在其中；以及处理器子系统，用于控制从另一个广播路由器部件的第一路由器矩阵的传送扩展端口接收的传输流传送到第一广播路由器部件102的第二路由器矩阵102b的路由引擎152的输入端。

将输入传输流1到N从第一选择器电路138-1到138-N传送到路由引擎152和传送扩展端口284。将输入传输流1到N从传送扩展端口284通过链路122转发到第二广播路由器部件104的第二路由器矩阵104b、通过链路124转发到第三广播路由器部件106的第二路由器矩阵106b、以及通过链路126转发到第四广播路由器部件108的第二路由器矩阵108b。作为回复，将输入传输流N+1到2N通过链路122从第二广播路由器部件104的第二路由器矩阵104b的传送扩展端口传送到第三接收扩展端口290；将输入传输流2N+1到3N通过链路124从第三广播路由器部件106的第二路由器矩阵106b的传送扩展端口传送到第二接收扩展端口288；以及将输入传输流3N+1到4N通过链路126从第四广播路由器部件108的第二路由器矩阵108b的传送扩展端口传送到第一接收扩展端口288。从第三、第二和第一接收扩展端口290、288和286，输入传输流N+1到2N、2N+1到3N以及3N+1到4N分别由第三、第二和第一接收扩展端口290、288和286传送到路由引擎154。

第一路由器矩阵102a的路由引擎144内具备切换装置，用于将作为到路由引擎144的输入而接收的4N个AES流中的任一个分配到路由引擎144的M条输出线路中的任一条。可变化的，考虑可以用软件(例如一系列指令)、硬件(例如一系列逻辑电路)、或其组合来实现路由引擎144。类似地，第二路由器矩阵102b的路由引擎152内具备切换装置，用于将作为到路由引擎152的输入而接收的4N个AES流中的任一个分配到路由引擎152的M条输出线路中的任一条。再次考虑可以用软件、硬件或其组合来不同地实现路由引擎152。将第一广播路由器部件102的第一和第二路由矩阵102a和102b各自的路由引擎144和152的1到M个AES流输出中的每一个输送到第二选择器电路160-1到160-M中的对应的一个。第二选择器电路160-1到160-M集体确定第一路由矩阵102a的路由引擎144的1到M个AES流输出还是第二路由矩阵102b的路由引擎152的1到M个AES流输出应当为第一广播路由器部件102的输出。第二选择器电路160-1到160-M中的每一个共享公共控制输入端(未示出)，其用于选择是路由引擎144的AES流输出还是路由引擎152的AES流输出应当通过第二选择器电路160-1到160-M传递。

所选AES流从第二选择器电路160-1到160-M输送到信息复制电路162-1到162-M中的相应一个。作为回复，信息复制电路162-1到162-M将接收的AES流传递到用于编码的AES输出电路164-1到164-M或MADI输出电路166-1到166-M，并从第一广播路由器部件102输出该AES流。类似地，如果接收的信息流是MADI流，则也可将它们传递到用于编码的AES输出电路164-1到164-M或MADI输出电路166-1到166-M，并从第一广播路由器部件102输出这些MADI流。

接下来参照图3，现在将更为详细地描述AES输入电路140-1到140-N。图3示出了AES输入电路140-1。剩下的AES输入电路，具体地说，AES输入电路140-2到140-N的配置与AES输入电路140-1类似，不需要对其进行更为详细地描述。如现在可以看出的，AES输入电路140-1包括AES二相解码器电路296-1到296-32以及传输流多路复用器295。到AES二相解码器电路296-1到296-32中的每一个的输入为遵循AES-3标准并在信号源(未示出)产生的各个输入数字音频数据流。如将在下面更为全面地描述的，AES二相解码器电路296-1到296-32对输入到其中的各个输入数字音频数据流进行解码。将AES二相解码器电路296-1到296-32产生的32个已解码的输入数字音频数据流输入到传输流多路复用器295，传输流多路复用器295从32个已解码的输入数字音频数据流构建传递到选择器电路138-1的输入传输流。

现在将更为详细地描述AES二相解码器电路296-1到296-32。图4示出了AES二相解码器电路296-1。剩下的AES二相解码器电路，具体地说，AES二相解码器电路296-2到296-32的配置与AES二相解码器电路296-1类似，不需要对其进行更为详细地描述。如将在下面更为全面地描述的，AES二相解码器电路296-1通过使用快时钟来工作，以对输入数据流进行采样，这里即为AES串行化数字音频数据流。为了对AES串行化数字音频数据流进行解码，AES二相解码器电路296-1还需要估算的位时间。如这里所使用的，术语“快时钟”表示具有比输入AES数字音频数据流的频率至少快20倍的频率的时钟。另一方面，术语“位时间”表示将在输入AES数字音频数据流的典型位期间出现的快时钟的数目。如这里所公开的，考虑AES二相解码器电路296-1可以两种模式操作。在第一模式中，用户选择位时间，用于直接输入到逻辑电路298，而在第二模式中，从输入串行化数字音频数据流自动生成位时间。

如在图4中可以看出的，AES二相解码器电路296-1包括时间提取电路297、解码逻辑电路298、位时间估算器300以及适当大小的数据存储，例如32位宽的异步先进先出(“FIFO”)存储器302。AES二相解码器电路296-1从AES输入140-1接收串行化数字音频数据流。在AES二相解码器电路296-1内，随后将AES串行化数字音频数据流发送到时间提取电路297、解码逻辑电路298和位时间估算器300中的每个。时间提取电路297提取特定时间信息，具体地说是从第二串行化数字音频数据流分离出连续的前同步码的快时钟的数目。时间提取电路297随后将提取的时间信息传递到解码逻辑电路298，用于对AES串行化数字音频数据流进行解码。除了将提取的时间信息传递到解码逻辑电路298之外，时间提取电路297还将提取的时间信息输出到广播路由器100的目标部件400(由于其不是AES二相解码器电路296-1的一部分，所以在图4中将其以虚框示出)。此处，取决于目标部件400的特定功能，考虑可将由AES二相解码器电路296-1的时间提取电路提取的提取时间信息用于多种目的。例如，考虑可在对串行化AES数字音频数据流进行编码时使用提取的时间信息。在这种例子中，例如，可形成AES输出电路164-1的一部分的编码逻辑电路将用作目标部件400。当然，编码逻辑电路仅为可使用提取的时间信息来执行各种功能的广播路由器100的目标部件的一个例子。此外，考虑可将提取的时间信息转发到多个目标部件，所述多个目标部件中的每个将在执行各个功能的期间使用提取的时间信息。最后，考虑还可由AES二相解码器电路296-1自身使用提取的时间信息，以对接收的AES串行化数字音频数据流进行解码。

有关解码逻辑电路298的操作的进一步细节在先前通过引用结合的共同待审美国专利申请序号10/____(代理人案号IU020259)中有更为详细的阐述。如其中更为全面的描述的，将解码逻辑电路298配置为识别AES串行化数字音频数据流内的“X类”前同步码、“Y类”前同步码、“Z类”前同步码、逻辑1和逻辑0。在识别出前同步码并断定识别出的前同步码为“X”前同步码、“Y”前同步码或“Z”前同步码之后，解码逻辑电路298将识别出的前同步码传送到FIFO存储器302，如这里所公开的，FIFO存储器302为32位宽寄存器。

一旦开始从接收的AES串行化数字音频数据流中提取数字音频数据，解码逻辑电路298便将第一个这种已解码的前同步码，典型地为“Z”类前同步码，置于FIFO存储器302的位31-28中。如果解码逻辑电路298随后在AES串行化数字音频数据流中识别出逻辑“1”或逻辑“0”，则解码逻辑电路298将已解码的数据位传送到FIFO存储器302的位31中，由此使第一个已解码的前同步码移到FIFO存储器302的位30-27中。以这种方式，解码逻辑电路298接连对接收的串行化AES数字音频数据流中的数据的各个位进行解码，并将每个这种位识别为逻辑“1”、逻辑“0”或前同步码的一部分。随着成功地识别出了每个数据位，将每个数据位传送到FIFO 302的位31中，由此用AES数字数据的第一个32位子帧逐渐地填充FIFO 302。然而，只要随后识别出另一个前同步码，解码逻辑电路298就会断定已经开始对AES数字数据的下一个32位子帧进行解码。因此，将FIFO 302的现有内容计时(clock)到选择器电路138-1中，并且将新识别的前同步码置于FIFO 302的位31-28中，由此开始用AES数字数据的下一个32位子帧来填充FIFO 302。

接下来参照图5，现在将更为详细地描述时间提取电路297从AES串行化数字音频数据流中提取特定时间信息、具体地说是分隔连续前同步码的快时钟的数目的方法。该方法在步骤350处开始，并在步骤352，将要从中提取前面提到的时间信息的AES串行化数字音频数据流输入到时间提取电路297。继续进行到步骤353，将转变计数“T”设为0，并且时间提取电路297开始对输入AES串行化数字音频数据流检查转变(transition)。在步骤354，时间提取电路297在输入AES串行化数字音频数据流中检测第一转变，并假定检测出的转变指明第一前同步码的开始。该方法随后前进到步骤355，其中时间提取电路297开始对输入AES串行化数字音频数据流中检测出的前同步码和后续前同步码之间的快时钟脉冲的数目进行计数。为此，该方法将首先前进到步骤356，其中转变计数T递增1。

前进到步骤357，时间提取电路297随后将转变计数T与33比较，所述33为在AES-3串行化数字音频数据流的连续前同步码之间出现的转变的数目。如果在步骤357确定转变计数T小于33，那么时间提取电路297断定仍未检测出后续前同步码。该方法随后前进到步骤358，其中继续对快时钟脉冲计数。继续进行到步骤359，时间提取电路297继续对输入AES-3串行化数字音频数据流检查后续转变。一旦检测出后续转变，时间提取电路297便再次确定检测出的转变是否指明输入AES-3串行化数字音频数据流中后续前同步码的开始。为此，该方法返回到步骤356，其中，时间提取电路297将以先前描述的有关第一检测出的转变的方式，再次确定随后检测出的转变是否指明输入AES-3串行化数字音频数据流中的后续前同步码。

现在返回到步骤357，如果转变计数T等于33，则该方法前进到步骤360，其中时间提取电路297断定检测出的转变指明输入AES-3串行化数字音频数据流中后续前同步码的开始。该方法将随后前进到步骤362，其中时间提取电路297将快时钟脉冲计数传送到解码逻辑电路298，用于在以预先已通过引用结合于此的共同待审美国专利申请序号10/____(代理人案号IU020259)中描述的方式来对AES-3串行化数字音频数据流进行解码中使用。继续进行到步骤364，时间提取电路297确定是否还有要分析的额外的AES串行化数字音频数据。如果还有要分析的额外数据，则该方法前进到步骤366，用于复位快速时钟脉冲计数。该方法将随后返回到步骤353，用于以前述方式对输入AES串行化数字音频数据流作进一步分析。然而，如果在步骤364确定没有额外的AES串行化数字音频数据需要分析，则该方法将改为在368结束。

因此，这里已公开并图解了用于从通过广播路由器的串行化数字音频数据流中提取所选时间信息的方法，供路由器的各种部件使用。当然，尽管这里已示出并描述了本发明的优选实施例，但本发明所属领域的技术人员可作出各种修改和其它变换而不背离本发明的精髓或原理。因此，保护范围不限于这里描述的实施例，而仅受所附权利要求的限制。

Claims (7)

1.一种从串行化AES数字音频数据流中提取所选时间信息的方法，包括：

由广播路由器检测指明所述串行化AES数字音频数据流的第一前同步码的第一转变；

由广播路由器检测指明所述串行化AES数字音频数据流的后续前同步码的第二转变，其中通过对所述第一转变之后的转变计数来检测所述第二转变，此处由31个居间转变分隔所述第一转变和所述第二转变，其中所述31个转变没有指明所述串行化AES数字音频数据流的所述后续前同步码；以及

确定分隔所述第一前同步码和所述第二前同步码的快时钟脉冲计数。

2.如权利要求1所述的方法，其中，所述确定的快时钟脉冲计数信息适合于在对所述串行化AES数字音频数据流进行解码中使用。

3.如权利要求2所述的方法，还进一步包括将所述确定的快时钟脉冲计数信息传送到解码逻辑电路(298)，以供在对所述串行化AES数字音频数据流进行解码中使用。

4.如权利要求1所述的方法，其中，所述确定的快时钟脉冲计数信息适合于在对所述串行化AES数字音频数据流进行编码中使用。

5.如权利要求4所述的方法，还进一步包括将所述确定的快时钟脉冲计数信息传送到编码逻辑电路，以供在对所述串行化AES数字音频数据流进行编码中使用。

6.一种广播路由器(100)，包括：

解码器电路(296-1)，耦合来接收串行化AES数字音频数据流；

所述解码器电路包括时间提取电路(297)，用于在所述解码器电路进行解码期间从所述串行化AES数字音频数据流中提取时间信息，其中所述时间信息包括分隔指明所述串行化AES数字音频数据流的第一前同步码的第一转变和指明所述串行化AES数字音频数据流的第二前同步码的第二转变的时钟脉冲计数，其中通过对所述第一转变之后的转变计数来检测所述第二转变，此外由31个居间转变分隔所述第一转变和所述第二转变，其中所述31个转变没有指明所述串行化AES数字音频数据流的所述后续前同步码；以及

目标部件(400)，耦合到所述解码器电路(296-1)，所述目标部件从所述串行化AES数字音频数据流中接收所述提取的时间信息；

其中，在执行所述目标部件(400)的至少一个功能期间，所述目标部件(400)利用所述提取的时间信息。

7.如权利要求6所述的广播路由器(100)，其中，还由所述解码器电路(296-1)利用所述提取的时钟脉冲计数信息，以对所述接收的串行化AES数字音频数据流进行解码。

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