CN1656462A - 具有对多个相干性区组支持的数据传送装置 - Google Patents

具有对多个相干性区组支持的数据传送装置 Download PDF

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Abstract

一种能够从源装置(26)以源装置相干性区组大小读出数据并且以目的地(24)相干性区组大小写数据的数据传送装置(38)，即便所述两个区组大小可能是不同的。所述数据传送装置(38)具有寄存器(52，56)，用于存储准备用于执行源装置(26)和目的地(24)之间的数据块传送。所述数据块依照子块传送。除了第一和最后的子块，用于读取的子块的大小相当于源装置相干性区组大小，这是已经使源装置(26)最优化的传送大小。对于编写来说，所述子块的大小是目的地相干性区组大小，这是已经使目的地(24)最优化的传送大小。由此，即便传送本身在具有不同相干性区组的装置(24，26)之中，也可以使读取和编写最优化。

Description

具有对多个相干性区组支持的数据传送装置
技术领域
本发明涉及数据传送装置，特别是直接存储器存取(DMA)装置，具体而言，本发明涉及用于依照系统需求传送数据的数据传送装置。
背景技术
在数据处理系统中，具有代表性的是相对于数据传送定义规则以便使整个系统需要考虑的事项最优化。这种需要考虑的事项之一是定义相干性区组，其涉及存储在存储器中的数据单位。这些单位通常具有与可用于系统的高速缓冲存储器的密切关系。所述高速缓冲存储器用于改善系统性能。其中一个方面是当执行高速缓冲存储器存取时，不仅取出所要求的数据，而且连附加数据也被取出。这是因为与高速缓冲存储器硬件相关的性能以及对接下来可能的存取的预测造成的。将响应所述请求收集的总数据量通称为高速缓存线。在这种情况下，所述高速缓存线以及相干性区组是相同的，这是典型情况。
依照相干性区组是数据分组的假设来设计所述硬件，其中当存取相干数据时，通常在相干系统中传送所述数据分组。相干性区组的数值通常明显大于总线大小。例如，在当前处理系统中，所述相干性区组通常是32字节，而所述总线大小是8字节宽。在这种情况下，一个相干性区组的数据传送在总线上需要4个周期。所述硬件例如通过使用脉冲串(burst)技术来设计，以便使这种传送的性能最优化。由此相干性区组的脉冲串传送将花费比两次传送相干性区组一半的时间要少。
随着系统持续变得越来越复杂，已经有增加相干性区组大小的倾向。随着相干性区组的大小的增加，每相干性区组将存在更多数据。对于维护与所述数据相关联的相干性需求的每个操作来说，由于必须处理更多的数据，由此使得系统更加的复杂。
由此，需要一种技术以便在维护良好性能以及在相干性区组环境中的相干性需求的同时，可以提供数据传送。
附图说明
本发明通过附图并以举例说明的方式来示出，但是这些并不构成对本发明的限制，在所述附图中，相同的参考标记表示同一元件，其中：
图1是依照本发明优选实施例的包含具有不同的相干性需求的多个设备的系统框图；
图2是依照本发明优选实施例的图1系统的数据传送装置的详图；
图3是图2数据传送装置的一部分的更加详细的示图；
图4是用于操作依照优选实施例的图2的数据传送装置的方法流程图；并且
图5是用于操作依照本发明优选实施例的图2的数据传送装置的更加概括的图表。
本领域技术人员将理解的是，附图中的元件仅仅是为了简单并且清楚而示出，而不是按比例描绘的。例如，如图中一些元件的尺寸可能相对于其他元件被夸大了，以便帮助提高对本发明实施例的理解。
具体实施方式
数据传送装置(具有代表性的是直接存储器存取(DMA)控制器)可以被操作以便在具有不同相干性区组大小的装置之间传送数据块，其中相干性区组是在高速缓冲存储器中维护相干性状态的数据单位。这是通过DMA控制器来实现的，所述DMA控制器作为获知用于传送的源和目标装置的相干性区组大小的主机来进行操作。例如，源装置依照子块将数据传送到目标装置，所述子块是目标装置的相干性区组大小而不是源装置的相干性区组大小。参照附图及其描述将更透彻地理解本发明。
图1中所示的是系统10，其包括具有与其相关联的第一相干性区组大小的装置12，具有与其相关联的第二相干性区组大小的装置14，并且所述装置14通过系统总线互连与装置12耦合，系统10还包括与装置12耦合的PCI从属装置16，与装置12耦合的PCI主机18，与装置12耦合的存储器20，与装置14耦合的存储器22，与装置14耦合的外部高速缓冲存储器24，与装置12耦合的外部高速缓冲存储器26，与装置12耦合的其他外部设备28，与装置14耦合的外部高速缓冲存储器26以及与装置14耦合的其他外部设备30。装置12包括本地处理器36以及DMA控制器38。装置14包括本地处理器34以及DMA控制器32。装置12以及14均支持多处理。图1中所示的这些元件可以视作现有技术，除了装置12以及14的相干性区组大小不同以及DMA控制器38和/或32的一些特有特征以外。
在操作中，装置12以及14以协作的方式工作，以便按照程序来实现预期性能。在此过程中，执行各种操作。操作类型之一是通过DMA控制器32或者38之一控制的数据块的数据传送。所述数据块可以出自任何存储器资源，并且到任何其他存储器资源中，并且这种资源包括外部设备。这些外部设备以及存储器资源中的每一个均具有系统程序员所看得见的预定存储空间。这种数据传送的例子是经由系统总线互连在外部高速缓冲存储器26(源装置)以及外部高速缓冲存储器24(目的地)之间的数据传送。DMA控制器32以及38中的每一个被设计成能够依照其所属系统资源的相干性大小来对资源进行读写。然后在目前的情况下，首先假定第一相干性区组大小、即装置12的相干性区组大小是32字节，而第二相干性区组大小、即装置14的相干性区组大小是64字节。对于DMA控制器38作为主机操作的情况来说，DMA控制器38在合理的程度上确保在装置12的控制下将数据块依照32字节的子块从外部高速缓冲存储器26中读出，并且在装置14的控制下依照64字节的块穿过系统总线互连写入外部高速缓冲存储器24。
图2中所示的是DMA控制器38的图表，DMA控制器38包括通路40、通路42以及通路44。控制器32可以按类似方式的图示。这些通路40-44中的每一个可以认为是一个数据传送引擎。诸如DMA控制器38的DMA控制器可以具有更多的通路。通路的数目通常在4到1 6的范围之内，但是可以更多或者更少。通路40包括控制寄存器46、状态寄存器48、源地址寄存器50、源属性寄存器52、目的地址寄存器54、目的地属性寄存器56、字节计数寄存器58、数据缓冲及控制器60以及地址控制器62。这些寄存器全部是常规的寄存器，除了源属性寄存器52以及目的地属性寄存器56的特定方面以外。DMA控制器具有代表性的通路具有数据缓冲及控制器，但是所述缓冲器可以正好是图2中装置的相干性区组大小，而数据缓冲及控制器60的缓冲区大小至少是装置12相干性区组大小的两倍，最好是8倍。由此，缓冲及控制器60具有足够大的缓冲区，其能够依照子块相干性区组来写数据，所述子块相干性区组可以高达装置12相干性区组大小的8倍。
图3示出了更加详细的32位源装置或者目的地属性寄存器52或者56的其中三位，这是用户可编程序的，用于识别源装置或者目的地的相干性区组大小。如果DMA控制器38作为数据传送装置来操作，那么源装置的相干性区组大小将包含在源属性寄存器52中，并且目的地的相干性区组大小将包含在目的地属性寄存器56中。由此，DMA控制器38可以在子块传送中将存在于源装置的数据发送到目的地，所述子块传送与目的地的相干性区组大小匹配。对于源装置相干性区组大小小于目的地的情况下，数据以及缓冲控制器60的缓冲区大小允许累加数据，直到数据量与目的地相干性区组大小匹配。同样地，如果所述源装置相干性区组大小大于目的地的大小，那么数据缓冲及控制器60发送与目的地相干性区组大小匹配的块，在缓冲器中保存其余块，然后继续从所述缓冲器发送子块。由此，当子块从源装置到达时，数据缓冲及控制器60可以累加数据，并且写入与目的地相干性区组大小匹配的更小子块。
对于数据传送来说，读取源装置的资源，然后写入目的地。优选的是，在数据子块中执行读取命令，所述数据子块的合计相当于相干性区组大小，并且从相干性区组的边界开始。读取不能跨越相干性区组边界。组成脉冲串的各个传送(称为跳动(beat))在数量方面相当于总线大小，并且由此小于相干性区组大小。具有代表性的跳动是相干性区组大小的四分之一。由此，在此例子中，所述相干性区组大小是32字节并且每个跳动是8字节。由此，除跳动大小以外，每个完整8字节存取还有跳动边界。然而，所述初始地址可以从没有处于跳动边界的位置开始。第一跳动是从初始地址到跳动边界的数据。由此，在所述初始地址没有与跳动边界对准的情况中，第一跳动小于完整跳动大小，但是以后的存取具有完整跳动大小，除最后跳动也许例外。
图4中所示的是示出了用于在源装置具有32字节相干性区组大小并且目的地具有64字节相干性区组大小情况下的读和写的方法流程图。对于读取来说，存在用于确定留待读取的字节计数是否大于零的步骤，如步骤104所示。如果大于零，那么下一步、即步骤106将确定读取开始的位置是否与相干性区组边界(在该情况下是32字节边界)对准，以及是否字节计数保持大于或等于相干性区组大小(在该情况下是32字节)。如果此地址没有处于此32字节边界，那么如步骤112所示执行子32字节读取。此读取将来自于所述初始地址的数据返回到下一相干性区组边界，其中所述初始地址是没有与相干性区组边界对准的。此步骤112可以在多个步骤中进行。这些多个步骤的第一步骤是检索可能与跳动边界对准或可能不对准的第一跳动。当第一跳动没有与跳动边界对准时，从初始地址到跳动边界的数据是被首次存取的跳动的一部分。其余子块因此能通过子块中的其余跳动的脉冲串来获得。由此，在存取第一子块之后，在数据缓冲及控制器60的缓冲器中累加它，并且减少字节计数，如步骤110所示。在步骤104，通过确保剩余字节计数大于零来继续所述过程，然后确定下一地址对准相干性区组，并且剩余字节计数大于或等于所述区组，这应该在仅仅第一传送已经传送直到相干性区组边界之后。由此，相干性区组大小的数据继续被传送，直到字节计数表明传送已经完成，或者剩余字节计数小于相干性区组大小为止。最后的传送可以小于完整32字节，以便在步骤106确定下一传送是32字节对准并且大于或等于32字节将是“否”。如此，由于读取不会作为相干性区组脉冲串的一部分来执行，所以最后的传送往往依照与第一传送类似的方式处理。该类型的特殊传送在本领域中普通技术人员的范围之内。然而，这种传送没有相干性区组传送那么有效。
对于第一步编写方法来说、即步骤114用于确定是否存在留待编写的任何字节。如果剩余字节计数的字节大于零，开始它必定是，那么确定与目的地相关性边界对准(在该情况下是64字节)以及剩余字节计数是否大于或等于相干性区组大小(在该情况下是64字节)。对于初始地址不重合的情况来说，通过如步骤122所示那样执行子64字节编写来实现特殊处理。第一编写从处于目的地初始地址的数据开始，并且继续到目的地的下一相干性区组。在此例子中，直到从初始地址到64字节界的数据量已经在数据缓冲及控制器60中累加，才执行编写。
在向目的地的第一数据传送之后，除最后一个之外，后来的传送将处于相干性区组边界，并且由此有效地传送数据，这是因为将其以目的地相干性区组大小来传送。除非它在相干性区组边界结束，否则最后的传送将需要不同的处理，并且由步骤122处理。
对于数据块的传送来说，存在这样的读取，其中组成数据块的除第一和最后的子块外所有子块对于以系统相干性区组大小的传送都是确定的，在所述系统上驻留有源装置或者与其相耦合(源装置相干性区组大小)。这样做具有依照使源装置的系统最优化的比率来进行读取的优势。对随后到目的地的传送来说同样是成立的。除第一和最后的子块之外，传送到目的地的子块以系统的相干性区组大小被传送，在所述系统处驻留有源装置或者与其相关联(目的地相干性区组大小)。这样做具有依照使目的地的系统最优化的比率来进行编写的优势。由此，即使当目的地相干性区组大小不同于所述源装置相干性区组大小时，所述数据传送也依照使读取和编写最优化的方式来进行，借以维持源装置和目的地要求的数据相干性。
图5中所示的是示出了读取或者编写的主要步骤的更加概括的流程图。第一步是通过确定字节计数来确定是否存在待传送的数据，步骤204。如果目前待传送的数据处于相干性区组边界，并且剩余字节计数大于或等于相干性区组大小(步骤210)，那么进行下一个(步骤212)相干性区组传送，并且减少字节计数。如果在步骤210确定所述数据没有处于相干性区组边界(这仅仅发生在第一传送时)，或者如果剩余字节计数小于所述相干性区组大小(这将仅仅发生在最后的传送时)，那么通过子相干性区组传送步骤208进行特殊的传送处理。所述特殊处理不是一个很难的任务，但是执行它需要时间，并且不同于最优化的相干性区组传送。由此，特殊的第一和最后的传送允许其余的传送使相干性区组大小最优化的优势。
在上述规范中，本发明已经参照特殊实施例进行了描述。然而，本领域中普通技术人员将理解的是，在不脱离本发明范围的情况下可以作出各种修改和变化，本发明的范围由所附权利要求书限定。据此，说明书和附图将是例证性的，而不是限制性的意义，并且所有这种修改都包括在本发明的范围内。
已经根据特殊的实施例描述了利益、其他优势和问题的解决方案。然而，可能引起所述利益、优势或者解决方案发生或者变得更加明确的利益、优势、问题的解决方案以及任何元素都看作是非关键性的、非必需的或者任意或所有权利要求的基本特征或元素。正如在此使用的，术语“包括”或者其任何其他变化意图是涵概非独占的包含，由此包括一列元件的过程、方法、文章或者设备，不只包括那些元件，而且还可以包括没有明显列出的其他元件，或者这种过程、方法、文章或者设备内在的元件。

Claims (26)

1.一种数据传送装置(DTU)，其包括：
第一数据传送引擎，对应于第一源装置和第一目的地之间的通信通路，所述第一数据传送引擎包括：
源地址存储电路，用于存储源地址；
目的地址存储电路，用于存储目的地址；
源属性存储电路，具有用于存储对应于所述源装置的第一相干性区组的相干性区组字段；以及
目的地属性存储电路，具有用于存储对应于目的地的第二相干性区组的相干性区组字段。
2.如权利要求1所述的DTU，其中，所述第一相干性区组不同于第二相干性区组。
3.如权利要求1所述的DTU，其中，所述DTU将数据块从源装置传送到目的地。
4.如权利要求3所述的DTU，其中，所述DTU从源装置传送数据块的子块，所述子块具有至多第一相干性区组的大小。
5.如权利要求4所述的DTU，其中，所述子块不跨越源装置的相干性区组边界。
6.如权利要求4所述的DTU，其中，所述DTU从源装置接收对应于子块的第一跳动，所述第一跳动包括存储在源地址的数据，所述源地址对应于数据块的初始地址。
7.如权利要求6所述的DTU，其中，所述第一跳动具有对应于至多通信通路数据传送大小的跳动大小。
8.如权利要求7所述的DTU，其中，所述第一跳动与源装置的相干性区组边界不重合，并且第一子块小于第一相干性区组。
9.如权利要求4所述的DTU，其中，所述DTU向目的地传送数据块的第二子块，数据的所述第二子块具有至多第二相干性区组的大小。
10.如权利要求9所述的DTU，其中，第一子块的一部分和第二子块的一部分是相同的部分。
11.如权利要求1所述的DTU，还包括：
第二数据传送引擎，对应于第二源装置和第二目的地之间的通信通路，所述第二数据传送引擎包括：
源地址存储电路，用于存储源地址；
目的地址存储电路，用于存储目的地址；
源属性存储电路，具有用于存储对应于所述源装置的第一相干性区组的相干性区组字段；以及
目的地属性存储电路，具有用于存储对应于目的地的第二相干性区组的相干性区组字段。
12.如权利要求1所述的DTU，其中，所述源属性存储器电路中的相干性区组字段和目的地属性存储器电路中的相干性区组字段是用户可编程序的。
13.一种包括如权利要求1所述的DTU的数据处理器。
14.一种用于传送数据块的方法，其包括：
从用户可编程序的相干性区组字段确定第一和第二相干性区组；
确定对应于所述数据块的数据块大小；
从对应于第一相干性区组的源装置请求数据块的第一接收子块，其中所述第一接收子块具有至多第一相干性区组的大小；
从源装置接收所述第一接收子块；并且
向对应于第二相干性区组的目的地提供数据块的第一发送子块，其中所述第一发送子块具有至多第二相干性区组的大小，并且至少所述第一接收子块的一部分以及所述第一发送子块的一部分是数据块的相同部分。
15.如权利要求14所述的方法，其包括：
在从源装置接收所述第一接收子块之后，从源装置请求数据块的第二接收子块，其中第二接收子块具有至多所述第一相干性区组的大小；以及
接收第二接收子块。
16.如权利要求15所述的方法，其中，所述第二接收子块的大小相当于所述第一相干性区组。
17.如权利要求14所述的方法，其包括：
在向目的地提供所述第一发送提供子块之后，向目的地提供数据块的第二提供子块，其中所述第二发送子块具有至多所述第二相干性区组的大小。
18.如权利要求17所述的方法，其中，所述第二发送子块的大小相当于第二相干性区组。
19.如权利要求17所述的方法，其中，所述第一接收子块包括所述第一以及第二发送子块。
20.如权利要求14所述的方法，其中，所述第一接收子块具有具有源装置中初始地址的特征。
21.如权利要求20所述的方法，其中，如果所述初始地址与源装置的第一相干性区组边界不重合，那么所述第一接收子块小于所述第一相干性区组。
22.如权利要求21所述的方法，其中，如果所述初始地址与源装置的第一相干性区组边界不重合，那么接收所述第一接收子块包括：
接收对应于所述第一接收子块的第一跳动，所述第一跳动包括存储在初始地址的数据；以及
接收对应于所述第一接收子块的后来的剩余跳动，其中所述剩余跳动不跨越源装置的第二相干性区组边界。
23.如权利要求22所述的方法，其中，如果所述初始地址与源装置的跳动边界不重合，那么所述第一发送子块包括所述第一跳动的一部分。
24.如权利要求14所述的方法，其中，所述第一发送子块具有具有目的地中初始地址的特征，其中如果所述初始地址与目的地的第一相干性区组边界不重合，那么所述第一发送子块小于第二相干性区组。
25.如权利要求24所述的方法，其中，如果所述初始地址与目的地的跳动边界不重合，那么提供所述第一发送子块包括：
向目的地初始地址提供对应于所述第一发送子块的子跳动；以及
提供对应于所述第一发送子块的后来的剩余跳动，其中所述剩余跳动不跨越目的地的第二相干性区组边界。
26.一种系统，其包括：
第一处理器，具有第一高速缓冲存储器以及对应于所述第一高速缓冲存储器的第一相干性区组；
第二处理器，具有第二高速缓冲存储器以及对应于第二高速缓冲存储器的第二相干性区组，所述第二相干性区组不同于所述第一相干性区组；以及
数据传送装置，与所述第一处理器以及第二处理器耦合，用于在所述第一处理器和第二处理器之间传送数据，其中所述数据传送装置包括：
属性存储电路，具有用于存储第一相干性区组的第一相干性区组字段，以及用于存储第二相干性区组的第二相干性区组字段。
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