CN1635487A - 一种基于386ex cpu的嵌入式计算机系统 - Google Patents

Abstract

本发明涉及一种基于386EX CPU的嵌入式计算机系统，该系统包括一386EX CPU中央处理单元、静态随机存储芯片、快闪存储芯片、电平转换芯片、RS232连接芯片和看门狗芯片，其特征在于还包括一实时差错检测与纠错芯片、底板连接器、DDC61580协议芯片及实时多任务操作系统。本发明是基于386EX CPU的嵌入式计算机系统，提高了计算机系统的整体性能，是一种高性能、高可靠的航天计算机系统，其可以应用于我国载人航天、空间探测、卫星组网等任务中去，将提高我国航天计算机的抗辐射、可靠性的能力，提高了计算机系统的处理能力和软件系统的可维护性能，对推动我国空间科学技术的发展有很大的意义。

Description

一种基于386EX CPU的嵌入式计算机系统

技术领域

本发明涉及一嵌入式计算机系统，尤其涉及一种应用于航空航天领域内的一种基于386EX CPU的嵌入式计算机系统。

背景技术

航天计算机由于其处理数据量大、严酷的生存环境和艰难的维护条件，对可靠性与处理性能要求非常高，以往的星载计算机采用的CPU一般为8086或是80C186，如东方红三号星载计算机和航天清华一号小卫星，少量采用80386，如哈尔滨工业大学研制的立体测绘小卫星，同时，星载计算机中的静态随机存储器(SRAM)抗单粒子辐射而发生数据错误的方法都采用专用纠错检错芯片外加时序控制逻辑实现，如中巴地球资源卫星“资源一号”星载计算机，其采用Harris公司生产的54HC630检错纠错芯片，外加检错纠错控制逻辑电路。这种星载计算机的单机处理能力低，集成度不高。

另外，对于CPU资源较少，任务比较简单的软件，程序员可以在应用程序中自己管理整个系统资源，而不需要操作系统，但对于比较复杂的嵌入式系统，CPU资源非常大，而目前大部分星载计算机上未采用操作系统，少量采用类似DOS的单任务操作系统，其可维护性差、开发效率低。不仅影响应用系统软件的可靠性，而且不利于软件的集体开发，影响软件的开发效率，同时使软件的维护性大打折扣，影响软件的共享和继承。不能满足进行大型、综合性空间实验，进行深空探索，实现航天器的自主控制和对高速数据的综合处理的要求。

随着我国航天工程的发展，现有航天计算机系统越来越不能满足对计算机系统的处理能力、集成度、体积、重量和对软件可维护性等方面的要求。

发明内容

本发明要解决的技术问题是提供一基于386EX CPU的嵌入式计算机系统，提高计算机系统的性能，减小计算机系统体积和重量，降低成本，提高了处理能力和可靠性，进一步增强了系统的可维护性。

为了解决上述技术问题，本发明提供一种基于386EX CPU的嵌入式计算机系统，包括一386EX CPU中央处理单元、静态随机存储芯片、快闪存储芯片、电平转换芯片、RS232连接芯片和看门狗芯片，其特征在于还包括一实时差错检测与纠错芯片、底板连接器、DDC61580协议芯片及实时多任务操作系统，其中，所述中央处理单元、所述实时差错检测与纠错芯片、所述底板连接器、所述静态随机存储芯片、所述DDC61580协议芯片与所述快闪存储芯片之间通过数据总线和地址总线进行通讯，通过控制信号进行操作控制，所述看门狗芯片与所述中央处理单元相连，所述RS232连接芯片通过电平转换芯片与中央处理单元相连，所述实时多任务操作系统支持对系统硬件驱动的访问.使用时插卡式结构的外部设备通过所述底板连接器与本发明的嵌入式计算机系统进行通信。

在上述方案中，在所述中央处理单元发出的实时差错检测与纠错芯片的片选信号有效时，所述中央处理单元通过所述实时差错检测与纠错芯片对从所述静态随机存储芯片中读取的数据进行检错和纠错，此时，关闭检错与纠错功能，所述中央处理单元与所述静态随机存储芯片直接通讯；所述中央处理单元发出的实时差错检测与纠错芯片的片选信号无效时，所述实时差错检测与纠错芯片输出为高阻。

在上述方案中，所述实时差错检测与纠错芯片将检错与纠错单元与时序控制电路集成在一块现场可编程门阵列芯片中，用于中央处理单元从所述静态随机存储器中读取数据的检错与纠错。

在上述方案中，所述中央处理单元发出的片选信号和高、低字节有效信号以及读写信号经由所述差错检测与纠错芯片内部逻辑组合分别生成快闪存储芯片和所述DDC61580芯片的片选信号、读写信号以及读写控制信号。

在上述方案中，所述DDC61580协议芯片通过1553B变压器与1553B连接器连接。

在上述方案中，通过1553B总线与外部进行通讯，所述DDC61580协议芯片通过与所述1553变压器耦合产生通信传输信号，经所述1553B连接器传输至各远置终端载荷。

在上述方案中，所述中央处理单元为Intel 386EX中央处理单元。

在上述方案中，所述看门狗芯片为MAX692芯片，提供系统立即复位并重新启动功能。

在上述方案中，所述电平转换芯片为MAX232芯片，用于TTL电平和RS232电平相互转换。

在上述方案中，所述底板连接器为插槽式结构，5v供电，每插槽使用150芯接插件，其中A1到A32、B1到B32、C1到C32的96芯和目前的186底板连接器兼容，包括386的地址、数据、控制总线和中断、定时器、片选的引脚；后面的A33到A50、B33到B50、C33到C50的54芯用于高速接口1394的数据、控制引脚和其它设备自定义引脚。

在上述方案中，所述实时多任务操作系统为VxWorks实时多任务操作系统，包括一板级支持包，实现了所述的VxWorks实时多任务操作系统的移植。

在上述方案中，所述板级支持包提供所述VxWorks实时多任务操作系统与所述嵌入式计算机系统硬件环境的基本接口，提供上电时硬件初始化，支持所述VxWorks实时多任务操作系统对硬件驱动的访问，其运行步骤包括：

a)复位中央处理单元，初始化内存系统、栈指针和寄存器并传递启动类型；

b)代码重定位，对于ROM中驻留映像重定位数据段，其它映像重定位代码段和数据段，如为压缩映像，解压缩，初始化RAM；

c)系统初始化，首先完成多任务环境建立前的通用代码初始化，然后激活VxWorks内核，建立多任务环境。

d)操作系统启动完成，启动用户应用程序。

由上可知，本发明所述的嵌入式计算机系统提高了系统性能，增强了处理能力和可靠性，同时，提高了软件的可维护性。

附图说明

图1为本发明实施例的嵌入式计算机系统的结构示意图；

图2为本发明实施例中的实时差错检测与纠错芯片的功能模块图；

图3为本发明实施例中的实时差错检测与纠错芯片的时序控制单元生成信号波形图；

图4为本发明实施例中的实时多任务操作系统的板级支持包的运行流程示意图。

具体实施方式

下面结合附图详细说明本发明的技术方案。

如图1所示，一嵌入式计算机系统12由以下硬件组成：386EX CPU中央处理单元1、静态随机存储芯片(SRAM)2、实时差错检测与纠错芯片3、快闪存储芯片4、DDC61580协议芯片5、看门狗芯片6、电平转换芯片7、RS232串口芯片8、底板连接器9、1553B变压器10及1553B连接器11，以上硬件组成CPU主板。实时差错检测与纠错芯片3、底板连接器9、静态随机存储芯片2、DDC61580协议芯片、快闪存储芯片与CPU之间通过数据总线和地址总线进行通讯，通过控制信号进行操作控制，看门狗芯片6与CPU相连，RS232串口芯片8通过电平转换芯片7与CPU相连，插卡式结构的外部设备通过底板连接器9与基于386EX CPU的嵌入式计算机系统进行通信。

本实施例CPU选用INTEL386EX芯片，其外部数据总线为16位，地址总线为26位，寻址空间是64Mbyte，386EX CPU的处理能力在CLK2时钟信号为66MHZ时约为10~11MIPS。

对于航天器传输的数据按传输速度可分为两类：一类为数据传输速率高，数据量大的数据，如图象信息等。这类数据对传输的误码要求不高，且需要这类数据的设备也不多，使用高速点对点方式(如RS422)的传输或高速总线(如1394总线)系统比较合适；另一类为低速高可靠性传输的工程遥测遥控数据。这类数据类型复杂，需要这种传输的设备多，可靠性要求高，采用高可靠性的总线方式传输是最合适的选择，对于各类航天器中的分布式计算机系统，1553B总线作为低速数传信道有其极大的优越性。本发明实施例的计算机系统硬件部分中的MIL-STD-1553B总线是美国空军电子综合系统联网的标准总线，选用DDC公司的61580芯片作为1553B总线接口的协议芯片。根据初始化参数的不同，可分别工作在BC、RT、MT、BM四种不同的工作模式，自动完成总线通讯，并在通讯的消息结束或出现异常时发出中断服务请求。CPU根据中断服务请求对通讯进行控制和管理，DDC61580协议芯片5和1553B总线多采用变压器藕合方式(也可采用点对点连接)，在本实施例中的DDC61580芯片5与1553B变压器10耦合产生通信传输信号通过1553B连接器输出给各远置终端载荷。

CPU1与DDC61580协议芯片5之间的接口设计采用61580协议芯片5的16-BIT BUFFERED MODE，16-BIT BUFFERED MODE是61580协议芯片5最普通的连接模式，它为16位或32位的微处理器提供一个直接的、共享的RAM接口。在这种模式下，61580协议芯片5内部的地址和数据与微处理器的地址数据总线是分开的。

本发明实施例选用的程序和数据存储器分别为快闪存储(FLASH)芯片4和静态随机存储芯片(SRAM)2。

FLASH芯片4有8根数据线，386EX CPU有16根，选择两片FLASH芯片，一个为数据低8位，另一个为数据高8位，片选采用CPU片选信号UCS#。SRAM是4模块芯片，数据线有32根，用其中两个模块，片选采用CSO#，BHE#，BLE#信号。

CPU发出的片选信号和高、低字节有效信号以及读写信号经由所述差错检测与纠错芯片内部逻辑组合分别生成快闪存储芯片和所述DDC61580芯片的片选信号、读写信号以及读写控制信号。在各芯片的片选信号有效的前提下，通过读写控制信号控制数据输入与输出。

本发明实施例的看门狗芯片6选用Max692芯片，Max692的作用是上电复位以及重启系统。386EX CPU的启动、复位信号是RESET管脚，它的作用是启动复位处理器使之脱离POWERDOWN MODE、IDLE MODE以及软硬件的其他异常情况。DDC 61580协议芯片5的上电复位信号是也是管脚MSTCLR#。选择386EX CPU片选信号CS3#作为Max692芯片的喂狗输入。

本发明实施例的电平转换芯片7选用Max232芯片，用于TTL电平与RS232电平相互转换。MAX232芯片是双路驱动/接收器，内部包括电容型的电压生成器，可以将单5V电源转换成符合EIA/TIA-232-E的电压等级。接收器将EIA/TIA-232-E标准的输入电平转换成5VTTL/CMOS电平。接收器的典型临界值是1.3V，典型磁滞是0.5V，可以接收±30V的输入信号。驱动器(发送器)将TTL/CMOS输入电平转换成EIA/TIA-232-E电平。

本发明实施例的底板连接器9为插槽式结构，5v供电，每插槽使用150芯接插件，其中A1到A32、B1到B32、C1到C32的96芯和目前的186底板连接器兼容，包括386的地址、数据、控制总线和中断、定时器、片选的引脚；后面的A33到A50、B33到B50、C33到C50的54芯用于高速接口1394的数据、控制引脚和其它设备自定义引脚。插卡式外部设备通过底板连接器9与CPU主板相连，进行通信。

为了提高航天计算机的高可靠性，解决空间环境中由于单粒子翻转而导致的静态存储器(SRAM)中存储的数据发生小概率错误的问题，本发明实施例采用[12，8]汉明纠错编码技术，通过VHDL语言编程，利用现场可编程门阵列(FPGA)芯片下载一次成形为实时差错检测与纠错芯片3，其将检错与纠错芯片与时序控制电路集成在一块现场可编程门阵列芯片中，能够适应CPU时钟信号clk2的不同频率，并且能够通过软件的控制使FPGA的纠错编码功能关闭和开启。

实时差错检测与纠错芯片电路采用“数据流直通”的方式，也就是说实时差错检测与纠错芯片电路处于CPU和SRAM之间，对于CPU来说，SRAM是透明的，实时差错检测与纠错芯片电路将CPU和SRAM隔离起来。

当中央处理单元(CPU)向静态随机存储器(SRAM)写入数据时，数据位DB7～DB0生成校验位CB3～CB0，数据位与校验位同时写入静态随机存储器(SRAM)中；当CPU从SRAM中读取数据时，数据位和校验位均读到实时差错检测与纠错芯片中，使用刚刚读入的数据位重新生成校验位，新生成的校验位与原来写入时的校验位做异或运算，其结果就是校验子。由生成的校验子控制纠错单元，哪一位出错就将相应位的数据取反，实现纠错。

图2中示出了实时差错检测与纠错芯片电路中的输入和输出信号，现详细说明如下：

输入信号：

ccs0为CPU片选信号；ads为CPU的地址选通信号；clk2为CPU的时钟脉冲；clkout是clk2的二分频时钟脉冲信号；cdbh是CPU的高八位数据总线信号；cbhe是CPU高字节使能信号；wr是CPU写信号；w_r是CPU读写控制信号。

输出信号：

实时差错检测与纠错芯片向SRAM输出数据信号srmdb，以及向SRAM输出控制信号，如SRAM片选信号srmcsh、使能信号srmoe、写信号srmwe。

如图2所示，实时差错检测与纠错芯片由以下功能单元组成：编码单元21、二选一数据选择单元22、第一控制单元23、第二控制单元24、锁存单元25、检错与纠错单元26及时序控制单元27，其中：

编码单元21：在中央处理单元(CPU)向静态随机存储器(SRAM)中写入数据时，CPU发出的8位数据经过编码单元21生成4位校验位，并且连同8位数据(共12位)一起存入SRAM中；

二选一数据选择单元22：由CPU的读写控制信号w_r控制选择哪一路数据。当w_r为1时说明CPU向SRAM中写数据，选择经由编码单元21输出的数据；当w_r为0时说明CPU读取SRAM中数据，选择经由检错与纠错单元26输出的数据。

控制单元：在实时差错检测与纠错芯片中，包含两个控制单元，连接CPU端的第一控制单元23和连接SRAM端的第二控制单元24。当片选信号ccs0为1，即片选信号ccs0无效时，两个控制单元均输出高阻，此时在整个386EXCPU系统中，实时差错检测与纠错芯片未被选中，但不影响数据总线的工作，换句话说，当CPU不对SRAM进行读写操作时，实时差错检测与纠错芯片电路端片选信号无效，实时差错检测与纠错芯片电路的数据总线被驱动为高阻。

第一控制单元23的工作过程是，当读写控制信号w_r为1时，CPU向SRAM中写入数据，第一控制单元23输入通路打开，从CPU中输入数据；当w_r为0时，CPU从SRAM中读入数据，第一控制单元23的输出通路打开输出数据给CPU。

第二控制单元24的工作过程是，在w_r为1时，CPU向SRAM中写入数据，此时第二控制单元输出通路打开输出数据(8位数据位和4位校验位)给SRAM；当w_r为0时，CPU从SRAM中读入数据，但是此时还需要根据SRAM中的数据是否发生错误来处理，当SRAM中的数据无错时，第二控制单元24保持输入状态，当SRAM中的数据发生错误时，错误标志fault输出高脉冲，第二控制单元24的输出通路打开输出纠正后的数据给SRAM。

检错与纠错单元26：在CPU从SRAM中读入数据时，检查SRAM中的数据是否发生错误，若发生错误则纠正。时序控制单元27输出的脉冲信号flagoe来控制检错与纠错单元的开关，当flagoe输出为1，即时序控制单元输出为高脉冲时，检错与纠错单元开，若读取SRAM中的数据发生了错误，则fault输出为1，反之输出为0；当flagoe输出为0时，检错与纠错单元关，fault输出亦为0。

锁存单元25：保证在CPU读取SRAM中数据的整个过程中，锁存单元中的数据稳定不发生抖动。这就需要在特定时刻将数据锁存起来，这一时刻由时序控制单元27生成的锁存脉冲信号flaglat来控制，flaglat信号输出为1，则数据锁存，flaglat信号输出为0，则数据不锁存。

时序控制单元27：每次CPU读取SRAM中的数据时，时钟开始计数，时钟的清零端由CPU的ads信号控制，配合clk2信号和clkout信号来完成提取特定脉冲的功能，提供给锁存单元锁存脉冲flaglat信号，以及提供给检错与纠错单元26输出错误标志信号fault的脉冲控制信号flagoe。

实时差错检测与纠错芯片适应CPU的不同时钟频率与上电复位时向实时差错检测与纠错芯片内写入选择时钟频率的数据有关。本发明实施例能够适应CPU时钟信号clk2的不同时钟频率，如66MHz、50MHz、40MHz、33MHz，因此时序控制单元内部生成四组计数信号(flagoe、flaglat、flagwe)，根据不同的时钟频率来选择相应的一组输出信号。具体实现方法是使用CPU的地址线在实时差错检测与纠错芯片内部生成地址译码器，选择CPU某个片选信号作为地址译码器的选通信号，通过CPU地址线和片选信号配合使其中的特定寄存器有效，由cdbh的第一位和第零位写入实时检错与纠错芯片中的相应寄存器的数值来确定时钟频率。具体说当cdbh写入11时表明CPU时钟信号clk2频率为66MHz，写入10表明时钟频率是50MHz，写入01时表明钟频率为40MHz，写入00时表明时钟频率为33MHz(默认值)。

clk2为66MHz、50MHz和33MHz的情况下CPU完成读SRAM中数据所需时间为120ns，在40MHz的情况下完成这一过程需要的时间为150ns。当clk2频率为66MHz时，时序控制单元输出波形图如图3所示。

此外，实时差错检测与纠错芯片中以CPU读写SRAM的高字节为例来说明实时差错检测与纠错芯片电路。如果处理低八位数据，实时差错检测与纠错芯片电路只需把cbhe换成cble(图中未示出)，把cdbh换成cdbl(图中未示出)即可，其中，cble为CPU低字节使能信号，cdbl为CPU低八位数据总线信号。

此外，实时差错检测与纠错芯片能够纠正一个字节内的单个错误，同时也适用于字的读写操作中。当进行字节的读写操作时，根据cbhe(CPU高字节使能信号)或cble(CPU低字节使能信号)哪一个有效来控制是高字节读写还是低字节读写。当进行字的读写操作时，cbhe和cble均有效。在16位字的读写操作中，实时检错与纠错芯片要实现字的读写检错与纠错，需将两个本发明实施例中描述的实时检错与纠错芯片集成在一片现场可编程门阵列(FPGA)芯片中，再由片选信号选择是高、低字节读写操作还是字的读、写操作。字的读写过程与上述高8位数据的读写操作过程相同。

此外，实时差错检测与纠错芯片可以通过软件控制使实时差错检测与纠错芯片中的检错与纠错功能关闭和开启。当实时差错检测与纠错芯片关闭时，实时差错检测与纠错芯片不再具有检错与纠错功能，此时CPU可以正常的向SRAM中写入数据，但是当CPU从SRAM中读取数据时，读出的数据将不再进行检错和纠错，直接读入CPU中，当然也不存在纠正SRAM中错误数据的功能。具体实现方法如前所述还是使用由CPU的地址线在实时差错检测与纠错芯片内部生成地址译码器，通过CPU地址线和片选信号配合使其中的另一个特定寄存器有效，由cdbh的第零位写入实时差错检测与纠错芯片中相应寄存器的数值来确定实时差错检测与纠错芯片功能的关闭和开启，当写入值为l时检错与纠错功能开启(默认值)，反之检错与纠错功能关闭。

此外，实时差错检测与纠错芯片虽然是基于386EX CPU系统，利用VHDL语言编程，采用FPGA实现，但是对于其它时序和速度满足要求的系统同样适用，只需对实时差错检测与纠错芯片中的时序控制单元模块进行修改。

从我国的航天计算机的现状看，大部分未采用操作系统，少量采用类似DOS的单任务操作系统。WindRiver公司的VxWorks被认为是一种优秀的操作系统，一些典型的应用有F-22战斗机，爱国者导弹，火星探测器，国际空间站上的有效载荷计算机等。目前国内用户包括航空部631，二院204所等。VxWorks支持包括X86系列，POWERPC系列，SPARC系列，ARM系列，MIPS系列等几乎所有流行的CPU。

本发明的嵌入式计算机系统软件部分以VxWorks实时多任务操作系统为平台，并通过板级支持包(BSP)实现了VxWorks实时多任务操作系统(RTOS)的移植。

板级支持包提供VxWorks同硬件环境的基本接口界面，负责上电时硬件初始化，支持VxWorks对硬件驱动的访问，将VxWorks中硬件相关和硬件无关的软件集成到一体。

VxWorks的BSP可以驻留于ROM(Read Only Memory)或FLASH中，也可以在线加载。对于大部分嵌入式计算机，其启动代码是驻留在ROM中的，本系统中的启动代码驻留在ROM中。

图4是VxWorks BSP的简单运行流程示意图，如图4所示，其运行步骤为：

步骤410，复位中央处理单元，初始化内存系统、栈指针和寄存器并传递启动类型；

步骤420，代码重定位，对于ROM中驻留映像重定位数据段，其它映像重定位代码段和数据段，如为压缩映像，解压缩，初始化RAM；

步骤430，系统初始化，首先完成多任务环境建立前的通用代码初始化，然后激活VxWorks内核，建立多任务环境。

步骤440，操作系统启动完成，启动用户应用程序。

本发明实现软件的在轨维护，硬件上采用可重复在线编程的器件FLASH，FLASH一般有较大的存储容量，一半用来存储固定代码，另一半空间则可以用于软件在轨维护的文件系统存储。

本发明基于386EX CPU的嵌入式计算机系统，是一种高性能、高可靠的航天计算机系统，其可以应用于我国载人航天、空间探测、卫星组网等任务中去，将提高了我国航天计算机的抗辐射、可靠性的能力，提高了计算机系统的处理能力和对软件系统的可维护性能，对推动我国空间科学技术的发展有很大的意义。

Claims (11)

1.一种基于386EX CPU的嵌入式计算机系统，包括一386EX CPU中央处理单元、静态随机存储芯片、快闪存储芯片、电平转换芯片、RS232连接芯片和看门狗芯片，其特征在于还包括一实时差错检测与纠错芯片、底板连接器、DDC61580协议芯片及实时多任务操作系统，其中，所述中央处理单元、所述实时差错检测与纠错芯片、所述底板连接器、所述静态随机存储芯片、所述DDC61580协议芯片与所述快闪存储芯片之间通过数据总线和地址总线进行通讯，通过控制信号进行操作控制，所述看门狗芯片与所述中央处理单元相连，所述RS232连接芯片通过电平转换芯片与中央处理单元相连，所述实时多任务操作系统支持对系统硬件驱动的访问。

2.如权利要求1所述的基于386EX CPU的嵌入式计算机系统，其特征在于在所述中央处理单元发出的实时差错检测与纠错芯片的片选信号有效时，所述中央处理单元通过所述实时差错检测与纠错芯片对从所述静态随机存储芯片中读取的数据进行检错和纠错，此时，关闭检错与纠错功能，所述中央处理单元与所述静态随机存储芯片直接通讯；所述中央处理单元发出的实时差错检测与纠错芯片的片选信号无效时，所述实时差错检测与纠错芯片输出为高阻。

3.如权利要求1和2所述的基于386EX CPU的嵌入式计算机系统，其特征在于所述实时差错检测与纠错芯片将检错与纠错单元与时序控制电路集成在一块现场可编程门阵列芯片中，用于中央处理单元从所述静态随机存储器中读取数据的检错与纠错。

4.如权利要求1所述的基于386EX CPU的嵌入式计算机系统，其特征在于所述中央处理单元发出的片选信号和高、低字节有效信号以及读写信号经由所述差错检测与纠错芯片内部逻辑组合分别生成快闪存储芯片和所述DDC61580芯片的片选信号、读写信号以及读写控制信号。

5.如权利要求1所述的基于386EX CPU的嵌入式计算机系统，其特征在于所述DDC61580协议芯片通过1553B变压器与1553B连接器连接。

6.如权利要求1和5所述的基于386EX CPU的嵌入式计算机系统，其特征在于通过1553B总线与外部进行通讯，所述DDC61580协议芯片通过与所述1553变压器耦合产生通信传输信号，经所述1553B连接器传输至各远置终端载荷。

7.如权利要求1所述的基于386EX CPU的嵌入式计算机系统，其特征在于所述看门狗芯片为MAX692芯片，提供立即系统复位并重新启动功能。

8.如权利要求1所述的基于386EX CPU的嵌入式计算机系统，其特征在于所述电平转换芯片为MAX232芯片，用于TTL电平和RS232电平相互转换。

9.如权利要求1所述的基于386EX CPU的嵌入式计算机系统，其特征在于所述底板连接器为插槽式结构，5v供电，每插槽使用150芯接插件，其中A1到A32、B1到B32、C1到C32的96芯和目前的186底板连接器兼容，包括386的地址、数据、控制总线和中断、定时器、片选的引脚；后面的A33到A50、B33到B50、C33到C50的54芯用于高速接口1394的数据、控制引脚和其它设备自定义引脚。

10.如权利要求1所述的基于386EX CPU的嵌入式计算机系统，其特征在于所述实时多任务操作系统为VxWorks实时多任务操作系统，包括一板级支持包，实现了所述的VxWorks实时多任务操作系统的移植。

11.如权利要求10所述的基于386EX CPU的嵌入式计算机系统，其特征在于所述板级支持包提供所述VxWorks实时多任务操作系统与所述嵌入式计算机系统硬件环境的基本接口，提供上电时硬件初始化，支持所述VxWorks实时多任务操作系统对硬件驱动的访问，其运行步骤包括：

a)复位中央处理单元，初始化内存系统、栈指针和寄存器并传递启动类型；

b)代码重定位，对于ROM中驻留映像重定位数据段，其它映像重定位代码段和数据段，如为压缩映像，解压缩，初始化RAM；

c)系统初始化，首先完成多任务环境建立前的通用代码初始化，然后激活VxWorks内核，建立多任务环境。

d)操作系统启动完成，启动用户应用程序。

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