CN1568463A - 用于时分多路复用总线的总线成帧器 - Google Patents

用于时分多路复用总线的总线成帧器 Download PDF

Info

Publication number
CN1568463A
CN1568463A CNA028203178A CN02820317A CN1568463A CN 1568463 A CN1568463 A CN 1568463A CN A028203178 A CNA028203178 A CN A028203178A CN 02820317 A CN02820317 A CN 02820317A CN 1568463 A CN1568463 A CN 1568463A
Authority
CN
China
Prior art keywords
bus
frame
engine
data
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA028203178A
Other languages
English (en)
Inventor
J·帕罗米诺埃查笛亚
G·莫莱诺弗图尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1568463A publication Critical patent/CN1568463A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0421—Circuit arrangements therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored programme control
    • H04Q11/0414—Details
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13003—Constructional details of switching devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/1305—Software aspects
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13103—Memory
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13106—Microprocessor, CPU
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13162—Fault indication and localisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13213—Counting, timing circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13216—Code signals, frame structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13292—Time division multiplexing, TDM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13299—Bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/1332—Logic circuits

Abstract

一种总线成帧器包括一个引擎，该引擎从通过一个时分多路复用总线正传输的数据帧中提取信息；和一个处理器，它通过内部总线恢复引擎的信息并转发所述信息。总线成帧器还包括一个映射器，它将时分多路复用总线上的数据映射到一个读/写总线和一个功能模块，功能模块可以接受读/写总线的数据。

Description

用于时分多路复用总线的总线成帧器
相关申请的交叉引用
本申请权利要求享有2001年10月15日申请的美国专利，临时申请号60/______，题为“Sol计算机结构”(代理号：10559/659poi/p128742)的优先权。
技术领域
本发明主要涉及一种总线成帧器及其结构。
背景
计算机总线(或简称“总线”)是在设备(例如：处理器和存储器)之间传送数据的线路集合。数据是以一种特定的格式在总线上传送的。例如，数据可以“帧”的格式来传输。一般而言，一个帧是一种数据结构，该数据结构将数据包组织到指定要传送数据包的次序的时隙中去。在帧中包括其它的信息，例如要传送数据包的端口。
成帧器是一种设备，它从源接收数据包并且从该数据包中构成帧。典型的是，成帧器将帧存储于缓冲存储器并在帧中所指定的时隙将数据它从缓冲存储器传输到总线。
附图说明
图1是一种总线成帧器的方框图。
图2是由总线成帧器产生的帧的数据结构的方框图。
图3是一例图2所示数据结构的实例。
图4是显示该总线成帧器所使用的总线判决方案的时序图。
说明
参照图1，该图示出了一种总线成帧器10。总线成帧器10可从一个外部设备(未显示)的端口11接收数据，生成并传输数据帧，检测在帧中的信息，并将该信息存储于内部数据库用于，例如，向外部设备(未显示)报告。在本实施例中，成帧器10与设备上一组八个端口相连接，然而，成帧器10并不限于如此。例如，成帧器10能够与一组128E1/T1总线格式的端口相连接。
总线成帧器10包含引擎12，总线访问映射器14，功能模块16，和电路17。在该实施例中，这些基本单元可以硬件的方式来实现；然而，它们也可以软件的方式来实现或者硬件和软件相结合的方式来实现。各基本单元可采用各种总线相互连接。
帧总线19与引擎12和总线访问映射器14相互连接。内部总线20与引擎12、总线访问映射器14，电路17和功能模块16相互连接。读/写(R/W)总线21与功能模块16和总线访问映射器14相互连接。也可以使用其它总线。
引擎12包括线路/帧引擎22，信令引擎24，警示引擎26，设备数据链接引擎(FDL)27，和管理引擎29。线路/帧引擎22接收来自端口11的数据，对数据实行任何所需的编码或解码，检查数据中的位以决定该数据是否同步的、生成该数据的帧、在存储器中存储该帧或有关帧的信息、以及在帧总线上输出该帧。
在该实施例中，每一帧都包括数据结构30(见图2)，它具有以N行和M(例如，32)列的数据块，其中N和M是大于1的整数。每个数据结构30的块包括适用于由成帧器10以总线帧协议实现的数据且该数据对应于在接收设备(未显示)上的目标端口和适用于该数据的时隙。目标端口可识别的数据所指定的它的接收设备上的端口。时隙为传送到该端口的数据提供一种次序关系。其它数据(未显示)，例如，信令和警示数据，也可以包括于帧的数据结构中。
参照图2，数据结构30的各个块31都包含二个数字，如“0，x”、“1，y”……“n，w”，其中N是大于1的整数。这些数字中的第一个数字(行号)，例如“0”，“1”和“N”提供该块数据的端口号。于是，块31指定为端口“0”、块32指定为端口“1”、块34指定为端口“N”，等等。在本实施例中，数据接收设备的端口可分配不同的数字，从而就没有必要识别在各个数据块中的设备。各个数据块中的第二个数列(列号)，例如“x”、“y”、“w”，是一个整数，为每个数据帧(也就是每列)提供数据块的时隙。
作为例子，图3显示了一个数据结构36的例子。正如所显示的，每列37、39等等，相应于指定为接收设备端口的数据帧。这样，列37被指定为对应于端口“0”、列39被指定为对应于端口“1”、列40被指定为对应于端口“26”，并以次类推。时隙，例如，在列行中的41条和在列39中的42，表示了指示在每列(即每个端口数据)中数据块的次序关系。
根据由时隙指定的次序关系，将数据从线路/帧引擎22传送到帧总线19。帧总线19是一个时分多路复用(TDM)总线，来自不同端口(它们可能在不同的设备上)的数据通过该总线的交织后再传送。
一旦存在着与有效时隙相关联的数据位时，线路/帧引擎22就将数据传输到帧总线19上。于是，该帧总线传输一个端口指示符、时隙信息和端口状态信息。利用这个信息，该数据然后能够由其它的引擎处理。在这一点上，信令引擎24、警示引擎26、FDL引擎27、和管理引擎29从帧总线19接收帧、从帧提取相关的信息、和通过内部总线20向线路17提供该信息。
信令引擎24从在帧总线19上的帧提取信令信息，该信令信息在成帧器10的二个基本单元之间传送。在传输到外部设备的一个帧中，该跟随最后的数据块的时隙可以用来传输信令信息。
警示引擎26在帧总线19上所传输的帧中搜索警示代码(数据)。这些警示代码可嵌入在该帧的数据结构之中，并且用于指出设备或架构中的问题。警示引擎26在发现存在警示信息时就提出警示代码。
FDL引擎搜索并提取在二个基本单元之间传输的并且嵌入在帧总线19上的帧之中的消息。例如，传送和接收状态信息可以构成一个消息。该消息由在该帧中特定的代码所定义。
管理引擎29识别和提取被称为“辅助管理”位，它们存在于帧总线19上的一个帧中。辅助管理可以T1和E1格式帧来表示并且携带在二个基本单元之间的码字及相类似的。
电路17包括总线判决器60、主接口模块61、内部中央处理单元(CPU)62、和内部数据库64。电路17实现在成帧器10中监督和控制的能力。
电路17通过内部总线20连接着成帧器10的其它基本单元。正如以上所指出的那样，内部总线20连接着电路17、引擎12、功能模块16和总线存取映射器14。总线判决器60判定通过功能模块16和总线提取映射器14对R/W总线21的存取。判决方案利用图4在以下描述。
在本实施例中，主接口模块61是一个与诸如计算机之类的外部设备(未显示)的8位连接。通过主接口模块61，命令和数据可以在成帧器10和该外部设备之间传输。该外部设备可以通过主接口模块61配置、询问、控制、清除(等等)成帧器10的基本单元(例如，引擎12，总线存取映射器14，功能模块16，和电路17)。例如，该外部设备可以发出命令以配置成帧器10的基本单元、从成帧器10下载数据、和/或对成帧器10上传数据。
主接口模块61通过前置总线66连接着内部CPU62。内部CPU62可以是一个驻留在成帧器10内部的微处理器、微控制器及相类似的。当和外部设备一起情况下，内部CPU62可以配置、询问、控制、清除(等)成帧器10的基本单元。内部CPU62将来自成帧器10的各种基本单元中聚集来的数据存储在内部数据库64之中。
内部数据库64可以是一个非易失性储存介质，例如，硬盘。内部CPU64可以通过主接口模块与外部设备交换来自内部数据库64的数据。另外，在内部数据库64中的数据可以由内部CPU64使用，以对成帧器10的各种基本单元进行再编程和再配置。
功能模块16与总线存取映射器14一起由R/W总线21实现相互连接的。功能模块16可以配置成从其它模块接收和请求信息，例如，帧时隙信息。每个功能模块的接口是十分普通的，它允许该功能模块也连接着内部总线20。
在这个实施例中，功能模块16包括(但不限于此)一个扫描高速总线69，片段缓冲器70，一个系统底板71，一个位出错率测试(BERT)发生器/分析器72，和一个高级数据链路控制器(HDLC)74。片段缓冲器70可临时存储数据，以调节成帧器10的系统时钟(以下将讨论)和外部时钟域之间的频率和相位的差异。扫描高速总线69提供对外部设备(未显示)的高速存取。系统底板71具有一个接口，其中8位脉冲编码调制(PCM)总线，使得电路板也与底板相互连接。其它类型的接口可能也可使用。BERT分析/发生器72检查帧的位错误并且给内部CPU62返回该信息的报告(如果检测到十分明显的错误，CPU62可以对成帧器基本单元进行某种再配置)。HDLC74将信息嵌入在R/W总线21上的数据帧中。所嵌入的数据允许设备(例如，外部主机和内部CPU62)与远程CPH交换数据。
总线存取映射器14是帧总线19与R/W总线21的接口。例如，总线存取映射器14可进行任何需要的数据转换和/或缓冲，从而构成不同大小的帧总线19和R/W总线21。在这个实施例中，在成帧器10的所有总线，包括帧总线19、内部总线20、R/W总线21和预置总线66，都以相同的系统时钟进行运行，在这个实施例中将系统时钟称之为“SYSCLK”的系统时钟。为所有的总线提供单一的系统时钟能够增加系统的稳定性和简化定时分析和模拟。通过接口电路/板，包括底板71，主接口模块61，和线路/帧引擎22提供了对外部时钟领域的访问。
成帧器10包括一个高速总线阵列，它可用于在它的基本单元之间传送数据。端口的每个8-端口组都有一个总线。如上所述，成帧器10包括帧总线19，内部总线20，R/W总线21，和预设总线66。如上所述，所有这些总线都以相同的系统时钟，SYSCLK进行运行。这些总线的每一个可能是一个或多个单独的总线组成的。
更详细的讨论，预置总线66是一个本地总线，可用于提供对随机存取存储器(RAM)(未显示)和状态寄存器的访问，或者扩展到对其它成帧器10的源的访问。内部总线20连接着成帧器10的所有的存储位置、寄存器和RAM，从外部设备或内部CPU62，并且从而提供对它们的访问。
帧总线19包括一个接收(Rx)帧总线(R FramBus)，通过它可接收数据，和一个传送(Tx)帧总线(Tx FramBus)，通过它可发送数据。Fx FrameBus和TxFrameBus可用于与成帧器引擎12通信。例如，线路/帧引擎22可使用帧总线19向HDLC模块74，警示引擎26，信令引擎24，等等发送信息。
帧总线19是一个帧特征总线，其中，诸如时隙号和帧号之类的信息却可用于传输数据。这个信息可发送到总线存取映射器14，其中时隙可映射成逻辑信道，它能够对相同的端口构成一些位或若干时隙。该逻辑信道由功能部件16连接着R/W总线21。Rx FrameBus携带着信息，例如，帧的时隙号码、数据、端口模式、端口状态、信令信息、和循环冗余校验(CRC)帧号码。Tx FrameBus携带有时隙号码、数据、端口模式、信令信息、循环冗余校验(CRC)帧号码、以及准备信号。
R/W总线21包括一个写总线(WrBus)，可对它写入数据，和一个读总线(RdBus)，可从它读出数据。更详细地，WrBus被用来对片段缓冲器70写信息。在本实施例中，WrBus可具有10个数据位(位0：9)。位0是到达总线接口的第一个位。位7是到达的最后一个位。位8可用作为T1F-位和位9可用作为多帧位。多帧位表示为单一端口所指定的多个帧。也就是，如果对同一个端口设定了数据结构30的多个帧，该多帧位可指示这些帧。
RdBus可用于从片段缓冲器70中读取数据并且发送和接收功能模块的信号信息(信令)。在本实施例中，RdBus具有10个数据位和8个信令位来说。对于信令位，位0到3都是“Stuff”位和位4到7都是数据位。Stuff位是填充位，它并不包含内在的数据。
当功能模块必须对R/W总线21写时，它就请求WrBus，并将数据写入WrBus数据还包括了地址信息以指示该数据所指定的功能模块。任何能驱动WrBus的功能模块都能够对作为BrBus时机的任何其它模块写入。
对RdBus和WrBus的访问由总线判决器60控制，因此各个总线传送器能够以二个时钟周期来执行。准备信号可用于在该总线上要求等待状态时，协调该数据。在R/W总线21上所发生的总线事务是以下列时序发生的：
初始化
一个模块已被准许请求访问总线：
周期1：设置地址、命令(Tini)(传输启动信号-见下)和数据。如果模块在当前总线周期之后并没有请求总线，则该启动程序模块就不再维持它的请求(REQ)线。
周期2：总线判决器60准许该总线给下一个请求总线的设备。如果此模块保持可请求的总线访问，该准许就交给同一个模块。
周期N：当模块事务已完成时，该模块响应进入周期维持Trdy(准备信号-见下)。在Trdy维持之后，下一个事务能够立即启动。查生成Tini的模块检测到Trdy时就去除该信号，除非该模块准许有下一个周期并且该模块要求对该总线访问。
目标程序：
该目标模块检测到当前总线周期：
周期1：该目标模块检测Tini何时有效，并且如果目标模块检测到在总线上的模块识别号(ID)和它自身的模块ID相匹配，那么目标模块就在当前周期中响应。
周期N：该目标模块维持Trdy以完成该传送。如果N等于2，这意味着没有等待状态插入到该总线。
如果33MHz(兆赫兹)时钟频率用于R/W总线21，并且该总线为8位宽度，那么R/W总线21的最大传输速率是每总线16MB/s(每秒兆字节)。
在有两个功能模块(或其他设备)都试图同时访问R/W总线21的情况下，判决器60管理他们的访问。参照图4，显示了一个对于R/W总线21的请求/准许序列。判决器60确定那一个请求者控制总线，这将如下所述。
判决器60准许(GNT)是按照一个固定的、所有的功能模块具有相同的优先权的次序给出。判决器60对该总线顺序地分配模块。一旦一个准许分配给了一个模块之后，该准许可在同一个模块中维持，直到此模块停止请求访问该总线或者该模块被强制地退出它当前的操作。
当一个模块请求访问R/W总线21时，该模块维持请求(REQ)线。图4表示二个请求线：REQ1和REQ2。判决器60响应于一个请求且以如下的方式来准许该总线。如果当前具有总线准许的一个模块停止请求该总线以及没有另一个REQ有效，那么一个新的GNT就使该模块具有REQ有效。如果没有传输在进行并且有一个REQ线有效，那么就可发布GNT。如果所有的REQ线都是无效的，那么所有的GNT线也都是无效的。
如果模块的GNT线是有效的，则由功能模块产生传输的初始化信号(Tini)，以致传输准备信号(Trdy)有效的，并且该模块的REQ线也是有效。反之，Tini保持零(意味着没有传输初始化)。在检测到Trdy有效和它的GNT线有效之后。可产生Tini。采用程度注释，
Tini＝1 if(GNT＝1 and REQ＝1 and Rrdy＝1)
该REQ线在同一个总线周期中为非-维持，在此周期中，如果没有同一模块对该总线的其它请求，则可产生Tini脉冲。反之，该REQ信号保持有效。如果没有传输在进行，(Tprog＝0)并且已经接收到的一个REQ使得一个GNT线变成为有效，则可由判决器60产生一个“内部”Trdy信号。在此情况下，可在产生GNT的同一个总线周期中产生内部Trdy信号。
“传输正在进行“信号Tprog，在Tini维持时也维持着，而在Trdy维持(任何Trdy，甚至一个内部的Trdy)或者检测到一个退出信号Tabort时可清除。采用程序注释，
if(Trdy＝1 OR Tabort＝1)，Then Tprog＝0
otherwise，Tini＝1 then Tprog＝1
当在总线上没有Tini或Trdy信号并且所有的GNT线都为零时，R/W总线21可处于IDLE模式。在一个IDLE之后的第一个Trdy信号可由判决器60产生，以将R/W总线21分配给一个请求的模块。于是该Trdy信号可由不同的模块16以相邻的总线周期中(即，不跳过周期)来使能反向连接的总线传输。
判决器60按以下方式生成退出信号Tabort。维持在Tini之后15个时钟周期中，如果没有其它模块维持Trdy，那么将假设没有模块响应于访问或者一个传输也没有启动。在这个情况下，就在存在着一种超时的情景，这是由于周期的这数量能够允许即使是慢速模块的响应。当一个模块正请求R/W总线21时，准许访问，并且如果在维持的Trdy之后的8个时钟周期中该模块并没有启动该周期，就就存在一种超时。(假设该模块不能启动一个周期并且因此准许从该模块去除该准许。)如果产生了Tabort信号，那么产生该Tabort信号的模块就可以使用Tabort作为Trdy信号并完成当前周期。如果启动程序模块保持请求该总线，那么启动程序模块维持总线的控制。
作为例子，在图4中，各个总线周期76，77，79等等是由时钟脉冲(即80)上升沿触发。在时间81，一个功能模块发出对R/W总线21的请求(REQ1)。由于没有其它模块已控制R/W总线21，在下一个周期77，判决器60准许(GNT1)82该请求(REQ1)。如果在总线上没有其它的传输，判决器维持Trdy84。在下一个总线周期79，维持着所有的Trdy，REQ1和GNT1，由功能模块维持Tini85。判决器60随后，内部将持一个传输(Tprog)86信号，它表示在R/W总线21上存在着当前的传输。
在时间87，第二个功能模块发出一个对R/W总线21的请求(REQ2)。由于GNT1已经被维持着，在下一个总线周期79，判决器60不再准许第二个功能模块访问R/W总线21。否则，判决器60准许(GNT2)90第二个功能模块访问R/W总线21之前，一直等待GNT1变成低88(周期89)。由于不同的功能模块正在请求访问(REQ1和REQ2)，Tini信号85保持为高。正如上述情况，在下一个总线周期，判决器60内部保持传输(Tprog)91信号，以表示在R/W总线21上存在一个当前传输。
整个的或部分的成帧器10可能以硬件、软件、或者二者的组合的方式来实现。整个的或部分的成帧器10也可以在可编程机器上可执行的计算机程序来实现，这类机器都包括一个处理器和一个处理器可读取的存储介质(包括易失的和非易失的存储器和/或存储单元)。
每个这样的程序可以高级的过程或者面向对象的程序设计语言来实现，以便于与计算机系统相通信。然而，该程序也能够以汇编或机器语言的形式来实现。该语言可以是编译的或解释的语言。
各个计算机程序都可以存储于诸如存储介质的制造厂商的商品中，例如，CD-ROM、硬盘、或者磁盘，这是通用或专用的可编程计算机可读取的以便于在计算机读取存储媒介或设备时配置和操作该计算机，以实现整个或部分的成帧器10。
由成帧器10基本单元使用的有限状态机的状态可以存储于RAM中，而不是触发器或寄存器中。这就可减少对成帧器10的硬盘的需求并且增加了它的整体效率。
成帧器10并不局限于以上所描述的实施例。例如，成帧器并不局限于在图中所显示的特殊硬件和软件。成帧器10并不局限于使用图2或3所示的数据结构。成帧器的并不局限于使用图4所示的判决方案。成帧器10并不局限于使用E1或T1格式帧。成帧器10也可以采用J1格式帧或任何其它格式的帧。成帧器10可以使用与以上描述的物理总线结构所不同的物理总线结构。
本文未描述的其它实施例也都在以下权利要求的范围之中。

Claims (30)

1.一种总线成帧器，它包括：
引擎，它从通过一个时分多路复用总线正在传输的数据帧中提取信息；和
处理器，它通过内部总线从所述引擎中恢复所述信息并且转发所述信息。
2.根据权利要求1所述的总线成帧器，进一步包括：
映射器，它将时分多路复用总线上的数据帧映射到读/写总线；和
功能模块，接收来自所述读/写总线的数据并且处理所述数据。
3.根据权利要求2所述的总线成帧器，其特征在于，所述时分多路复用总线、内部总线、和读/写总线都以相同的时钟运行。
4.根据权利要求1所述的总线成帧器，其特征在于，进一步包括：
存储媒介，用于将信息存储于数据库；和
接口模块，用于提供与外部设备的链接；
其中，所述处理器将信息转发到至少一个储存介质和接口模块。
5.根据权利要求1所述的总线成帧器，进一步包括：
帧引擎，它产生帧并将所述帧输出到时分多路复用总线。
6.根据权利要求5所述的总线成帧器，其特征在于，所述帧引擎在输出所述帧之前在存储器中存储所述帧，在存储器中的所述帧包括：
数据结构，它具有排列成N行、M列的数据块，其中N和M都是大于1的整数，数据块包括对应于所述数据的目标端口和时隙的数据。
7.根据权利要求1所述的总线成帧器，其特征在于，所述引擎包括：(a)从所述帧中提取信令信息的信令引擎，(b)从所述帧中提取警示代码的警示引擎，(c)从所述帧中提取消息的设备数据链接引擎，和(d)从所述帧中提取管理位的管理引擎。
8.根据权利要求2所述的总线成帧器，其特征在于，所述功能模块包括：(a)扫描高速总线，(b)片段缓冲器，它临时存储数据以调整在所述总线成帧器时钟和外部时钟域之间频率和相位的差异，(c)一个连接到外部设备的系统底板，(d)位差错率检测发生器/分析器，和(e)一个高速数据链接控制器。
9.根据权利要求1所述的总线成帧器，进一步包括：
一个读/写总线；
多个功能模块，它们通过读/写总线与引擎通信；和
一个判决器，它管理多个功能模块对读/写总线的访问。
10.根据权利要求9所述的总线成帧器，其特征在于，所述判决器在第一个总线周期中准许多个功能模块中的第一个模块访问所述读/写总线，并且在第二个总线周期中准许多个功能模块中的第二个访问所述读/写总线，且所述第二个总线周期紧跟着所述第一个总线周期。
11.一种方法，它包括：
利用一个引擎提取通过一个时分多路复用总线正在传输的数据帧中的信息；和
通过内部总线从所述引擎恢复所述信息，并且转发所述信息。
12.根据权利要求11所述的方法，进一步包括：
将时分多路复用总线上的数据帧映射到读/写总线；和
通过读/写总线，将数据帧转发到处理所述数据的功能模块。
13.根据权利要求12所述的方法，其特征在于，所述时分多路复用总线、内部总线、和所述读/写总线都以相同的时钟运行。
14.根据权利要求11所述的方法，其特征在于，进一步包括：
将信息存储到存储介质上的数据库中；
其中，所述信息可转发到至少一个存储介质和外部设备。
15.根据权利要求11所述的方法，进一步包括：
产生所述述帧；和
将所述帧输出到所述时分多路复用总线。
16.根据权利要求15所述的方法，进一步包括：
在输出所述帧之前，将帧存储于存储器中，在存储器中的所述帧包括：
一种数据结构，具有排列成N行、M列的数据块，其中N和M都是大于1的整数，数据块包括对应于所述数据的目标端口和时隙的数据。
17.根据权利要求11所述的方法，其特征在于，所述引擎包括：(a)从所述帧中提取信令信息的信令引擎，(b)从所述帧中提取警示代码的警示引擎，(c)从所述帧中提取消息的设备数据链接引擎，和(d)从所述帧中提取管理位的管理引擎。
18.根据权利要求12所述的方法，其特征在于，所述功能模块包括：(a)扫描高速总线，(b)片段缓冲器，它临时存储数据以调整在内部时钟和外部时钟域之间频率和相位的差异，(c)连接到外部设备的系统底板，(d)位差错率检测发生器/分析器，和(e)高速数据链接控制器。
19.根据权利要求11所述的方法，进一步包括：
管理多个功能模块对一个读/写总线的访问，并通过所述总线与所述引擎交换通信。
20.根据权利要求19所述的方法，其特征在于，所述管理包括：
在第一个总线周期中准许多个功能模块的第一个模块访问所述读/写总线访问；和
在第二个总线周期中准许多个功能模块的第二个模块访问所述读/写总线，且所述第二个总线周期紧跟在所述第一个总线周期之后。
21.一种商品包括一个机器可读媒介，它存储着可执行指令，所述指令使机器：
从通过时分多路复用总线正在传输的数据帧中提取信息；和
通过内部总线恢复所述信息并且转发所述信息。
22.根据权利要求21所述的商品，进一步包括指令：
将时分多路复用总线上的数据帧映射到读/写总线；和
通过所述读/写总线将所述数据帧转发到处理所述数据的功能模块。
23.根据权利要求22所述的商品，其特征在于，所述时分多路复用总线、内部总线、和所述读/写总线都以相同的时钟运行。
24.根据权利要求21所述的商品，其特征在于，进一步包括指令：
将信息存储到存储介质上的数据库中；
其中，所述信息转发到至少一个存储介质和外部设备。
25.根据权利要求21所述的商品，进一步包括指令：
产生所述帧；和
将所述帧输出到所述时分多路复用总线。
26.根据权利要求25所述的商品，进一步包括指令：
在输出所述帧之前，在存储器中存储所述帧，所述在存储器中的帧包括：
一种数据结构，具有排列成N行、M列的数据块，其中N和M都是大于1的整数，数据块包括对应于所述数据的目标端口和时隙的数据。
27.根据权利要求21所述的商品，其特征在于，所述信息可利用引擎提取，所述引擎包括：(a)从所述帧中提取信令信息的信令引擎，(b)从所述帧中提取警示代码的警示引擎，(c)从所述帧中提取消息的设备数据链接引擎，和(d)从所述帧中提取管理位的日常管理引擎。
28.根据权利要求22所述的商品，其特征在于，所述功能模块包括：(a)扫描高速总线，(b)片段缓冲器，它临时存储数据以调整在内部时钟和外部时钟域之间频率和相位的差异，(c)连接到外部设备的系统底板，(d)位差错率检测发生器/分析器，和(e)高速数据链接控制器。
29.根据权利要求21所述的商品，进一步包括指令：
管理多个功能模块对读/写总线的访问，通过所述总线与引擎交换通信。
30.根据权利要求29所述的商品，其特征在于，所述管理包括：
在第一个总线周期中准许多个功能模块的第一个模块访问所述读/写总线；和
在第二个总线周期中准许多个功能模块的第二个模块访问所述读/写总线，且所述第二个总线周期紧跟在所述第一个总线周期之后。
CNA028203178A 2001-10-15 2002-10-11 用于时分多路复用总线的总线成帧器 Pending CN1568463A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US32980901P 2001-10-15 2001-10-15
US60/329,809 2001-10-15
US10/032,743 2001-10-25
US10/032,743 US6965952B2 (en) 2001-10-15 2001-10-25 Bus framer

Publications (1)

Publication Number Publication Date
CN1568463A true CN1568463A (zh) 2005-01-19

Family

ID=26708829

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA028203178A Pending CN1568463A (zh) 2001-10-15 2002-10-11 用于时分多路复用总线的总线成帧器

Country Status (6)

Country Link
US (1) US6965952B2 (zh)
EP (1) EP1436708A1 (zh)
CN (1) CN1568463A (zh)
CA (1) CA2466847C (zh)
TW (1) TWI256552B (zh)
WO (1) WO2003034241A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102193889A (zh) * 2011-06-08 2011-09-21 杭州国芯科技股份有限公司 一种i2c总线转发器及其读写方法
CN112231084A (zh) * 2020-10-20 2021-01-15 苏州连世创智科技有限公司 一种读取通讯总线宿端口数据的调度方法
CN114710234A (zh) * 2022-01-12 2022-07-05 中国电子科技集团公司第十研究所 多用户数据复接超帧帧编码调制方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7296129B2 (en) 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7299313B2 (en) 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7478259B2 (en) 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
WO2010059150A1 (en) * 2008-11-19 2010-05-27 Lsi Corporation Interconnects using self-timed time-division multiplexed bus

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4991169A (en) 1988-08-02 1991-02-05 International Business Machines Corporation Real-time digital signal processing relative to multiple digital communication channels
US6208664B1 (en) 1998-01-27 2001-03-27 Alcatel Usa Source L.P. HDSL modules for telecommunications channel unit cards
US6351452B1 (en) * 1999-01-19 2002-02-26 Carrier Access Corporation Telecommunication device with centralized processing, redundancy protection, and on-demand insertion of signaling bits

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102193889A (zh) * 2011-06-08 2011-09-21 杭州国芯科技股份有限公司 一种i2c总线转发器及其读写方法
CN102193889B (zh) * 2011-06-08 2014-01-22 杭州国芯科技股份有限公司 一种i2c总线转发器及其读写方法
CN112231084A (zh) * 2020-10-20 2021-01-15 苏州连世创智科技有限公司 一种读取通讯总线宿端口数据的调度方法
CN112231084B (zh) * 2020-10-20 2024-04-09 苏州连世创智科技有限公司 一种读取通讯总线宿端口数据的调度方法
CN114710234A (zh) * 2022-01-12 2022-07-05 中国电子科技集团公司第十研究所 多用户数据复接超帧帧编码调制方法

Also Published As

Publication number Publication date
US20030084224A1 (en) 2003-05-01
US6965952B2 (en) 2005-11-15
EP1436708A1 (en) 2004-07-14
CA2466847C (en) 2006-12-05
CA2466847A1 (en) 2003-04-24
TWI256552B (en) 2006-06-11
WO2003034241A1 (en) 2003-04-24

Similar Documents

Publication Publication Date Title
CN1307570C (zh) 控制数据处理系统间经由存储器的数据流的方法和装置
US10152320B2 (en) Method of transferring data between external devices and an array processor
CN1568463A (zh) 用于时分多路复用总线的总线成帧器
CN102984123B (zh) 使用多个消息组的计算机系统中的代理之间的通信消息请求事务类型
US6704831B1 (en) Method and apparatus for converting address information between PCI bus protocol and a message-passing queue-oriented bus protocol
US20020042844A1 (en) Synchronized sampling on a multiprocessor backplane via a broadcast timestamp
TW480855B (en) Communications system and method with multilevel connection identification
CN1608255B (zh) 使用包括扩展类型/扩展长度字段的分组头部的计算机系统中的代理之间的通信事务类型
US7581076B2 (en) Methods and devices for treating and/or processing data
US20060190655A1 (en) Apparatus and method for transaction tag mapping between bus domains
CN1095127C (zh) 用于处理器类型和总线协议变化的通用结构的计算机系统
CN1301364A (zh) 具有实时动态带宽分配的全流水线固定等待时间的通信系统
CN1098527A (zh) 外部件互联为基础的计算机系统的直接存储器存取逻辑支持
US20140297914A1 (en) Chip including memory element storing higher level memory data on a page by page basis
DE69331061T2 (de) Fehlertolerantes hierarchisiertes Bussystem
CN1320469C (zh) 多功能处理机计算机系统中的连接线用转接输入/输出节点
CN1109307C (zh) 在处理器单元之间交换数据的系统
CN1324499C (zh) 处理不期望的完成分组和具有非成功完成状态的完成分组的方法
US6665761B1 (en) Method and apparatus for routing interrupts in a clustered multiprocessor system
CN1176432A (zh) 在处理器和高性能系统总线之间的信令协议转换
KR102303424B1 (ko) 랜덤 액세스 메모리를 포함하는 하나 이상의 처리 유닛을 위한 직접 메모리 액세스 제어 장치
CN1464415A (zh) 一种多处理器系统
EP0984592B1 (en) Method for transmitting large information packets over networks
CN111581136A (zh) 一种dma控制器及其实现方法
CN102523265A (zh) 一种过程数据动态分配mvb控制器和处理数据方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication