CN1296203A - 支持多种传输逻辑总线的输入输出缓冲器 - Google Patents
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Abstract
一种支持多种传输逻辑总线的输入输出缓冲器,至少具有:调制控制器、逻辑控制电路、第一与第二晶体管以及第一与第二电阻装置。逻辑控制电路接收一微处理器检测信号,以决定微处理器的种类,并依据此信号在第一与第二晶体管以及第一与第二电阻装置来选择适当的元件导通。藉此达成适用于微处理器的传输逻辑总线组态。以单一芯片组便可以支持使用不同传输逻辑总线的各种微处理器,进而达到共用主机板的功能。
Description
本发明涉及一种数据传输线，特别涉及一种连接于微处理器与芯片组之间的传输线。
电脑的微处理器，或中央处理器(CPU)通过芯片组(chipset)来与外界周边进行数据的传输与命令的沟通。芯片组上的输入输出脚通过数据传输逻辑总线连接到电脑主机板上的微处理器插槽，微处理器上的印刷电路基板插上主机板上的连接插槽，得以与芯片组之间进行数据的传输。
目前应用于微处理器的常见传输逻辑总线规格大致包括射击传输线(Gunning Transceiver Logic，GTL+)总线以及高速传输线(High SpeedTransceiver Logic，HSTL)总线等。GTL+总线为英特尔(Intel)公司目前新一代微处理器所采用，用来与外界接口传输数据的标准规格，适用的微处理器包括奔腾级微处理器，如pentiumⅡ、PentiumⅢ、Pentium Pro与Socket 370等等。而HSTL总线为另一种微处理器所采用，用来与外界接口传输数据的标准规格。然而，因为GTL+与HSTL总线为两种不同的规格，所以使用GTL+总线的微处理器系列与使用HSTL总线的微处理器系列便必须使用两种不同的芯片组来控制微处理器。
图1与图2分别绘示使用GTL+总线与HSTL总线的微处理器与芯片组数据传输总线的连接示意图。比较图1与图2可以发现两种总线皆有以下的共同点：端点电压VTT皆为相同，如VTT=1.5V。参考电压源VREF则大约为1.0V左右(当VTT=1.5V)，即VREF=2/3*VTT或0.68*VTT。GTL+总线12与HSTL总线22皆使用相同尺寸的连接插槽(connector)14、24：不同的微处理器16、26都有自己的印刷电路基板16a、26a，再藉由印刷电路基板16a、26a插上主机板10a、20a上的连接插槽14、24与芯片组10、20相连。
比较图1与图2可以发现其间的差异性在于传输线(transmission line)总线的结构，GTL+与HSTL结构。图1所绘示的GTL+传输总线12结构是由一个或两个56欧姆的拉升(pull-up)电阻Rtt来拉升总线的电位，同时此电阻Rtt位于传输线端末，故具有终端(end-termination)电阻的特性，可用来防止信号回振(ring back)。图2的HSTL结构的传输总线22则由两个100欧姆的拉升电阻Rtt来拉升传输逻辑总线的电位，此电阻并不做为终端电阻之用。此外，在图2的HSTL传输总线22中接近芯片组20与微处理器26的输入输出(IO)端还分别包括一串联电阻Rs，约22欧姆，其主要作为减少传输线的信号振动(damping)之用。
由上述可以得知，GTL+与HSTL总线为两种不同的传输逻辑总线规格，不同的微处理器则采用不同的传输逻辑总线，而其所搭配的芯片组也就不相同。主机板上的芯片组通常为固定，如此一来使用者所能够自选微处理器的种类便受到限制。
因此，设计出一种芯片组，使其能够减少相异传输逻辑总线之间的差异性，芯片组便能够支持不同的传输逻辑总线。再者，藉此使用者也可以自由地选择所需要的微处理器。
本发明提出一种支持多种传输逻辑总线的输入输出缓冲器，其可以自动测得插于主机板插槽的微处理器种类，藉以调整芯片组的输入输出管脚的电阻组态，以适合不同微处理器所需的传输逻辑总线规格。
本发明提出一种支持多种传输逻辑总线的输入输出缓冲器，藉以调整芯片组的输入输出管脚的电阻组态，得以使用同一芯片组来搭配不同的微处理器。
本发明提出一种支持多种传输逻辑总线的输入输出缓冲器，其内含可改善传输逻辑总线的信号回振效应与降低功率消耗。
本发明提出一种支持多种传输逻辑总线的输入输出缓冲器，其简述如下：
一种支持多种传输逻辑总线的输入输出缓冲器，输入输出缓冲器经由传输线耦接到微处理器插槽。支持多种传输逻辑总线的输入输出缓冲器至少包括：调制控制器；逻辑控制电路，用以接收一微处理器检测信号；第一晶体管与第二晶体管，分别耦接于逻辑控制电路与输入输出缓冲器的输入输出焊盘之间，第一与第二晶体管由逻辑控制电路所控制；第一电阻装置，耦接于一端点电压源与第一晶体管之间，并且由调制控制器所控制；第二电阻装置，耦接于端点电压源与第二晶体管之间，并且接收一控制信号，以决定该第二电阻装置的导通；缓冲器，耦接至输入输出焊盘，用以将来自输入输出焊盘的信号电压与参考电压比较，输出一输入电压位准信号给调制控制器，调制控制器依据输入电压位准信号改变第一电阻装置的阻值。
当微处理器检测信号为第一电平时，如逻辑1状态，第一晶体管与第二电阻装置为导通状态，藉以使该传输线具有第一传输逻辑总线组态，如HSTL总线；当微处理器检测信号为第二电平时，如逻辑0状态，第一、第二晶体管与第一电阻装置为导通状态，藉以使传输线具有第二传输逻辑总线组态，如GTL+总线。
藉此，可以自动测得插于主机板插槽的微处理器种类，藉以调整芯片组的输入输出管脚的电阻组态，以适合不同微处理器所需的传输逻辑总线规格。同时可以使用同一芯片组来搭配使用不同传输总线规格的相异微处理器。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：
附图的简单说明：
图1绘示藉由GTL+传输逻辑总线结构连接芯片组与微处理器之间的连结架构示意图；
图2绘示藉由HSTL传输逻辑总线结构连接芯片组与微处理器之间的连结架构示意图；以及
图3绘示依据本发明的支持多种传输逻辑总线的输入输出缓冲器、芯片组与微处理器之间的连结架构示意图；
图4绘示依据本发明的支持多种传输逻辑总线的输入输出缓冲器的架构示意图；以及
图5绘示依据本发明的支持多种传输逻辑总线的输入输出缓冲器中调制控制器与电阻装置降低信号回振的输出波形。
请参照图3，其绘示利用本发明的支持多种传输逻辑总线的输入输出缓冲器120，将主机板100上的芯片组110与微处理器模块130之间藉由传输线102的连结示意图。依据本发明的支持多种传输逻辑总线的输入输出缓冲器120，如现有的作于主机板上的拉升电阻Rtt与串联电阻Rs便可以省略，而可以达到支持GTL+或HSTL传输逻辑总线的功能。在整体的架构上，在缓冲器120的外部与传输线102之间，也可以视实际情形再串接一电阻Rs。
如上所述，因为微处理器中作为数据传输的管脚多达一百多只，拉升电阻Rtt与串联电阻Rs省略，便可以省下主机板的制作成本与降低主机板上接线的复杂度。接着，便将详述本发明的支持多种传输逻辑总线的输入输出缓冲器是如何达到支持GTL+或HSTL传输逻辑总线的功能，而省下拉升电阻Rtt与串联电阻Rs的制作布局。
请参考图4，其绘示依据本发明的支持多种传输逻辑总线的输入输出缓冲器的架构示意图。
本发明的支持多种传输逻辑总线的输入输出缓冲器120，经由传输线102接到微处理器插槽104，支持多种传输逻辑总线的输入输出缓冲器120至少包括：调制控制器122；逻辑控制电路124，用以接收一微处理器检测信号K7，当微处理器模块130藉由其上的印刷电路基板插于微处理器插槽104时，将自动产生一微处理器检测信号K7给逻辑控制电路124，用以告知目前的微处理器种类；第一晶体管MN1与第二晶体管MN2，分别耦接于逻辑控制电路114与输入输出缓冲器的输入输出焊盘116，第一与第二晶体管MN1、MN2由逻辑控制电路112控制，并依据微处理器检测信号K7来控制晶体管MN1与MN2的导通与否，第一与第二晶体管MN1、MN2可以NMOS晶体管来实施；
第一电阻装置PR1，耦接于一端点电压源VTT与第一晶体管MN1之间，并且由调制控制器112控制其导通与否，端点电压源VTT在此例中可以为1.5V，电阻装置PR1可以由NMOS晶体管所构成；第二电阻装置RNU，位于端点电压源VTT与第二晶体管MN2之间，并且接收一控制信号PU，其可以用来决定第二电阻装置RNU的导通，电阻装置RNU的等效阻值约为100欧姆左右，取决于所需的传输逻辑总线规格，电阻装置RNU可以由PMOS或NMOS晶体管所构成，或是由一电阻与一PMOS晶体管串接所构成，此电阻的阻值可以约为80欧姆；
缓冲器118，耦接至输入输出焊盘116，用以将来自输入输出焊盘116的信号电压VIN与参考电压VREF比较，输出输入电压位准信号V给调制控制器112，调制控制器112依据输入电压位准信号V改变第一电阻装置PR1的阻值。上述的电阻装置PR1、RNU与晶体管MN1、MN2的阻值设计均可以依据实际的传输逻辑总线规格来加以设计。
当微处理器检测信号K7为第一电平时，例如逻辑1状态，第一晶体管MN1与第二电阻装置RNU为导通状态，藉以使传输线102具有第一传输逻辑总线组态。假如RNU阻值设计约为100欧姆，而输出的等效阻值为22欧姆时，则为一种HSTL规格的传输逻辑总线。当微处理器检测信号K7为第二电平时，例如逻辑0状态，第一、第二晶体管MN1、MN2与第一电阻装置PR1为导通状态，藉以使传输线102具有第二传输逻辑总线组态，例如GTL+规格的传输逻辑总线。
以下在本实施例中，将以常被利用的GTL+与HSTL总线来做为说明例子。
参考图4，当使用HSTL传输逻辑总线的微处理器系列产品插入连接插槽104时，假设此时定义检测的微处理器检测信号K7为逻辑1状态。依据此信号K7，使得电阻装置RNU与晶体管MN1导通，成为缓冲器120中的主要工作元件。MN1导通时的等效电阻被设计成与图2中的串联电阻Rs与输入输出缓冲器的导通电阻的总和阻值相等，此时便可以将主机板上的Rs电阻省略。此外，电阻器RNU设计成接近100欧姆的电阻元件，做为拉升电阻之用。电阻器RNU在经过适当的补偿后可以让电阻值落在传输逻辑总线规格可接受的范围之内。藉此，便等效于图2中的HSTL总线结构，主机板上的拉升电阻Rtt与Rs便可以省略不制作。
参考图4，当使用GTL+传输逻辑总线的微处理器系列产品插入连接插槽104时，假设此时定义检测的微处理器检测信号K7为逻辑0状态。依据此信号K7，使得电阻装置PR1与晶体管MN1、MN2导通，成为缓冲器120中的主要工作元件。此时电阻装置RNU则为关闭状态。电阻装置PR1与晶体管MN1、MN2的等效阻值可以设计成图1的现有GTL+传输逻辑总线结构。如此，便可以省去图1中主机板上拉升兼终端电阻Rtt。
由上述可以得知，当微处理机模块130插入微处理器插槽104时，所产生的微处理器检测信号K7会传给输入输出缓冲器120的逻辑控制电路124，藉此得以判断使用者所使用的微处理器种类。同时，输入输出缓冲器120会在电阻装置PR1、RNU与晶体管MN1、MN2中选择适当的元件来导通，以产生适合的传输逻辑总线组态。故本发明的支持多种传输逻辑总线的输入输出缓冲器，至少可以支持两种以上相异的传输逻辑总线。
图4中的调制控制器122在选用使用GTL+传输逻辑总线的微处理器系列时也会开始动作，其用以改善接收GTL+传输逻辑总线信号的回振效应以及减少功率消耗。
电阻装置PR1可以使用PMOS晶体管所构成。当输入输出焊盘126的电压为1.5V到1.0V之间，由调制控制器122输出0V使得电阻PR1完全导通，维持电阻值为100Ω到200Ω，当输入输出焊盘126逐渐下降到1.0V以下，使得做为电阻PR1的PMOS晶体管的栅极电压逐渐慢慢上升，可视为等效电阻提高阻值，直到五至十纳秒后，做为电阻PR1的PMOS晶体管才完全不导通。
利用电阻PR1这种主动式关闭特性，对回振效应能够有效降低到0.4V以下，如图5所绘示本发明在GTL+组态下输入输出缓冲器120所输出波形，在回振效应下，第一反弹点A的电压(0.4V)已经非常接近稳态电压VOL(0.2V)。
综上所述，利用本发明的支持多种传输逻辑总线的输入输出缓冲器，来作为芯片组与微处理器之间藉由传输线的连结，与现有技术相比至少具有以下的功效与优点：
利用本发明的支持多种传输逻辑总线的输入输出缓冲器，可以自动测得插于主机板插槽的微处理器种类，藉以调整芯片组的输入输出管脚的电阻组态，以适合不同微处理器所需的传输逻辑总线规格。
利用本发明的支持多种传输逻辑总线的输入输出缓冲器，藉以调整芯片组的输入输出管脚的电阻组态，得以使用同一芯片组来搭配不同的微处理器。
本发明的支持多种传输逻辑总线的输入输出缓冲器，其支持使用不同规格传输逻辑总线的微处理器，使主机板的设计与生产不需要分别为不同的微处理器投入研发人力与时间。
本发明的支持多种传输逻辑总线的输入输出缓冲器，因为等效于拉升电阻、终端电阻与串联电阻等的组件形成于芯片组内的输入输出缓冲器，因此可以省下现有在主机板上所装设的大量电阻，使主机板的布局设计可以更加简化，同时也可以降低成本。
综上所述，虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。
Claims (19)
1．一种支持多种传输逻辑总线的输入输出缓冲器，该输入输出缓冲器经由一传输线耦接到一微处理器插槽，该支持多种传输逻辑总线的输入输出缓冲器包括：
一调制控制器；
一逻辑控制电路，用以接收一微处理器检测信号；
一第一晶体管与一第二晶体管，分别耦接于该逻辑控制电路与该输入输出缓冲器的一输入输出焊盘之间，该第一与该第二晶体管由该逻辑控制电路所控制；
一第一电阻装置，耦接于一端点电压源与该第一晶体管之间，并且由该调制控制器所控制；
一第二电阻装置，耦接于该端点电压源与该第二晶体管之间，并且接收一控制信号，以决定该第二电阻装置的导通；以及
一缓冲器，耦接至该输入输出焊盘，用以将来自该输入输出焊盘的一信号电压与一参考电压比较，输出一电压位准信号给该调制控制器，该调制控制器依据该输入电压位准信号改变该第一电阻装置的阻值；
其中当该微处理器检测信号为第一电平时，该第一晶体管与该第二电阻装置为导通状态，藉以使该传输线具有第一传输逻辑总线组态，当该微处理器检测信号为第二电平时，该第一、该第二晶体管与该第一电阻装置为导通状态，藉以使该传输线具有第二传输逻辑总线组态。
2．如权利要求1所述的支持多种传输逻辑总线的输入输出缓冲器，其中该第一与该第二晶体管由NMOS晶体管所构成。
3．如权利要求1所述的支持多种传输逻辑总线的输入输出缓冲器，其中该第二电阻装置的等效阻值约100欧姆。
4．如权利要求1所述的支持多种传输逻辑总线的输入输出缓冲器，其中该第二电阻装置由NMOS晶体管构成。
5．如权利要求1所述的支持多种传输逻辑总线的输入输出缓冲器，其中该第二电阻装置由一电阻与一PMOS晶体管构成。
6．如权利要求5所述的支持多种传输逻辑总线的输入输出缓冲器，其中该电阻的阻值约80欧姆。
7．如权利要求1所述的支持多种传输逻辑总线的输入输出缓冲器，其中该端点电压源约1.5伏特。
8．如权利要求6所述的支持多种传输逻辑总线的输入输出缓冲器，其中该参考电压约1.0伏特。
9．如权利要求1所述的支持多种传输逻辑总线的输入输出缓冲器，其中该微处理器检测信号为逻辑1状态，且该第一传输逻辑总线组态包括高速传输线(HSTL)总线组态。
10．如权利要求9所述的支持多种传输逻辑总线的输入输出缓冲器，其中该微处理器检测信号为逻辑0状态，且该第二传输逻辑总线组态包括射击传输线(GTL+)总线组态。
11．一种主机板结构，至少包括：
一微处理器插槽，用以插入一微处理器，当该微处理器插入该微处理器插槽时，产生一微处理器检测信号；
一芯片组，至少具有一输入输出缓冲器，该输入输出缓冲器接收该微处理器检测信号，产生对应该微处理器的一传输逻辑总线组态；以及
一传输线结构，用以耦接该芯片组的该输入输出缓冲器与该微处理器插槽。
12．如权利要求11所述的主机板结构，其中该输入输出缓冲器还包括：
一调制控制器；
一逻辑控制电路，用以接收该微处理器检测信号；
一第一晶体管与一第二晶体管，分别耦接于该逻辑控制电路与该输入输出缓冲器的一输入输出焊盘之间，该第一与该第二晶体管由该逻辑控制电路所控制；
一第一电阻装置，耦接于一端点电压源与该第一晶体管之间，并且由该调制控制器所控制；
一第二电阻装置，耦接于该端点电压源与该第二晶体管之间，并且接收一控制信号，以决定该第二电阻装置的导通；以及
一缓冲器，耦接至该输入输出焊盘，用以将来自该输入输出焊盘的一信号电压与一参考电压比较，输出一电压位准信号给该调制控制器，该调制控制器依据该输入电压位准信号改变该第一电阻装置的阻值；
其中当该微处理器检测信号为第一电平时，该第一晶体管与该第二电阻装置为导通状态，藉以使该传输线具有第一传输逻辑总线组态，当该微处理器检测信号为第二电平时，该第一、该第二晶体管与该第一电阻装置为导通状态，藉以使该传输线具有第二传输逻辑总线组态。
13．如权利要求12所述的主机板结构，其中该第一与该第二晶体管由NMOS晶体管所构成。
14．如权利要求12所述的主机板结构，其中该第二电阻装置的等效阻值约100欧姆。
15．如权利要求12所述的主机板结构，其中该第一与第二电阻装置由PMOS与NMOS晶体管两者择一所构成。
16．如权利要求12所述的支持多种传输逻辑总线的输入输出缓冲器，其中该端点电压源约1.5伏特。
17．如权利要求16所述的支持多种传输逻辑总线的输入输出缓冲器，其中该参考电压约1.0伏特。
18．如权利要求12所述的支持多种传输逻辑总线的输入输出缓冲器，其中该微处理器检测信号为逻辑1状态，且该第一传输逻辑总线组态包括高速传输逻辑(HSTL)总线组态。
19．如权利要求18所述的支持多种传输逻辑总线的输入输出缓冲器，其中该微处理器检测信号为逻辑0状态，且该第二传输逻辑总线组态包括射击传输逻辑(GTL+)总线组态。
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Cited By (2)
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|---|---|---|---|---|
| CN1921307B (zh) * | 2005-08-26 | 2011-07-06 | 三星电子株式会社 | 双参考输入接收器及接收输入数据信号的方法 |
| CN103092783A (zh) * | 2011-10-11 | 2013-05-08 | 联发科技股份有限公司 | 内存控制器以及内存系统 |
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