CN1288292A - 一种串/并行级联卷积码译码器及其译码实现方法 - Google Patents

Abstract

本发明涉及一种并/串行级联卷积码(Turbo－code)译码器的译码实现方法。通过采用多滑动窗及多级并行结构的译码两项关键技术,解决了较高速率下Turbo－code的实时译码问题。多滑动窗技术是将一帧数据分成N段,同时采用n个滑动窗一次对其中的n段数据并行地作迭代;多级并行结构的译码技术是在同一时刻,利用n个分别由m个并行运算单元组成的后向迭代译码器和一个由n×m个并行运算单元组成的前向迭代译码器对n段数据并行地一次作后向迭代与前向迭代。

Description

一种串/并行级联卷积码译码器及其译码实现方法

本发明涉及一种数字、移动通信领域中的信道编译码技术，更确切地说是涉及一种可快速、并行地实现Turbo-code的译码器及其译码实现方法。

Turbo-code是近几年发展起来的一种非常引入注目的信道编码方法，具有优异的性能。Turbo的原意为“涡轮机”，其最初的中文名称为并行、级联卷积码，随着它的不断发展，又将串行及分组结构的级联码也称作Turbo-code，因此可以将Turbo-code理解为一种采用级联方式的串/并行卷积码或分组码一类的码结构。鉴于它的优异性能，目前国际电信联盟(ITU-InternationalTelecommunication Union)已将其列为第三代移动通信系统(IMT-2000)信道编码领域的标准。

Turbo-code编码器的实现技术比较简单，基本无难度可言，但其译码器及其译码实现方法却有相当大的难度，因为信息经过有扰信道的传输后，译码器要从有扰信息中恢复出有用的、无噪的信号是十分困难的，必须通过大量复杂的运算才能达到目的，也即译码器的结构要比编码器复杂得多。现有的关于Turbo译码的技术大部分也是有关算法方面的介绍，且主要用于验证Turbo-code的优异性能，即其在一定条件下与香农(Shannon)极限的距离，其算法都是采用顺序执行即串行指令的方式，这是因为在计算机上作仿真时只能采用串行方式执行算法指令，除非是在真正的多任务、多CPU系统上才能做到并行处理，而这样的情况并不多见。现有技术中除了算法方面的介绍外，有关其具体实现的技术则不多见，如法国人Berrou于1995年申请的适用于卷积编码的多篱笆图专利则是Viterbi译码器。据申请人所知，到目前为止，还没有一种能真正实现的、可用的、实时Turbo编码译码器，特别是实现较高速率下的Turbo-code译码就更不是一件容易的事。

本发明的目的是设计一种串/并行级联卷积码译码器及其译码实现方法，以解决如何实现Turbo译码实时系统的问题，和解决如何在每秒兆比特量级(Mbps)的较高输入信息速率下，Turbo并行译码系统的问题。

本发明的目的是这样实现的：一种并/串行级联卷积码译码器的译码实现方法，其特征在于包括：

A．将一帧数据截断成N段并将N段数据不断地分配给n个数据存储器，形成n个滑动窗口；

B．同一时刻，利用n个分别由m个并行运算单元组成的后向或前向迭代译码器和一个由n×m个并行运算单元组成的前向或后向迭代译码器并行地一次对n个滑动窗口作每一滑动窗口的后向或前向迭代与全滑动窗口的前向或后向迭代；

C．由合路器对由n个后向迭代译码器迭代出的各β值和由一个前向迭代译码器迭代出的α值作计算，获得外信息与似然值。

所述的步骤A与步骤B间，于所述全滑动窗口的前向迭代之前还包括有延时操作，延时时间从总体上等于一个滑动窗的时间。

所述的前向或后向迭代译码器的处理速度约等于n倍的后向或前向迭代译码器的处理速度。

所述的步骤B还包括同一时刻，利用n个分别由m个并行运算单元组成的后向迭代译码器和n个分别由m个并行运算单元组成的前向迭代译码器并行地一次对n个滑动窗口作每一滑动窗口的后向及前向迭代。

所述的迭代是采用取对数的最大值算法或SOVA-软输出维特比算法或MAP算法完成的。

所述的N为几十至几百，所述的n为2至10，所述的m为2或4或8或16或32。

本发明的一种并/串行级联卷积码译码器，其特征在于：包括将构成一帧的N段数据不断地分配给n个数据存储器的数据分配器、分别对n段数据仅作后向或前向迭代的n个后向或前向迭代译码器、对n段数据仅作前向或后向迭代的一个前向或后向迭代译码器、用于分配指令的任务分配器和合路器；所述的n个后向或前向迭代译码器及一个前向或后向迭代译码器并行地连接在数据分配器与合路器之间，所述的任务分配器分别与所述的n个后向或前向迭代译码器及一个前向或后向迭代译码器连接。

所述的数据分配器与所述的一个前向或后向迭代译码器间还设置有延时器。

所述的并行地连接在数据分配器与合路器之间的是n个后向迭代译码器和n个前向迭代译码器。

所述的每一个后向或前向迭代译码器由m个并行运算单元组成，每个并行运算单元是由从所述的数据分配器中取出数据的查表单元、进行加法或减法或乘法运算的逻辑单元、求出最大值的比较单元和进行减法运算的减法单元顺序连接构成。

所述的一个前向或后向迭代译码器由n×m个并行运算单元组成，每个并行运算单元是由从所述的数据分配器中取出数据的查表单元、进行加法或减法或乘法运算的逻辑单元、求出最大值的比较单元和进行减法运算的减法单元顺序连接构成。

本发明的串/并行级联卷积码译码器及其译码实现方法，通过采用多滑动窗和多级并行结构译码两项关键的技术，不仅解决了如何实现Turbo-code的实时系统，而且主要解决了如何实现较高输入信息速率(Mbps量级)下Turbo-code的并行译码的技术难题，其最终处理能力将大于2.048Mbps(也是3GPP-ThirdGeneration Partnership Project标准中的用户最高接人速率)，该串/并行级联卷积码译码器及其译码实现方法，大大推动了Turbo码的实用化发展，从而带来了极大的社会效益。

下面结合实施例及附图进一步说明本发明的技术。

图1是不采用滑动窗技术的迭代示意图

图2是采用一个滑动窗技术的迭代示意图

图3是采用多个滑动窗技术的迭代示意图

图4是采用MMAP/MAP算法的串/并行级联卷积码译码器结构示意图

图5是图4中多级并行结构译码器DEC1/DEC2结构示意图

图6是图5中后向迭代译码器的结构示意图

图7是图5中前向迭代译码器的结构示意图

图8是图5中合路器的结构示意图

图9是本发明的串/并行级联卷积码译码器及其译码实现方法在手机中的应用示意图

参见图1，图中示出不采用滑动窗技术的迭代方案，其译码是针对一个完整的帧数据作迭代，如图中所示，在时间轴t上，一次迭代当前帧数据F1，下一次迭代下一帧数据F2，由于需存储全帧的迭代结果，因此所需的存储量大。

参见图2，图中示出采用一个滑动窗技术的迭代方案。在Turbo-code的译码实现中，为了节省存储单元，可采用滑动窗技术。具体地说就是译码不针对一个完整的帧数据作迭代，而是将一帧数据截(分)成N段(N通常为几十至几百)，采用滑动窗一次只对其中的一段作迭代，如图中所示的在时间轴t上，一次只对构成当前帧数据F1的N段数据中的1段作迭代，一块迭代完后再对下一段作迭代，就好象有一个“滑动的窗口”在数据上移动一样。由于每次只需存储一段数据的迭代值，而不必存储全帧的迭代结果，特别在较高信息速率下、帧长较长时，可大大节省存储量，但运算速度仍然较慢。

参见图3，图中示出本发明采用的多个滑动窗技术的迭代方案。本发明不仅采用滑动窗技术，而且利用多个滑动窗口如n(N＞n≥3)个滑动窗口一次对n段数据并行地作迭代。如图中所示，在时间轴t上，用1至n个滑动窗口并行地对构成当前帧数据F1的N段数据中的第i段至第i+n段数据作迭代。采用多个滑动窗技术的迭代速度可大大快于采用一个滑动窗技术的迭代速度。图3中i=k×n，k=int[N/n]。

参见图4，图中示出采用MMAP/MAP算法的串/并行级联卷积码译码器结构(还可采用SOVA-软输出维特比算法)。包括入口高速缓存器(FIFO)1、译码器(DEC1)2、交织器3、译码器(DEC2)4、去交织器5、判决器6、出口高速缓冲器(FIFO)7和匀化因子(F)电路8。其中的关键部件是译码器(DEC1)2与译码器(DEC2)4，也是MMAP算法的执行单元(MMAP/MAP-Maximum A Posteriori算法是取对数的最大值算法，简称为MMAP算法或者MAP算法，MMAP与MAP之间仅相差一个查表单元)。译码器(DEC1)2与译码器(DEC2)4具有完全相同的内部结构，如图5所示。

从信道解调(或解扩)下来的信源数据流经入口高速缓冲器(FIFO)1后形成收数据流，并以“包”的形式输送给译码器(DEC1)2，经译码器(DEC1)2按MMAP算法对冗余信息作迭代，生成第一外信息9，并送交织器3，由交织器3对第一外信息9与收数据流中的一部分作打散信息顺序的处理，生成第一、第二两中间值10、11，再送译码器(DEC2)4，经译码器(DEC2)4按MMAP算法完成迭代，生成第二外信息12和似然值13，再送去交织器5，由去交织器5恢复原信息顺序。去交织器5输出一路送匀化因子(F)电路8，用于消除正反馈而形成外信息送译码器(DEC1)2；去交织器5输出另一路送判决器6，获得有用的供输出的二进制码流14(DK)，再经出口高速缓冲器(FIFO)7输出。

参见图5，本发明为提高收端译码器的运算速度，将译码器2、4设计成“多重并行的结构单元，同一时刻不仅对n个滑动窗内的n段数据作迭代，还同时对前向和后向作迭代，而且每一译码单元内部对执行指令也作并行处理。

多级并行结构的译码器(DEC1)2或译码器(DEC2)4包括：数据分配器21，用于将构成一帧的N段数据不断地分配给n个数据存储器，并看作n个滑动窗口；后向迭代译码器22的个数等于滑动窗口数n，n个后向迭代译码器22，标为1,2,……,n，分别对第i块、第i+1块，……，第i+n块数据按MMAP算法作后向迭代，获得各β值；一个前向迭代译码器23，对n全块(全滑动窗)内的数据按MMAP算法作前向迭代，i=k×n,k=int[N/n]。在前向迭代译码器23前可设置一个延时器26，设置该延时器26的目的是为节省前向迭代的存储量，应用延时器26，前向迭代就只需存储一个时刻的α值，而不必存储n全段(全滑动窗)内所有的α值。当前、后向迭代开始后，从时间上看，前向迭代会落后于后向迭代一段(一个滑动窗)时间，延时器26的延时大小取决于主时钟的频率和段数据(滑动窗)的大小，但总的来说，延时必须等于一个滑动窗(一段数据)的时间，但当有更强的实时要求时，还是应去掉延时器26，此时就必须存储所有的α值和β值；任务分配器24，用于分配指令，使每一个后向迭代译码器22与前向迭代译码器23内部对执行指令也作并行处理；合路器25对由n个后向迭代译码器22迭代出的各β值及由一个前向迭代译码器23迭代出的α值进行计算，获得所要的外信息及似然值。

参见图6、图7，分别为图5中后向迭代译码器22及前向迭代译码器23的结构，是一种译码器内部的多状态并行结构。其中，后向迭代译码器22具有m个并行运算单元，前向迭代译码器23具有n×m个并行运算单元，每个并行运算单元均由查表单元221、逻辑单元222、比较单元223和减法单元224顺序连接构成，用于实现取对数的最大值MMAP算法。查表单元221用于从图5中数据分配器21的数据存储器内取出数据，由逻辑单元222进行加法或减法或乘法运算，比较单元223对运算结果求最大值，最后由减法单元224作减法运算。

图5中，作α值迭代的前向迭代译码器23只能有一个，这是由MMAP迭代算法过程决定的，而作β值迭代的后向迭代译码器22的个数则等于滑动窗口数n(数据段数)，这是为求得运算速度平衡而使用的。为了使前、后向迭代两种译码器23、22能在同一时间段内完成运算，就要求在同一时钟频率下，使前向迭代译码器23的并行处理速度约等于n倍的后向迭代译码器22的处理速度。图7结构就是为实现该目的而设置的，即将图6中后向迭代译码器22的并行结构(m个并行运算单元)扩展n倍，即为n×m个并行运算单元。

当译码速度要求不太高时，可以仅对后向迭代采用多滑动窗技术，对前向迭代采用n×m并行技术，如附图6、7的结构所示。但实际上前向迭代与后向迭代是等效的，两者可以调换并行的方式，即对前向迭代采用多滑动窗技术，对后向迭代采用n×m并行技术；甚至在译码速度要求非常高时，如大于20Mbps，此时多状态并行度n×m已达到满状态，状态并行技术本身已无能力再提高速度，就可同时对后向及前向迭代采用多滑动窗技术，前、后向迭代同时由n个后向迭代译码器(含m个并行运算单元)和n个前向迭代译码器(含m个并行运算单元)完成。称之为“双滑动多窗并行”技术。即本发明的技术方案所强调的是多个滑动窗口的并行技术；译码器内多状态的并行处理技术；并行处理的多级性；和前向迭代与后向迭代的等效性。

实际使用时，考虑到设备的复杂度和当前对Turbo-code应用速率的需求，如Turbo-code的应用场合一般为中、低速率的移动无线环境，特别是3GPP的最高信息速率也才到2.048Mbps，因此在选择本发明的关键参数时，滑动窗口数n的取值不宜过大，一般为2至10左右，而前、后向迭代译码器23、22内并行运算单元m的取值一般为2、4、8、16、32，m取为2¹形式的值，是为了任务分解时的方便，当然m也可取为其它值。

参见图8，为图5中合路器25的结构。包括m个比较器251、与m个比较器251连接的合路器252、第一减法器253和第二减法器254。m个比较器251用于求最大值，合路器252获得m×2个值，第一减法器获得似然值256，第二减法器254获得外信息255。

参见图9，当前第三代移动通信(3G)，是通信领域较为热门的研究课题之一，通过使用本发明的译码器及译码方法，不仅实现了在3G标准信道编码部分采用Turbo码，而且实现了在较高速率下的Turbo-code译码。具体实施时，可分为两步：首先通过高性能的可编程逻辑器件(FPGA，如XILINX公司的主频为200MHz的Virtex系列)来实现一个试用的Turbo-code编译码实时系统；然后利用非常方便、快捷的现有手段将FPGA转化为超大规模集成电路ASIC，进一步做到多功能、低功耗，在批量较大时也降低了整个系统的成本，使之能在不远将来的3G手机中及移动台中得到广泛的应用。

图9中给出本发明的多滑动窗及多级并行结构的Turbo-code译码器及译码实现方法，在手机中应用的结构。手机主要包括前端射频(RF)单元15、解调/解扩单元16、模/数变换单元(A/D)17、Turbo-code译码器18和基带复/分接器19，基带复/分接器19输出语音及数据信号。

本发明的多滑动窗及多级并行结构的Turbo-code译码器及译码实现方法，与采用单处理器、串行的MMAP译码算法相比，在运算速度上具有两个优势：其一是由于采用多滑动窗技术，且n个滑动窗并行，而使运算速度提高近n倍，当然，此时所占用的器件相对要多一些(不使用图5中的延时器26时)，对于较长帧，分段数N可以取得很大，使每一段的存储量相对减小，在这种条件下，迭代所占用的存储器相对于交织/去交织来说也不算很大；其二是由于采用了多级并行结构的译码技术，由此带来了明显的运算速度方面的好处，如图6、图7中所示的，当译码器2、4(DEC1、DEC2)内采用m个并行运算单元时，其迭代速度就会增加近m倍。如：当n=3,m=4时，本发明可将串行的MMAP译码实时系统的处理速度提高近10倍左右，再加上流水线式的处理结构，因此其运算速度是相当高的，如为10Mbps(在该点上完全不同于数字信号处理器DSP，DSP是通过对一个或某几个运算单元作指令级的反复循环，而这样做循环运算的速度肯定不会太高)。

Claims (14)

1．一种并/串行级联卷积码译码器的译码实现方法，其特征在于包括：

A．将一帧数据截断成N段并将N段数据不断地分配给n个数据存储器，形成n个滑动窗口；

B．同一时刻，利用n个分别由m个并行运算单元组成的后向或前向迭代译码器和一个由n×m个并行运算单元组成的前向或后向迭代译码器并行地一次对n个滑动窗口作每一滑动窗口的后向或前向迭代与全滑动窗口的前向或后向迭代；

C．由合路器对由n个后向迭代译码器迭代出的各β值和由一个前向迭代译码器迭代出的α值作计算，获得外信息与似然值。

2．根据权利要求1所述的一种并/串行级联卷积码译码器的译码实现方法，其特征在于：所述的步骤A与步骤B间，于所述全滑动窗口的前向迭代之前还包括有延时操作，延时时间从总体上等于一个滑动窗的时间。

3．根据权利要求1所述的一种并/串行级联卷积码译码器的译码实现方法，其特征在于：所述的步骤B还包括同一时刻，利用n个分别由m个并行运算单元组成的后向迭代译码器和n个分别由m个并行运算单元组成的前向迭代译码器并行地一次对n个滑动窗口作每一滑动窗口的后向及前向迭代。

4．根据权利要求1或2所述的一种并/串行级联卷积码译码器的译码实现方法，其特征在于：所述的前向或后向迭代译码器的处理速度约等于n倍的后向或前向迭代译码器的处理速度。

5．根据权利要求1或2或3所述的一种并/串行级联卷积码译码器的译码实现方法，其特征在于：所述的迭代是采用取对数的最大值算法或SOVA-软输出维特比算法或MAP算法完成的。

6．根据权利要求1所述的一种并/串行级联卷积码译码器的译码实现方法，其特征在于：所述的N为几十至几百，所述的n为2至10，所述的m为2或4或8或16或32。

7．一种并/串行级联卷积码译码器，其特征在于：包括将构成一帧的N段数据不断地分配给n个数据存储器的数据分配器、分别对n段数据仅作后向或前向迭代的n个后向或前向迭代译码器、对n段数据仅作前向或后向迭代的一个前向或后向迭代译码器、用于分配指令的任务分配器和合路器；所述的n个后向或前向迭代译码器及一个前向或后向迭代译码器并行地连接在数据分配器与合路器之间，所述的任务分配器分别与所述的n个后向或前向迭代译码器及一个前向或后向迭代译码器连接。

8．根据权利要求7所述的一种并/串行级联卷积码译码器，其特征在于：所述的数据分配器与所述的一个前向或后向迭代译码器间还设置有延时器。

9．根据权利要求7所述的一种并/串行级联卷积码译码器，其特征在于：所述的并行地连接在数据分配器与合路器之间的是n个后向迭代译码器和n个前向迭代译码器。

10．根据权利要求7或8所述的一种并/串行级联卷积码译码器，其特征在于：所述的每一个后向或前向迭代译码器由m个并行运算单元组成，每个并行运算单元是由从所述的数据分配器中取出数据的查表单元、进行加法或减法或乘法运算的逻辑单元、求出最大值的比较单元和进行减法运算的减法单元顺序连接构成。

11．根据权利要求7或8所述的一种并/串行级联卷积码译码器，其特征在于：所述的一个前向或后向迭代译码器由n×m个并行运算单元组成，每个并行运算单元是由从所述的数据分配器中取出数据的查表单元、进行加法或减法或乘法运算的逻辑单元、求出最大值的比较单元和进行减法运算的减法单元顺序连接构成。

12．根据权利要求7或8所述的一种并/串行级联卷积码译码器，其特征在于：所述的N为几十至几百，所述的n为2至10。

13．根据权利要求10所述的一种并/串行级联卷积码译码器，其特征在于：所述的m为2或4或8或16或32。

14．根据权利要求11所述的一种并/串行级联卷积码译码器，其特征在于：所述的n为2至10，所述的m为2或4或8或16或32。

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