CN1283286A - 将地址与数据线上的中断请求信号转换成中断消息信号的机制 - Google Patents

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Abstract

在本发明的一个实施例中,装置(10)包括用于接收以地址信号和数据信号为形式的中断请求信号(44)的地址和数据端口(104、106)。该装置(10)也包括用于接收至少一些地址信号和数据信号并在解码逻辑电路(122)的若干解码输出线(124)之一提供解码信号的解码逻辑电路(122)。重定向表(128)包含一个根据解码信号被置位的“发送未决”位。在另一个实施例中,装置(10)包括用于接收中断请求信号的专用中断端口(38)。该装置(10)也包括能接收以地址信号和数据信号(114,116)为形式的中断请求信号的地址和数据端口(104、106),以及根据接收的以地址信号和数据信号(114、116)为形式的中断请求信号在若干解码输出线(124)之一提供解码信号的解码逻辑电路(122)。

Description

将地址与数据线上的中断请求信号 转换成中断消息信号的机制
本发明涉及计算机系统中的中断。
外围部件互连(PCI)局部总线规范(修订版2.1)(“PCI总线规范”)已经制定，用于定义PCI总线。PCI总线规范为总线上的设备定义了一种互连机制和传输协议。PCI规范不时受到补充和修改。然而，PCI规范的指导原则是后向兼容的原则，按照这个原则，较新的PCI系统将支持较老的PCI外围设备。
计算机系统中，包括输入和/或输出(I/O)外围设备在内的各种设备都会寻求中断处理器。当涉及到PCI总线时，这种设备有时被称作PCI代理。要中断处理器，PCI代理可以向中断控制器发送一个或多个中断请求信号INTA#、INTB#、INTC#或INTD#。中断控制器的响应是向处理器提供中断消息。中断控制器是通过中断输入引线接受中断请求信号的。中断输入引线有时被称为中断请求(IRQ)引线，是通过IRQ线与PCI总线相连的。在外围设备与中断控制器之间可以有个中断路由器。
中断控制器所接收的中断信号有两类信令语义(signalingsemantics)：(1)边沿触发中断语义；(2)电平触发中断语义。就边沿触发中断来说，每次在中断输入引线检测到边沿(例如正向边沿)时，中断控制器就触发一个中断事件。边沿触发中断的问题是，中断控制器可能会遗漏第二个中断的边沿－如果它是在第一个中断被服务之前发生的话。所以，在采用边沿触发中断时，一般只将一个外围设备与中断输入引线相连。
就电平触发中断来说，中断输入引线上的某特定逻辑电压电平(例如逻辑高电压)导致中断控制器触发一个中断事件。在采用电平触发中断时，可以有一个以上的外围设备向一个输入引线提供中断请求信号。然而，中断输入引线上由多个外围设备提供的电压电平与仅由一个外围设备提供的电压电平是不同的。所以，中断控制器不是仅仅通过检测中断输入引线上的电压电平就能确定有多少外围设备在提供中断请求信号。根据检测到的中断输入引线上该特定电平的变化，要向处理器发送中断消息，并将中断控制器中I/O重定向表中的一个状态位置位。该状态位在中断控制器收到中断结束(EOI)信号时被复位。如果在收到EOI之后，在中断输入端口上仍然能检测到具有该特定电平的中断信号，就向处理器发送另一个中断消息。
中断控制器具有数量有限的中断输入引线。在当前技术条件下，向计算机系统添加更多的外围设备时，需要增加中断输入引线的数量，否则外围设备就需要等待更长的时间才能得到中断服务。
所以，需要一种改进的系统来从外围设备向处理器提供中断请求。
在本发明一个实施例中，一个装置包含用来接收以地址信号和数据信号为形式的中断请求信号的地址与数据端口。该装置也包含解码逻辑电路，用来接收至少一些地址信号和数据信号并在解码逻辑电路的若干解码输出线的其中之一上提供解码信号。一个重定向表包含一个“发送未决”位，该位是根据解码信号被置位的。
通过以下所作的详细说明和本发明实施例的附图，将能更全面地理解本发明，不过，这些说明和附图不应被用来将本发明限定在所说明的特定实施例，而应被认为只是为了方便解释和理解。
图1是按照本发明一个实施例的一个包含主桥接器(hostbridge)的计算机系统的框图表示。
图2是图1的系统中的主桥接器一个实施例的框图表示。
图3是图1的系统中的中断控制器一个实施例的框图表示。
图4是图2和3的I/O重定向表中“发送未决”位和相关电路一个实施例的框图表示。
图5是一个示例性外围设备的框图表示。
图6是图1的系统中的主桥接器另一个实施例的框图表示。
参看图1，计算机系统10包括处理器12、主桥接器16和可以按照PCI规范实现的I/O总线20。处理器12包括中断控制器24，它可以是个可提前编程的中断控制器(APIC)。处理器12与主桥接器16通过处理器总线26和串行总线28相连，串行总线可以是APIC串行总线。在有些实施例中，主桥接器16被称为北桥接器(NorthBridge)，处理器总线26被称为前端总线(front side)或并行总线。
串行总线28可以从主桥接器16中的中断控制器34向中断控制器24提供中断消息。中断控制器34可以是个APIC。串行总线28可以包含两路数据导线和一路时钟信号导线，也可以从处理器12向中断控制器34提供信号，诸如中断结束(EOI)信号。在多处理器系统中，串行总线28也可按照已知技术在最低优先级中断目的地仲裁中使用。
主桥接器16包括通过其从中断请求线40接收中断请求信号(例如IRQ信号)的专用中断(例如IRQ)端口38。中断端口38可以是引线，其它结构，或者就是导线。中断控制器34从端口38接收中断请求信号。在一个实施例中，将中断端口38视为中断控制器34的一部分(因此也是主桥接器16的一部分)。在另一个实施例中，将中断端口38视为主桥接器16的一部分，但不是中断控制器34的一部分。只要中断控制器38接收到中断请求信号，这种差别就不重要。
主桥接器16也包括地址、数据和其它端口42，通过其从地址、数据和其它线路44接收或向地址、数据和其它线路44提供地址、数据和其它信号。端口42可以是引线，其它结构，或者就是导线。端口38和42可以就是线路40和44的简单延续。中断控制器34接收通过端口42的至少一些地址、数据和/或其它信号。在端口42所接收到的地址、数据和其它信号的一些或全部，在主桥接器16或其它地方用于中断以外的各种目的。线路40和44以及本文所述的各种其它线路，可以是常规的导线(conductor traces)，或者是各种其它形式的导线。根据本发明实施例，可将线路40和44视为是总线20的一部分或是独立于总线20。
系统10包括可以通过向中断控制器34提供中断请求信号来中断处理器12的外围设备。图1中表示了外围设备和相关互连的例子。外围设备50通过中断线62并通过地址、数据和其它线路64与I/O总线20相连。要中断处理器12，外围设备50就在中断线62上提供中断请求信号(例如INTA#)。中断请求信号通过总线20和中断线40被传送到中断端口38。中断控制器34对中断请求信号的响应是，向处理器12或另一个处理器(图1中未予示出)提供适当的中断消息。
外围设备52通过地址、数据和其它线路68(但不通过中断线)与I/O总线20相连。要中断处理器12，外围设备52在地址、数据和其它线路68上提供中断请求信号。在下文详细讨论的本发明一个实施例中，中断请求信号涉及一个PCI写周期(write cycle)。中断请求信号通过总线20和地址、数据和其它线路44被传送。中断控制器34对中断请求信号的响应是，向处理器12或另一个处理器(在图1中未予示出的多处理器系统的情况下)提供适当的中断消息。
相应地，主桥接器16可以根据来自两类外围设备的中断请求信号向处理器12或另一个处理器提供中断消息。第一类的外围设备(例如外围设备50)通过专用中断线提供中断请求信号(例如INTA#)。中断请求信号由中断控制器34通过中断端口38接收。第二类的外围设备(例如外围设备52)例如通过地址和数据线提供中断请求信号(例如包含一个PCI写周期)。中断请求信号由中断控制器34通过地址、数据和其它线路44接收。
外围设备54、56和58表示外围设备与总线20之间其它可能的接口。外围设备54通过适配器72与总线20相连。适配器72可以通过线路74传送中断信号，通过线路76传送地址、数据和其它信号。导线74上提供的中断请求信号被总线20传送到中断线40。外围设备54与外围设备52的相似之处，在于它通过地址、数据和其它线路-而不通过中断线74－提供中断请求信号。因此，就外围设备54而言，中断线74上没有中断请求信号。然而，可以将像外围设备50一样的外围设备与适配器72相连。在这种情况下，适配器72就包含线路74上的中断信号。或者，有些适配器也可能只包含线路76而不包含线路74。外围设备56和58通过桥接器82与总线20相连。中断请求信号通过线路94、90和84传输。地址、数据和其它信号通过线路98、96、92和86传输。
图2表示了主桥接器16一个实施例的细节。地址、数据和其它端口42包括地址端口104、数据端口106和其它端口108。地址、数据和其它线路44包括地址线114、数据线116和其它线路118，它们分别传输地址信号、数据信号和其它信号(例如使能信号)。
中断线40上的中断请求信号是通过端口38和导线120提供给I/O重定向表128或其它处理电路的。根据该信号，包括I/O重定向表128的中断控制器34向处理器提供中断消息。可以通过串行总线控制器144再通过串行总线28，或者通过编码/解码逻辑电路148再通过处理器总线26，提供中断消息。就通过处理器总线26发送中断消息而言，处理器12要包含检测该中断消息的解码电路，中断控制器24要理解该消息。
响应于接收一个中断请求信号(其中至少有一部分是地址信号形式)，中断控制器34向串行总线28或处理器总线26提供中断消息。在一个实施例中，主桥接器16能够根据控制逻辑电路130中的一位，决定通过串行总线28还是处理器总线26来传送中断信号。
处理器总线26上的中断消息包含一个确定要接收该中断的处理器的地址。主桥接器16包含最低优先级重定向电路，用来将中断重定向到在多处理器系统的情况下具有最低优先级的处理器。该电路可以跟踪多处理器系统中各种处理器的任务优先级。主桥接器16内的中断控制器34或其它电路可以检测处理器12是否包含串行总线功能，以及/或者是否包含由处理器总线26接受中断消息的能力。在处理器12不含能理解处理器总线26上的中断消息的中断控制器和解码电路的情况下，中断控制器34可以在串行总线28而不是处理器总线26上传送中断消息。主桥接器16可包含用来存放各种中断信号和其它信号的队列(未予示出)。中断控制器34可包含用来存放中断请求信号的队列。控制逻辑电路130辅助中断控制器34的各种功能。
中断请求信号可以以地址和数据信号(或许是其它信号)的形式通过端口42提供并被中断控制器34捕获。在这种情况下，解码逻辑电路122按中断请求信号来译码地址和数据信号位的全部或一部分。在一个实施例中，解码逻辑电路122在导线124上提供解码的信号。在一个实施例中，解码信号可能是个确立(assertion)信号，也可能是个撤销(deassertion)信号。导线124上的中断请求确立/撤销信号可以与导线120上的中断请求信号相同。在这种情况下，I/O重定向表128可以完全等同地处置这些信号。
参看图3，在一个实施例中，解码电路122包括地址解码器158和数据解码器160。如果接收到一个特定地址或一个特定范围内的一个地址，地址解码器158就在导线162上向控制逻辑电路130提供信号，指示正在通过地址和数据线152和154(它们与线路114和116相连)向中断控制器34提供中断请求信号。在一个实施例中，指示中断请求信号的地址包括基址加变址。举例来说，基址可以是FEC00000h(h=十六进制)，变址可以是20h。基址可以是可由处理器、操作系统、或者其它硬件或软件编程的。控制逻辑电路130在导线64上向数据解码器160提供使能信号。在一个实施例中，数据解码器160译码数据信号的8个最低有效位(LSB)，并根据数据位的状态，确立X个解码输出线124的其中之一。如果有8个数据位，就可以有多达256个解码输出线。
保持寄存器(holding register)170包含与每个解码输出线124一一对应的寄存器。保持寄存器每个存放对应一个解码输出线124上的电压状态。线路172进而提供代表在保持寄存器170中存放的电压状态的信号。保持寄存器通过对应一个线路124上的确立信号被置位(即具有逻辑高电压)，通过对应一个线路124上的撤销信号被复位。确立和撤销信号的区别可能只是极性相反。在一个实施例中，导线152上一个不同地址就控制了在解码输出线124上是提供确立信号还是撤销信号。在另一个实施例中，导线154上不同的数据信号控制着在解码输出线124中特定一条线上是提供确立信号还是撤销信号。
参看图3和4，线路172包括线路172-0、172-1、…、172-X-1，它们各与保持寄存器170中一个不同的寄存器相连。中断线120包括中断线120-0、120-1、120-2…、120-N-1，它们各与中断端口38中一个不同的端口相连。在图4的实施例中，I/O重定向表128包括X个项，每项包括一个“发送未决”(SP)位(可以称其为发送状态位)。在一个SP位置位时，有中断消息发往处理器。SP位O-N-1在对应的“或”门190、192、194、…、196的输出被确立时置位(例如被设置到逻辑高电压)。“或”门有线路120之一和线路172之一作为输入。所以，中断信号无论到达端口38之一还是到达解码逻辑电路122，都会导致SP位O-N-1之一的置位。例如，当中断线120-0或线路172-0置位时，SP位0被置位。(如果SP位是通过低电压置位的，则“或”门可以用其它逻辑电路替代。在中断端口38与“或”门之间可以有反相器。)SP位N-X-1在对应的一个线路172-N-172-X-1被确立时置位。这样，就可能有比中断端口38个数更多的SP位。(注意，在有些实施例中和在一定的情况下，SP位O-X-1的状态可以被不是来自线路120或172的信号的信号控制。)
中断控制器34可支持边沿触发中断请求信号的可伸缩性(scalability)。就线路152和154上的边沿触发中断而言，数据解码器160确立线路124之一。将保持寄存器170中的对应一个置位，导致对应一个线路172被确立。线路172之一的确立导致对应一个SP位被置位，当该SP位被置位时，特定一个保持寄存器170通过导线178被复位。然后就可以将这个I/O重定向项输入到中断发送滚动计划(interrupt delivery rotation scheme)，供在适当时间发送。当中断事件被去除时，就不需要启动中断请求撤销寄存器操作，因为信号启动本身就可以表明有一个并且仅仅一个中断事件将要被报告。正如输入引线方案(input pin scheme)的情况一样，定义为边沿触发的中断的SP位，可以在中断已经在相关的消息机构上被成功地发送时被复位。如果在中断被发送到目的地之前多个中断请求确立寄存器操作被接收到同一个I/O重定向表项，只有一个中断事件可以被检测到。这种行为与专用引线方案是一致的。
对于电平触发中断来说，当某设备对由多个设备共享的某线路发出中断信号时，该设备在该中断首次启动时可以发出一个中断请求操作。当中断信号变得不活动时，该设备可以向中断控制器34发出一个中断请求撤销消息。中断控制器34保持相应保持寄存器位的激活，直到收到该撤销消息。这种机制的约束条件是，收集输入事件的设备和中断控制器二者都知道中断请求是按电平触发中断事件配置的。对这些事件来说，可能需要中断请求撤销寄存器事务处理来进行正确的操作。线路116或118上的信号可以指示是否涉及边沿或电平触发中断信号。
在图4的实施例中，I/O重定向表128也包括中断请求寄存器(IRR)位0、1、…、X-1，它们被用于电平触发中断的情况中。SP位在IRR位置位时复位。IRR位在某中断消息被处理器接受时置位。要么电平确立消息(level assert message)被发出后没有在处理器总线16上重试，要么串行总线28上的消息被接受。IRR位在EOI消息被接收时复位。对于串行和并行总线传送二者来说，IRR位被复位，并写向对应的EOI寄存器－该寄存器的向量(vector)与重定向项的向量域(vector field)匹配。
如果中断得到服务，就由外围设备向解码逻辑电路122提供一个撤销信号。如果IRR位复位后，对应的保持寄存器被置位，则有另一个中断在等待确认。对应的SP位于是被置位。
图5表示外围设备52的一个实施例的细节。地址、数据和其它线路68包括地址线180、数据线182和其它线路184。中断控制器174向地址线180的至少一些位提供中断请求信号。中断请求信号也可以包括数据线182和/或其它线路184上的位。在一个实施例中，中断控制器174包括一个数据寄存器，其内容控制外围设备54是以中断信号的形式还是以地址和数据信号以及关于该信号的特定细节的形式向专用中断端口发送中断请求信号。
本发明一个优点是，中断线40上的电平触发中断可以用写周期消息(write cycle messages)或其它基于地址信号的消息来替代。在一个实施例中，写周期消息可以确定中断请求的起源。此外，不用增加专用地址线就能容易地增加“发送未决”位的位数。
中断控制器34可以支持多个中断请求信号输入机构。然而，为了避免可能发生的任何竞争(race)情况，在一个实施例中，在给定时间只支持每个中断请求信号一个机构。各种到达时间和速率的交互可以与专用端口(例如引线)方法等同。一个事件从某个设备的多次激活将引出中断请求确立/撤销信号，它可以提供一种与专用端口的操作一致的模型。
每个中断控制器都可以有独有的地址，以方便配置和对这个地址空间的任何访问－不管该启动资源可以到达的最终目的地。举例来说，如果某系统含有两个I/O总线，第一个含有中断设备，第二个含有中断控制器。中断设备通过中断控制器的独有地址，就能将中断请求确立信号引导到中断控制器。注意，这种消息接发方案不需要中断有不同于通往主存储器的通路的“边车”(sidecar)通路。发中断请求确立信号可以具有清除以前的任何写事务(write transactions)的作用。
其它信息和实施例
本说明书不对各种众所周知的部件、特征和导线进行描述或解释，讨论这些东西对理解本发明并非必要，加入对这些东西的说明会妨碍对本发明的阐述。此外，在对本发明实施例的构造中，存在各种设计上的取舍和选择，这些取舍和选择要视具体实施例而变化。对举例说明过的以及没有说明过的各种部件的实现，方法有各种各样。
附图中各方框的边界是为了说明的方便，不是限制各部件的界限－它们可以重叠。图示各部件的相对大小不意味实际的相对大小。箭头表示一个实施例中的主要数据流，但并非每个信号－诸如对数据流的请求－都作了这种表示。本文使用的“逻辑电路”并不意味不能采用软件控制。“导线”一词要在广义上理解，包括能传导的器件－不过它们也有一些绝缘特性。在图示各部件和导线之间可以有中间的部件或导线。
由中断控制器34向中断控制器24提供的中断消息，可以先在主桥接器16、处理器总线26和/或串行总线28中作某些改变，再由中断控制器24接收。例如，由中断控制器34提供的中断消息的各位可以被反转或编码。可以由编码/解码逻辑电路或其它电路添加地址位。
在一个实施例中，主桥接器16不包括在处理器总线26上发送中断消息的功能。该实施例中，导线可能不连接I/O重定向表128与编码/解码逻辑电路148。如图5中所示，在另一个实施例中，主桥接器16不包括在串行总线28上发送中断消息的功能。该实施例中，串行总线控制器144和相关导线不包含在主桥接器16中。
在一个实施例中，处理器总线26上的信号是两相信号。在第一相中，如果Aa3#位是0，则中断事务类型是固定的(定向的)；如果Aa3#位是1，则类型是重定向的或EOI。在第二相中，00的Ab5#和Ab6#位表示物理目的地方式。01的Ab5#和Ab6#位表示逻辑目的地方式。11的Ab5#和Ab6#位表示EOI。0和1的Aa3#和Ab6#位以及110的Aa3#、Ab5#和Ab6#位是保留的。
保持寄存器和SP位可以是与导线124平行的。
中断控制器34不必是主桥接器16的一部分。在外围设备(中断代理或PCI设备)与中断控制器之间可以有中断路由器。解码逻辑电路22可以位于中断控制器34的外部。
短语“一个实施例”，指的是该短语之后的特定特点、结构或特征包含在本发明的至少一个实施例中，并可能包含在本发明的不止一个实施例中。本说明书中各处出现的“在一个实施例中”，也不一定都指同一个实施例。
术语“连接的”和“相连的”以及有关用语是在操作意义上使用的，不一定限于直接连接或相连。如果说明书陈述某部件或特征功能“可以”、“能”、“可能”或“可能会”被包含或者具有某个特征，则不是非要要求该特定部件或特征功能被包含或者具有该特征。术语“响应”包括完全或部分响应。
阅读本说明书的本领域的技术人员会知道，可以在本发明的范围内由上述说明和附图作出许多其它变化。所以，界定本发明范围的是包括对其补充在内的以下各权利要求。

Claims (16)

1．一种装置，包含：
地址和数据端口，用于接收以地址信号和数据信号形式的中断请求信号；
解码逻辑电路，用于接收至少一些地址信号和数据信号并在该解码逻辑电路的若干解码输出线的至少之一提供解码的信号；
重定向表，该表中包含一个发送未决位，该位根据解码信号被置位。
2．权利要求1的装置，进一步包括一个根据解码信号的确立而被置位的保持寄存器。
3．权利要求1的装置，其中，中断请求信号的形式是地址信号、数据信号和其它信号。
4．权利要求1的装置，其中该装置是个桥接器。
5．一种装置，包含：
用于接收中断请求信号的专用中断端口；
能接收以地址信号和数据信号为形式的中断请求信号的地址和数据端口；
解码逻辑电路，用于根据接收的以地址信号和数据信号为形式的中断请求信号在若干解码输出线之一提供解码信号；
重定向表，该表中包含一个发送未决位，该位根据专用中断端口处的中断请求信号或根据解码信号被置位。
6．权利要求5的装置，其中，在中断端口、一些解码线和重定向表之间安置“或”门。
7．一种装置，包含：
用于从中断请求线接收中断请求信号的专用中断端口；
接收地址信号和数据信号的地址和数据端口；
解码逻辑电路，用于接收至少一些地址信号和数据信号并从它们中译码中断请求信号；
与专用中断请求端口和解码逻辑电路相连的重定向和控制电路，用于从中断端口接收中断请求信号和从解码逻辑电路接收中断请求信号，并根据它们提供中断消息。
8．权利要求7的装置，其中，由解码逻辑电路提供的中断请求信号与由专用中断端口提供的中断请求信号是等同的。
9．权利要求7的装置，其中，重定向和控制电路包括一个I/O重定向表。
10．权利要求7的装置，其中，解码逻辑电路包含在一个中断控制器中。
11．一种装置，包含：
用于从中断请求线接收中断请求信号的专用中断端口；
用于接收地址信号和数据信号的地址和数据端口；
解码逻辑电路，用于接收至少一些地址信号和数据信号并从它们中译码中断请求信号；
与专用中断请求端口和解码逻辑电路相连的I/O重定向表，用于从中断端口接收中断请求信号和从解码逻辑电路接收中断请求信号，并根据它们提供中断消息。
12．权利要求11的装置，其中，由解码逻辑电路提供的中断请求信号与由专用中断端口提供的中断请求信号是等同的。
13．权利要求11的装置，其中，解码逻辑电路包含在一个中断控制器中。
14．一个计算机系统，包含：
一个处理器；
一个I/O总线；
与I/O总线相连的外围设备；
一个桥接器，包含：
用于接收中断请求信号的专用中断端口；
用于接收地址信号和数据信号的地址和数据端口；
解码逻辑电路，用于接收至少一些地址信号和数据信号并从它们中译码中断请求信号；
与专用中断请求端口和解码逻辑电路相连的重定向和控制电路，用于从中断端口接收中断请求信号和从解码逻辑电路接收中断请求信号，并根据它们提供中断消息。
15．权利要求14的系统，其中，至少一个外围设备通过专用中断端口提供中断请求信号并且至少一个外围设备通过地址和数据端口提供写周期形式的中断请求信号。
16．权利要求14的系统，其中，至少一个外围设备能向解码逻辑电路提供地址和数据信号，用于从它们中译码中断请求信号。
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