CN1269645A - 光同步数字传输设备用的模拟和数据接口装置 - Google Patents
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Abstract
一种光同步数字传输设备用的模拟和数据接口装置,包括:微处理器,逻辑处理单元,音频信号处理单元,数据信号处理单元,F1字节处理单元,板选及信号隔离电路,时钟单元,输入输出端口。它利用了SDH中未定义的16个字节,可提供8个接口,其中4个模拟接口,4个数字接口。可建立8路双向音频通道,每条通道可以有广播和点对点两种发送方式,每个模拟接口提供二线和四线两种接口形式,每个数字接口可提供两种电平。
Description
本发明涉及光同步数字传输技术(SDH)，具体地说，是一种光同步数字传输(SDH)设备用的模拟和数据接口装置。
由于手提电话和BP机的大量普及，以及数据业务的推广，用户需要在不影响业务量的情况下使用多条64Khz的模拟通道和专用的数据通道来传递BP机信号和手机信号、以及标准数据接口信号，但标准的SDH设备没有提供64K意义上的通道。而SDH的帧结构中有丰富的开销字节，国际电联标准化组织只对其中的一部分作了定义。目前，大部分SDH设备只完成国际电联标准化组织所定义的开销字节的处理功能，对未定义的开销字节没有利用。
本发明的目的是提供一种供SDH设备用的接口装置，此装置利用段开销中的未定义字节来提供64K意义上的模拟话音通道和数据通道，包括用户可自定义的F1接口。
本发明中的接口装置利用SDH的帧结构中16个未定义开销字节，具体情况如下(标有“√”者)：
| A1 | A1 | A1 | A2 | A2 | A2 | C1 | ||
| B1 | E1 | F1 | ||||||
| D1 | D2 | D3 | ||||||
| AU PTR | ||||||||
| B2 | B2 | B2 | K1 | K2 | ||||
| D4 | √ | √ | D5 | √ | √ | D6 | √ | √ |
| D7 | √ | √ | D8 | √ | √ | D9 | √ | √ |
| D10 | √ | √ | D11 | √ | √ | D12 | ||
| Z1 | Z1 | Z1 | Z2 | Z2 | Z2 | E2 | ||
本发明中的光同步数字传输设备用的模拟和数据接口装置，包括：微处理器；处理开销字节的逻辑处理单元；与逻辑处理单元和微处理器连接的完成模拟/数字转换及用户接口的音频信号处理单元；与逻辑处理单元和微处理器连接的进行数据信号电平转换的数据信号处理单元；与逻辑处理单元和微处理器连接的F1字节处理单元；用于选择信号的板选及信号隔离电路；与逻辑处理单元连接的提供基准时钟的时钟单元；为信号提供进出通道的输入输出端口，其中：
1.所述音频信号处理单元包括：PCM编解码电路，与PCM编解码电路连接的模式选择电路，连接于模式选择电路和输入输出端口之间的用户接口电路；
2.所述F1字节处理单元由三电平转换器和F1字节输入输出电路组成；
3.所述时钟单元由晶振电路、锁相环电路组成。
4.所述数据信号处理单元包括：通过数据接口与逻辑处理单元连接的模式选择电路，连接于模式选择电路与输入输出端口之间的过流保护电路。
5.所述逻辑处理单元包括：与输入输出端口连接的二个二选一选择器；分别与二个选择器连接的二个开销提取模块；与二个开销提取模块连接的由三个选择器构成的选择器组，所述选择器组与音频信号单元连接，并通过数据接口与数据信号处理单元中的模式选择电路连接；与音频信号单元连接的选择器；与选择器连接的开销交叉直通通模块、二个开销插入模块；与开销交叉直通模块、一个开销插入模块连接的二选一的选择器；与开销交叉直通模块、和另一个开销插入模块连接的另一个二选一的选择器；二个二选一的选择器分别通过一个三态发送器与输入输出端口连接。所述开销提取模块、开销提取模块与开销交叉直通模块连接；
通过一个选择器与此同时输入输出端口连接的同向接口编码/解码/直通模块，再与F1字节处理单元连接。所述同向接口编码/解码/直通模块包括同向接口编码单元、同向接口解码单元、同向接口直通单元。
逻辑处理单元中的选择器都由微处理器通过寄存器进行控制；
逻辑处理单元集成在可编程器件FPGA中。
下面结合附图对本发明进行详细描述：
图1是本发明中的接口装置的组成方框图。
图2逻辑处理单元的原理图。
图3是音频信号处理单元的组成图。
图4是数据信号处理单元的组成图。
图5是逻辑处理单元中的开销提取模块的组成图。
图6是逻辑处理单元中的开销插入模块的组成图。
图7是逻辑处理单元中的同向接口编码单元的组成图。
图8是逻辑处理单元中的同向接口解码单元的组成图。
图9是逻辑处理单元中的同向接口直通单元的组成图。
本发明中的接口装置的组成如图1所示，包括微处理器101，逻辑处理单元102，音频信号处理单元103，数据信号处理单元104，F1字节处理单元105，板选和信号隔离电路106，时钟单元107，输入输出端口108。微处理器采用8031芯片，对整个装置的工作过程进行控制。输入输出端口提供了开销码流、音频信号、数据信号、F1字节及电源的进出通道，板选和信号隔离电路根据从输入/输出端口读到的板选信号对单板进行配置。F1字节处理单元由三电平转换电路、F1字节输入/出电路组成，三电平转换电路采用MRT6164芯片，完成三电平信号和二电平信号之间的转换及收发匹配，F1字节输入/出电路完成收发电路的匹配。时钟单元107由晶振电路、锁相环电路组成。锁相环电路采用MT8941芯片，产生与同步信号同步的基准时钟，晶振电路提供标准16M时钟。
本发明的接口装置的工作原理和过程如下：
1.从开销中提取四路模拟信号
从输入/输出端口108输入的5.184MHz串行数据经过逻辑处理单元102处理提取出开销字节，并根据恢复出的64kHz时钟送入音频信号处理单元103解码，解码出的模拟信号通过输入输出端口108提供二线制音频信号或四线制音频信号，信号的制式选择由微处理器单元101控制。
2.四路模拟信号插入开销
从输入/输出端口108输入的二线制音频信号或四线制音频信号(由微处理器单元提供制式选择信号)通过音频信号处理单元103编码，逻辑处理单元102把编码产生的64kHz信号插入到5.184MHz串行数据中并回送到输入/输出端口108。
3.从开销中提取四路数据信号
从输入/输出端口108输入的5.184MHz串行数据经过逻辑处理单元102处理提取出开销字节，提取出的串行开销字节码流再进行RS232电平或RS422电平的转换(电平的选择信号由微处理单元提供)后，输出的符合RS232协议或RS422协议的串行数据码流输出到输出/输入端口108。
4.四路数据信号插入开销
从输入/输出端口108输入的串行数据码流经过电平转换处理传送到逻辑处理单元102，逻辑处理单元102把串行数据插入到5.184MHz串行数据中并回送到输入/输出端口108。
5.开销直通
把东向提取的开销字节插入到西向发送的串行数据中，同时把西向提取的开销字节插入到东向发送的串行数据中。
6.F1接口处理
F1字节按照建议G.703中规定的64k同向数字接口的电气特性和编码规则处理。从输入/输出端口输入的符合64k同向数字接口电气特性的串行数据码流经过F1字节处理单元105中的三电平转换器转换成为两组两电平信号码流传送到逻辑处理单元102，逻辑处理单元把串行数据码流根据F1字节时钟和帧频发送到输入输出端口；同时逻辑处理单元并行处理从输入输出端口输入的F1字节数据，根据提取出的时钟送到三电平转换器，产生符合64k同向数字接口电气特性的串行数据码流发送到输入输出端口。
图2所示的逻辑处理单元集成在FPGA中，FPGA采用ALTERA EPF10K50芯片，其配置电路采用ALTERA EPC1PC8芯片。图2表示的逻辑处理单元的工作原理如下：
1.从输入输出端口108进入的4个方向的开销码流经过二个选择器201和203，二个选择器把选择出的两个方向(东向、西向)的开销码流分别送入二个开销提取模块202和204，两个开销提取模块从开销码流中提取出选定字节信息(音频或数据信号)，经过选择器205(选择音频/数据的接收方向)发送给音频或数据处理单元。
2.从音频信号处理单元103或数据处理单元经过数据接口401、402送来的5路数字信号经过选择器213选择发送方向，送入二个开销插入模块211、212，开销插入模块完成将5路数字信号插入开销码流选定位置，经过选择器206或207选择发送开销码流中插入数据的工作属性(工作属性是指音频/数据插入或从开销交叉直通模块来开销直通)，选择器选择出的串行开销信号码流经过三态门电路207或209转换为三态信号后发送到输入输出端口。
3.如1.所述的开销信号经过二个开销提取模块将所有16字节的开销数据取出，经过开销交叉直通模块210完成东、西向开销码流的交叉后送入选择器206或208选择发送开销码流中插入数据的工作属性(工作属性是指音频/数据插入或从开销交叉直通模块来开销直通)，选择器选择出的串行信号码流经过三态门电路转换为三态信号后发送到输入输出端口。
4.从输入输出端口来的四个方向的接收F1字节码流送入选择器214选择F1字节的接收光口方向，选择出的F1字节码流送入同向接口编码/解码/直通模块215进行编码，产生符合G.703协议的码型，送入F1字节处理单元。
5.从F1字节处理单元105送来的两电平码流送入同向接口编码解码/直通模块215进行解码，解码出的时钟、帧头和数据信号送入选择器214选择发送方向，选择后的信号码流送入输入输出端口。
以上5个进程是并行的。
图3所示的音频信号处理单元103由PCM编解码电路301、模式选择电路302、用户线电路303组成。与逻辑处理单元102连接的PCM编解码电路301完成A/D、D/A转换，用户线电路303提供摘挂机检测和用户接口，微处理器控制的模式选择电路302选择模拟信号类型为二线制或四线制。PCM编解码电路采用MC145567芯片，用户线电路采用HM9502B芯片。
图4所示的数据信号处理单元104由数据接口(数据电平转换电路)401、402、过流保护电路404、模式选择电路403组成。与逻辑处理单元连接的数据接口完成TTL电平和CMOS电平之间的转换及收发匹配，过流保护电路404提供防雷击保护，微处理器单元控制的模式选择电路403选择数据信号类型为RS232接口或RS422接口。数据接口401采用MAX202芯片作为数据电平转换电路，数据接口402采用MC3486、MC3487芯片作为RS422电平转换电路。
图5所示为逻辑处理单元102中的开销提取模块202或者204的详细组成图。所述开销提取模块完成从输入输出端口输入的5.184MHz串行开销数据中提取开销字节，并恢复出64kHz时钟和8KHZ的帧频。详细工作原理如下：
1.从时钟单元107来的2MHZ时钟信号送入计数器508进行分频，产生64KHZ的解码时钟；
2.从选择器201或203选择出的一个方向的开销帧频信号送入触发器509，利用计数器508产生的解码时钟作为时钟触发延时，产生8KHZ的解码帧频；
3.从选择器201或203选择出的一个方向的开销数据信号送入串并转换电路501进行串并转换，产生的81字节并行数据总线送入寄存器502；
4.从选择器201或203选择出的一个方向的开销时钟信号送入计数器503进行开销字节计数，计数结果送入比较器505和由选择器504送来的选定字节进行比较，产生的触发电平送入触发器506触发，由寄存器502送来的81字节并行数据，产生选定的开销字节数据分别送入开销交叉直通模块210和并串转换电路507；
5.由触发器506产生的开销字节数据送入并串转换电路507，利用产生的编码时钟和编码帧频转换为串行解码码流，送入选择器205。
以上5个进程是并行的。
图6所示为逻辑处理单元中的开销插入模块211或212的详细情况。开销插入模块完成把编码产生的64kHz信号插入到5.184MHz串行数据中。其详细工作原理：
1.从时钟单元来的2MHZ时钟信号送入计数器607进行分频，产生64KHZ的编码时钟；
2.从选择器213选择出的一个方向的开销帧频信号送入触发器608，利用计数器607产生的编码时钟作为时钟触发延时，产生8KHZ的编码帧频；
3.从选择器213选择出的一个方向的编码信号送入串并转换电路601进行串并转换，产生的并行数据送入并串转换电路602；
4.从选择器213选择出的一个方向的发送开销时钟信号送入计数器603进行开销字节计数，计数结果送入比较器605和由选择器604送来的选定字节进行比较，产生的触发电平送入触发器606触发发送开销帧频信号，产生选定开销字节帧频送入并串转换电路602；
5.由串并转换电路来的并行数据经过并串转换，转换为串行开销总线，送到三态门电路。
以上5个进程是并行进行的。
图7所示为逻辑处理单元102中同向接口编码/解码/直通模块215中的同向接口编码模块的详细情况。同向接口编码模块完成F1字节串行数据码流的编码。其工作原理如下：
1.从时钟单元来的2MHZ时钟信号送入计数器701进行分频，产生64KHZ、512KHZ和218KHZ的编码时钟；
2.从选择器214选择出的一个方向的F1字节串行数据码流信号送入串并转换电路702，利用计数器701产生的64KHZ编码时钟和由选择器214来的F1字节帧频进行编码，产生符合G.703协议的串行数据码流；
3.从选择器214选择出的一个方向的F1字节帧频信号送入计数器705，计数结果送入选择器706，产生满足F1字节处理单元105要求的选择信号；
4.从选择器706来的选择信号和由编码器来的串行数据码流分别送入与门和非门，处理后信号送入F1字节处理单元105。
图8所示为逻辑处理单元102中同向接口编码/解码/直通模块215中的同向接口解码模块的详细情况。同向接口解码模块完成F1字节的解码。其工作原理如下：
1.从F1字节处理单元来的正、负脉冲信号经过或门801叠加后送入加法器802，产生解码数据；
2.从F1字节处理单元来的正、负脉冲信号分别经过加法器803和805后锁存，两组并行信号经过或门叠加，产生解码帧频；
3.从时钟单元来的2MHZ时钟信号送入计数器701进行分频，产生64KHZ、512KHZ和218KHZ的解码时钟；
4.解码数据、解码帧频和64KHZ的解码时钟送入串并转换器808，将编码数据转换为并行码流；
5.从选择器选择出的一个方向的F1字节帧频、时钟和如4.所述的并行码流送入并串转换器809，产生F1字节串行数据码流信号。
图9所示为逻辑处理单元102中同向接口编码/解码/直通模块215中的同向接口直通模块的详细情况。同向接口直通模块完成F1字节的直通。其工作原理如下：
1.从选择器214来的接收F1字节时钟、帧频和串行数据送入串并转换器901转换为并行数据；
2.从选择器来的发送时钟、发送帧频及1.所述的并行数据码流送入并串转换器902，产生发送的F1字节串行数据码流，经过选择器发往F1字节处理单元。
本发明中的接口装置利用了SDH中未定义的16个字节，可提供8个接口，其中4个模拟接口，4个数字接口。可建立8路双向音频通道，每条通道可以有广播和点对点两种发送方式，每个模拟接口提供二线和四线两种接口形式，每个数字接口可提供两种电平，大量的逻辑器件集成在FPGA中，可靠性较高，体积小。
Claims (8)
1.一种光同步数字传输设备用的模拟和数据接口装置，其特征在于，包括：
微处理器(101)；
处理开销字节的逻辑处理单元(102)；
与逻辑处理单元和微处理器连接的完成模拟/数字转换及用户接口的音频信号处理单元(103)；
与逻辑处理单元和微处理器连接的进行数据信号电平转换的数据信号处理单元(104)；
与逻辑处理单元和微处理器连接的的F1字节处理单元(105)；
用于选择信号的板选及信号隔离电路(106)；
与逻辑处理单元连接的提供基准时钟的时钟单元(107)；
输入输出端口(108)。
2.权利要求1所述的接口装置，其特征在于，
所述音频信号处理单元(103)包括：与选择器(205)和选择器(213)连接的PCM编解码电路(301)，与PCM编解码电路(301)连接的模式选择电路(302)，连接于模式选择电路(302)和输入输出端口(108)之间的用户接口电路(303)；
所述数据信号处理单元包括：通过数据接口(401、402)与逻辑处理单元连接的模式选择电路(403)，连接于模式选择电路(403)与输入输出端口(108)之间的过流保护电路(404)；
所述F1字节处理单元(105)由三电平转换器和F1字节输入输出电路组成；
所述时钟单元(107)由晶振电路、锁相环电路组成。
3.权利要求1所述的接口装置，其特征在于，所述逻辑处理单元(102)包括：
与输入输出端口(108)连接的二个二选一选择器(201、203)；
分别与二个选择器(201、203)连接的二个开销提取模块(202、204)；
与二个开销提取模块(202、204)连接由三个选择器构成的的选择器组(205)，所述选择器组(205)与音频信号单元(103连接)；
将选择器组(205)与数据信号处理单元(104)中的模式选择电路(403)连接的数据接口(401、402)；
与音频信号单元连接的选择器(213)；
与选择器(213)连接的开销交叉直通通模块(210)、二个开销插入模块(211、212)：
与开销交叉直通模块(210)、开销插入模块(211)连接的选择器(206)；
与开销交叉直通模块(210)、开销插入模块(212)连接的选择器(208)；
与选择器(206)、输入输出端口(108)连接的三态发送器(207)；
与选择器(208)、输入输出端口(108)连接的三态发送器(209)；
所述开销提取模块(202)、开销提取模块(204)与开销交叉直通模块(210)连接；
所述选择器(201、203、205、213、206、208)分别由微处理器通过寄存器进行控制。
4.权利要求3所述的接口装置，其特征在于，所述逻辑处理单元中还包括：
与输入输出端口连接的选择器(214)；
与选择器(214)、F1字节处理单元(105)连接的同向接口编码/解码/直通模块(215)，所述同向接口编码/解码/直通模块包括同向接口编码单元、同向接口解码单元、同向接口直通单元。
5.权利要求3所述的接口装置，其特征在于，
1)、所述开销提取模块(202、204)包括：
与选择器(201或203)连接的串并转换电路(501)；
与串并转换电路(501)连接的寄存器(502)；
与选择器(201或203)连接的计数器(503)；
选择器(504)；
与计数器(503)、选择器(504)连接的比较器(505)；
与寄存器(502)、比较器(505)连接的触发器(506)；
与时钟单元(107)连接的计数器(508)，
与选择器(201或203)、计数器(508)连接的触发器(509)；
与触发器(506)、计数器(508)、触发器(509)连接的并串转换电路(507)；
所述并串转换电路(507)与选择器(205)连接；
所述触发器(506)与开销交叉直通模块(210)连接；
2)、所述开销插入模块(211或212)包括：
与选择器(213)连接的串并转换电路(601)、计数器(603)；
与时钟单元(107)、串并转换电路连接的计数器(607)；
与计数器(607)连接的触发器(608)；
所述计数器(607)、触发器(608)与串并转换电路连接；
由微处理单元控制的寄存器(604)；
与计数器(603)、寄存器(604)连接的比较器(605)；
与比较器(605)连接的触发器(606)；
与触发器(606)、串并转换电路(601)连接的并串转换电路(602)；
所述并串转换电路(602)与三态发生器(207或209)连接。
6.权利要求4所述的接口装置，其特征在于：
1)所述同向接口编码单元包括：与时钟单元(107)连接的计数器(701)，与选择器(214)连接的串并转换电路(702)，与计数器(701)、串并转换电路(702)、选择器(214)连接的编码器(703)，与计数器(705)连接的选择器(706)，与选择器(706)、编码器(703)连接与门(704)、非门(706)，所述与门(704)、非门(706)与F1字节处理单元(105)连接；
2)所述同向接口解码单元包括：与F1字节处理单元(105)连接的或门(801)、加法器(803)、加法器(805)，与或门(801)连接的加法器(802)，与加法器(803)连接的寄存器(804)，与加法器(805)连接的寄存器(806)，与寄存器(804、806)连接的或门(807)，与计数器(701)、加法器(802)、或门(807)连接的串并转换器(808)，与串并转换器(808)连接的并串转换器(809)，所述并串转换器(809)与F1字节处理单元(105)连接；
3)所述同向接口直通单元包括：与选择器(214)连接的串并转换器(901)，与选择器(214)、串并转换器(901)连接的并串转换器(902)，与并串转换器(902)连接的由四个二选一的选择器组成的选器组(903)，所述选择器组(903)由微处理器控制、与F1字节处理单元(105)连接。
7.权利要求1-6任一权利要求所述的接口装置，其特征在于：所述逻辑处理单元集成在可编程器件中。
8.权利要求7所述的接口装置，其特征在于，所述可编程器件选用FPGA器件。
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