CN1224085C - 一种不同厚度氧化层的制造方法 - Google Patents
一种不同厚度氧化层的制造方法 Download PDFInfo
- Publication number
- CN1224085C CN1224085C CN 01109731 CN01109731A CN1224085C CN 1224085 C CN1224085 C CN 1224085C CN 01109731 CN01109731 CN 01109731 CN 01109731 A CN01109731 A CN 01109731A CN 1224085 C CN1224085 C CN 1224085C
- Authority
- CN
- China
- Prior art keywords
- oxide layer
- thickness
- manufacture method
- different
- assembly district
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种不同厚度氧化层的制造方法。首先提供一半导体基底,在半导体基底上设有一第一组件区与一第二组件区。接着在半导体基底、第一组件区和第二组件区表面形成一第一氧化层。再对第一组件区上的第一氧化层提供一掺质,使其在第一氧化层上形成一第二氧化层,而第一氧化层与第二氧化层具有不同的性质,且第二氧化层厚度小于第一氧化层厚度。最后,去除第一组件区的第二氧化层,则第一组件区的第一氧化层厚度大于第二组件区上的第一氧化层厚度。
Description
本发明涉及一种氧化层的制造方法,特别涉及具有不同厚度的氧化层的制造方法。
在集成电路组件中,不同的电路,需要具有不同基础操作特性的不同电路组件密切配合。为适应电路组件的竞争力及多样性,在某些组件上要求具有不同的氧化层厚度,以满足不同操作电压或电容的需求。
场效应晶体管(FETs)是集成电路中最广受使用的组件之一。因为场效应晶体管电路可执行多种不同的功能,且场效应晶体管的制造具有高度的再生性与可预测性。场效应晶体管组件的另一个优点是组件尺寸可以较小,并且可以被紧密的排列安装。一典型的场效应晶体管由形成在基底上被一信道区分离的源极和漏极以及一导电的栅极组成,源极和漏极在信道区的两边,而栅极则由一栅极氧化物层与信道区隔开。
场效应晶体管的操作特性,是由于许多不同的组件构造所决定,包括栅极氧化物层的厚度。场效应晶体管的操作电压的上限,主要与栅极氧化物层可承受的崩溃电压有关,该电压主要决定于栅极氧化物层的厚度。由于不同功用的场效应晶体管被设计在不同的电压下操作,故实际应用的场效应晶体管应有不同的栅极氧化物层厚度,以提供不同的操作电压。场效应晶体管亦可利用不同厚度的栅极氧化物层,达到场效应晶体管的高操作速度(较薄的栅极氧化物)或低漏电电流(较厚的栅极氧化物)的效果。因此,在内存组件内的场效应晶体管,其栅极氧化物层可能具有一第一厚度。而在高速、低电压的逻辑电路中的场效应晶体管,则可能具有一第二厚度的明显较薄的栅极氧化物层。通常,内存与逻辑电路是分别位于不同芯片上的。当内存与逻辑电路位于不同芯片上时,则可对不同芯片,分别利用全面性的热氧化工艺,以生成不同厚度的栅极氧化物。不同厚度的栅极氧化物是将不同基底暴露在氧化环境中,控制不同暴露时间所形成的。
因此近来,芯片设计已经朝着利用具有不同厚度的氧化物的晶体管,在单一芯片上结合成电路,用以获得不同的操作电压或改变其它操作特性的方向发展。
图1A至图1C为公知技术中,通常用来形成不同厚度氧化物层的制造方法。请参照图1A,首先,在半导体基底10上形成组件隔离结构11,再于基底10表面以热氧化法形成氧化层12,接着在氧化层12上沉积一氮化物层13。之后,定义组件区,蚀刻部份的氮化物层及氧化物层,以定义出不同的组件区14、15,再于组件区15的基底表面形成一氧化层16,作为组件区15的栅极氧化层。而组件区14的栅极氧化层为氧化层12与氮化物层13所构成。因此,组件区14与组件区15的栅极氧化层的厚度并不相同。
而本发明的主要目的,就是提供一种可应用于不同操作电压与电容,具有不同厚度的氧化层,且工艺比以上公知技术简单。
为达到上述目的,本发明提供一种不同厚度氧化层的制造方法:首先,提供一半导体基底,且半导体基底具有一第一组件区与一第二组件区,接着在半导体基底、第一组件区和第二组件区表面形成一第一氧化层。再对第一组件区上的第一氧化层提供一掺质,例如为氮气,而在第一组件区上的第一氧化层上形成一第二氧化层,其中第一氧化层与第二氧化层具有不同的特性,使得第二氧化层可作为一保护层,且第二氧化层厚度小于第一氧化层厚度。最后,去除第一组件区上的第二氧化层,暴露出第一氧化层表面,则第一组件区的第一氧化层厚度大于第二组件区上的第一氧化层厚度。根据上述制造方法,可在不同组件区形成不同厚度的氧化层。
另外,亦可在不同的组件区上形成多层不同厚度的氧化层。其制造方法如下:提供一半导体基底,且半导体基底具有一第一组件区与一第二组件区。接着,在半导体基底、第一组件区和第二组件区表面形成一第一氧化层。对第一组件区上的第一氧化层提供一掺质,在第一氧化层上形成一第二氧化层,其中第一氧化层与第二氧化层具有不同的性质,使得第二氧化层可作为一保护层,且第二氧化层厚度小于第一氧化层厚度。最后,去除第一组件区上的第二氧化层,暴露出第一氧化层表面,使第一组件区表面形成一第一厚度的氧化层,第二组件区形成一第二厚度的氧化层。最后,重复前述步骤,则可在组件区上形成多层厚度不同的氧化层。
依照本发明形成不同厚度的氧化层,其工艺比公知技术产生不同厚度的氧化层简单,且氧化层的品质亦较佳。因此除了可提供不同组件操作所需承受的电压外,同时亦可作为组件所需的不同厚度氧化层,还可应用在栅极氧化层上。
下面结合附图和实施例对本发明作出详细的说明:
图1A至图1C是公知的不同厚度氧化层制造方法的流程剖面图。
图2A至图2C是根据本发明的较佳实施例,使用不同厚度氧化层制造方法的流程剖面图。
其中,部件与附图标记分别:
10、20: 基底
11、21: 组件隔离结构
12、16、22、22a、22c: 氧化层
13: 氮化物层
22b: 植入氮氧化层
24: 光阻
实施例:
图2A至图2C所示,是本发明一较佳实施例,使用不同厚度氧化层制造方法的流程剖面图。
本发明提供一种产生不同厚度氧化层的制造方法,可同时形成不同厚度的氧化层。使其能承受不同操作电压,而使随后形成的电路能因此而具有不同的组件特性,以拓展组件与电路的多样性,提高产品的竞争力。因此本发明不同厚度氧化层的制造方法,可适用在集成电路工艺中任何需要不同厚度氧化层之处,且不仅仅局限在栅极氧化层的使用上。然而在此,为方便说明,仍以栅极氧化层作为本发明的一较佳实施例。
请参照图2A。首先在半导体硅基底20上形成组件隔离结构21,例如为以LOCOS法形成的场氧化层,或是浅沟道隔离结构,组件隔离结构是用来隔绝不同的组件区的,以防止相邻的晶体管发生短路。接着,在基底20与组件隔离结构表面形成一氧化层22,其可以用热氧化法形成,厚度约在120-210埃左右。
请参照图2B。在要形成的一组件区23的氧化层22上设有一光阻24,再植入掺质25于未覆盖光阻的氧化层中,而定义出另一组件区26。掺质例如为氮气,氮气植入深度,可以由植入能量控制,且植入深度,视组件所需氧化层的厚度而决定,植入能量约为5-10kev左右。其中,经掺杂氮气在组件区26上的氧化层22,其植入氮气区域的氧化层22b,其性质不同于原来形成的氧化层22,例如,其对同一蚀刻剂,会具有不同的蚀刻率,因此氧化层22a可作为一蚀刻步骤的保护层。
最后去除氧化层22b,例如以BOE(一种含HF的溶剂)或热磷酸去除氧化层22b,再以电浆去除光阻24,形成如图2C所示的氧化层22c。在经上述的工艺流程后,组件区23与组件区26氧化层的厚度不同,其中,组件区23的氧化层厚度大于组件区26的氧化层厚度。
之后,再以传统技术在氧化层上形成所需组件。例如,当氧化层22c作为垫氧化层时,则可在其表面上再形成复晶硅层,并经微影蚀刻后形成栅极,再以绝缘层覆盖,并形成间隙壁以保护栅极侧边,再以杂质植入基底,形成源/漏极区,而完成MOS晶体管。
同样地,亦可以重复上述图2B与图2C的工艺步骤,利用氮气掺入氧化层,形成不同性质的氧化层,对于同一蚀刻剂而言,具有不同的蚀刻选择率,而在原本已有二层不同厚度的氧化层上,依组件需要再增加不同厚度的氧化层,而最后可形成多层不同厚度的氧化层。
虽然本发明已以一较佳实施例说明如上,但其并非用以限定本发明,任何熟习此技术的人员,在不脱离本发明的精神和范围内,可以作各种改进和更新。因此本发明的保护范围应当以权利要求书限定的范围为准。
Claims (14)
1.一种不同厚度氧化层的制造方法,其特征在于:该制造方法至少包括下列步骤:
a.在一半导体基底上,设有一第一组件区与一第二组件区;
b.在该第一组件区与该第二组件区表面设一第一氧化层;
c.对该第一组件区上的第一氧化层提供一掺质,使该第一组件区第一氧化层上,形成一第二氧化层,其中该第一氧化层与该第二氧化层具有不同的性质,且该第二氧化层厚度小于该第一氧化层厚度;
d.去除该第一组件区的该第二氧化层,暴露出该第一氧化层表面,使该第一组件区上的第一氧化层,与该第二组件区上形成的第一氧化层的厚度不同。
2.根据权利要求1所述的制造方法,其特征在于:该掺质为氮气。
3.根据权利要求1所述的制造方法,其特征在于:该掺质的植入深度由植入能量控制,植入能量在5kev至10kev之间。
4.根据权利要求1所述的制造方法,其特征在于:该掺质的植入深度决定该第二氧化层的厚度。
5.根据权利要求1所述的制造方法,其特征在于:使用BOE去除该第二氧化层。
6.根据权利要求1所述的制造方法,其特征在于:该第一组件区的第一氧化层厚度大于该第二组件区上的第一氧化层厚度。
7.根据权利要求1所述的制造方法,其特征在于:去除该第二氧化层以该第一氧化层为蚀刻终点。
8.根据权利要求1所述的制造方法,其特征在于:该制造方法更包括
重复b、c与d步骤,形成多层厚度不同的氧化层。
9.根据权利要求8所述的制造方法,其特征在于:该掺质为氮气。
10.根据权利要求8所述的制造方法,其特征在于:该掺质的植入深度由植入能量控制,植入能量在5kev至10kev之间。
11.根据权利要求8所述的制造方法,其特征在于:使用BOE去除该第二氧化层。
12.根据权利要求8所述的制造方法,其特征在于:该氧化层的第二厚度大于第一厚度。
13.根据权利要求8所述的制造方法,其特征在于:去除该第二氧化层以该第一氧化层为蚀刻终点。
14.根据权利要求8所述的制造方法,其特征在于:该掺质的植入深度决定该第二氧化层的厚度。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 01109731 CN1224085C (zh) | 2001-03-29 | 2001-03-29 | 一种不同厚度氧化层的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 01109731 CN1224085C (zh) | 2001-03-29 | 2001-03-29 | 一种不同厚度氧化层的制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1378252A CN1378252A (zh) | 2002-11-06 |
CN1224085C true CN1224085C (zh) | 2005-10-19 |
Family
ID=4658109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN 01109731 Expired - Fee Related CN1224085C (zh) | 2001-03-29 | 2001-03-29 | 一种不同厚度氧化层的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN1224085C (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004005951B4 (de) * | 2004-02-02 | 2005-12-29 | Atmel Germany Gmbh | Verfahren zur Herstellung von vertikal isolierten Bauelementen auf SOI-Material unterschiedlicher Dicke |
CN103456613A (zh) * | 2012-06-04 | 2013-12-18 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
-
2001
- 2001-03-29 CN CN 01109731 patent/CN1224085C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1378252A (zh) | 2002-11-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0141195B1 (ko) | 저저항 게이트전극을 갖는 반도체소자의 제조방법 | |
US7091079B2 (en) | Method of forming devices having three different operation voltages | |
US5523603A (en) | Semiconductor device with reduced time-dependent dielectric failures | |
US5953599A (en) | Method for forming low-voltage CMOS transistors with a thin layer of gate oxide and high-voltage CMOS transistors with a thick layer of gate oxide | |
EP0682359A1 (en) | Multilayer gate MOS device | |
KR100334979B1 (ko) | 핫 캐리어 내성이 개선될 수 있고, 실리사이드층이 고 신뢰성 | |
US6753229B1 (en) | Multiple-thickness gate oxide formed by oxygen implantation | |
US6157062A (en) | Integrating dual supply voltage by removing the drain extender implant from the high voltage device | |
US5501997A (en) | Process of fabricating semiconductor devices having lightly-doped drain | |
CN1224085C (zh) | 一种不同厚度氧化层的制造方法 | |
US6537883B2 (en) | Method for reducing plasma damage to a gate oxide of a metal-oxide semiconductor wafer | |
US7804122B2 (en) | Non-volatile memory | |
US7060572B2 (en) | MOSFET with short channel structure and formation method thereof | |
CN1224084C (zh) | 一种不同厚度栅极氧化层的制造方法 | |
CN1719594A (zh) | 半导体集成电路装置的制造方法 | |
CN1299362C (zh) | 包含场效应晶体管以及减少漏电流与提高单位面积电容量的被动电容器的半导体装置 | |
KR20020056285A (ko) | 반도체 소자의 게이트 제조방법 | |
US6235566B1 (en) | Two-step silicidation process for fabricating a semiconductor device | |
CN101552228B (zh) | 半导体装置的制造方法 | |
CN101026127A (zh) | 具有不同电压承受力的半导体元件的制造工艺 | |
US6806155B1 (en) | Method and system for scaling nonvolatile memory cells | |
CN1228817C (zh) | 具有双重栅极氧化物层的半导体组件的制造方法 | |
KR100407981B1 (ko) | 반도체소자의구조및제조방법 | |
CN1430258A (zh) | 集成制造高压元件与低压元件的方法 | |
US20060170040A1 (en) | Semiconductor device, semiconductor integrated circuit device, and semiconductor device fabrication method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C06 | Publication | ||
PB01 | Publication | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20051019 |