CN1219040A - 快速修正误差的切普时钟恢复装置 - Google Patents

Abstract

一种直接序列扩频BPSK/QPSK通信接收机的快速修正误差的切普时钟恢复装置,其包括固定相关器、移动相关器、VCO控制回路、闸门电路、数据反馈支路及L计数器等部分,在切普时钟恢复部分除设有固定相关器另加设移动相关器,并设有反馈支路和闸门电路。产生切普时钟的压控振荡器VCO同时受固定相关器和移动相关器的输出误差控制,降低误码率。提高切普时钟恢复跟踪速度和质量,可广泛应用于通讯接收机中,适用于点对点扩频通信,点对多点扩频通信及CDMA移动通信。

Description

快速修正误差的切普时钟恢复装置

本发明涉及一种电通讯技术领域扩频通信技术的调制与解调技术、相关接收技术以及锁相环技术中的时钟恢复跟踪装置，特别是涉及一种直接序列扩频移相键控(BPSK/QPSK)通信接收机的快速修正误差的切普时钟恢复装置。

目前扩频通信技术已日趋成熟，并已获得广泛的应用。直接序列扩频通信是较为普遍的扩频方式，其接收机中的伪码捕获与跟踪是最为重要的一环，其与切普时钟的恢复是密切相关的，特别是对于伪码跟踪而言，需要对接收机中用以产生切普时钟(chip Clock)的VCO(压控振荡器)提供实时快速的调节误差，使接收机的切普时钟达到与发射机的切普时钟良好的同步，从而为正确的解扩和判决数据输出创造条件。

现有的切普时钟恢复装置，是通过相关的接收器在每符号(Symbol)产生一个误差信号去调节VCO。由于切普时钟的速率是数据符号速率的L倍，该速率倍数L一般为从几十到几百倍，甚至更大；当速率倍数L较小时，相关接收器的输出受噪声影响较大，使调节误差受噪声影响；而当速率倍数L较大时，切普时钟的调节实时性较差，误差调节慢，切普跟踪比较粗糙。因此无论速率倍数L大小，切普时钟的好坏对输出数据的误码性能都有直接的影响。

直接序列扩频通信技术，是将待传输的数据信息调制在伪随机序列(PN)上，即用一个PN序列代表信息比特“0”，而用其反码来表示信息比特“1”，这就是直接序列的扩频过程。将扩频后的序列进行BPSK/QPSK调制，产生中频(IF)信号，再通过射频设备发射出去。在接收端，经射频接收设备后得到中频(IF)信号，进行下变频、匹配滤波(或差分解调)及积分清洗等过程，产生数据判决输出。其中，BPSK/QPSK解调在匹配滤波(或差分解调)环节一并完成。接收机中的下变频需载波同步，其它后续过程离不开切普时钟同步。在接收机中有一个关键的部分--相关器，其将本地PN序列与发送端的发送的PN序列进行相关运算，在相关峰值时刻给出各部分所需的控制信息，如切普误差、匹配滤波器的同步信息以及数据判决时刻等。

现有的直接序列扩频通信产品，其均是大致采用上述技术。如美国Zilog公司的Z2000扩频通信芯片，其在QPSK方式下，跟踪能力最大为数据速率的1/4。以美国Qualcomm为代表的IS-95CDMA(码分多址)标准也采用直接序列扩频技术。

相关技术是扩频接收的核心技术，大多是采用滑动相关法。本地PN序列存放在固定的寄存器中，输入序列按采样速率逐点进入与本地序列相同长度的移位寄存器中，当输入序列采用与本地相同的PN码调制且移入寄存器后与本地PN码对准时，相关器将输出一个最大值(即峰值Peak Value)；当两序列不对准有偏离时，相关值很小。因此可以通过相关值的大小来判断PN序列同步情况，产生误差信号通过锁相环路控制VCO，调节触发移位寄存器的切普时钟，使本地序列与接收序列完全对准，进而解出数据信息。该相关器可以串行或并行来实现。

上述现有的直接序列扩频BPSK/QPSK通信接收机的时钟恢复装置由于采用每符号产生一次误差控制VCO的方法，所以其存在有控制频度不高、时钟恢复不快及影响解调性能等的缺陷。由此可见，上述现有的直接序列扩频BPSK/QPSK通信接收机的时钟恢复装置仍存在有诸多的缺陷，而丞待加以改进。

有鉴于上述现有的切普时钟恢复装置存在的弊端，本发明人基于丰富的技术工作实务经验及其专业知识，经过不断的研究、设计，并经反复试作样品及改进后，终于创设出本发明。

本发明的主要目的在于，克服上述现有的切普时钟恢复装置所存在的缺陷，而提供一种直接序列扩频BPSK/QPSK通信接收机的快速修正误差的切普时钟恢复装置，使其对于伪码跟踪对接收机中用以产生切普时钟(chipClock)的VCO(压控振荡器)提供实时快速的调节误差，使接收机的切普时钟可达到与发射机的切普时钟良好的同步，从而可为正确的判决数据输出创造条件，而使相关接收器的输出受噪声影响较小，使切普时钟的调节实时性较好，切普跟踪比较快，从而可以获取良好的切普时钟，改善误码性能。

本发明的另一目的在于，提供一种直接序列扩频BPSK/QPSK通信接收机的快速修正误差的切普时钟恢复装置，使其在接收机中加入一闸门电路及其配套电路，在每符号时间内对VCO调节若干次，从而可提高时钟误差的修正速度，增加跟踪能力。

本发明的目的是由以下技术方案来实现的。依据本发明提出的直接序列扩频BPSK/QPSK通信接收机的快速修正误差的切普时钟恢复装置，设有固定相关器、VCO控制回路及L计数器，其特征在于其包括固定相关器、移动相关器、VCO控制回路、闸门电路、数据反馈支路及L计数器等部分，其中：该固定相关器及移动相关器，是两个对称结构的X相关器，固定相关器捕获输入信号中的PN序列，实现切普时钟的粗同步；该X相关器，为对称结构，消除了载波相位偏差对切普同步的影响；其切普时钟的修正误差不仅来自固定相关器，而且更多的修正来自于移动相关器，能够快速修正、恢复和跟踪；该VCO控制回路，为压控振荡器环路；该闸门电路，受移动相关器的峰值输出控制，输出高速脉冲流驱动移动相关器动作；该数据反馈支路，消除接收信号中的调制信息对移动相关器输出的影响；该L计数器，为L分频，产生数据解调所需的时钟；A/D转换器后下变频后的数字基带扩频信号I和Q送入固定相关器，并送入反馈支路，反馈支路的输出Id和Qd送入移动相关器；固定相关器和移动相关器产生的误差相加后作为VCO环路的输入，VCO环路的输出为切普时钟，供给固定相关器和移动相关器，同时供给L计数器产生数据时钟输出，L计数器的复位受固定相关器峰值脉冲控制；移动相关器的峰值脉冲送闸门电路，闸门电路的输出供给移动相关器；上述结构相组合，构成本发明直接序列扩频通信接收机的切普时钟恢复装置。

本发明的目的还可以通过以下技术措施来进一步实现。

前述的快速修正误差的切普时钟恢复装置，其切普时钟恢复装置的信号工作流程及电路连接关系如下：下变频后的信号IB和QB经A/D变换后成为数字信号I，即I[0:7])和Q(即Q[0:7])送入固定相关器的信号输入端；该本地序列发生器，其输出PNI和PNQ连接至本地序列PNI和PNQ输出端；该VCO环路，其输出MAINCLK连接至时钟输入端；输出Xoutf是固定相关输出，其连接到VCO环路1XCOROUT[00:15]输入端，作为VCO的误差源之一，同时该信号连接到L计数器的输入端，作为该L计数器清零之用；该信号的最高有效位还和移动相关器的RESTART端相连，作为移动相关器中的本地序列定位之用；该固定相关器其辅助电路中，MAINCLK输入时钟经L，此处L=192，分频产生的IQDMP输出作为切普时钟输出；数字信号I[0:7]和Q[0:7]经固定相关器的FIFO的延迟线后，得到一符延迟后的IDD[0:7]和QDD[0:7]信号，连接到DELAYI[0:7]和DELAYQ[0:7]反馈支路的数据输入端，在这里与判决输出后的数据比特FEEDBACKIHE和FEEDBACKQ路相乘，去除接收信号中的调制信息，其输出ID[0:7]和QD[0:7]送入移动相关器；该移动相关器的本地移动序列发生器，其输出PNIM和PNQM作为移动相关器的本地移动序列的输入PNIM和PNQM；该移动相关器的输出XOUTM连到VCO环路的2XCOROUT[00:15]输入端，作为VCO的另一误差源；该信号的最高有效位同时连接到闸门电路的输入端，作为其启动脉冲；该闸门电路的输出信号为高速脉冲串HIGHSPEEDPULSES，其连接到移动序列发生器的输入端；移动相关器的输出2XCOROUT[08:15]和固定相关器的输出2XCOROUT[08:15]在误差提取电路中形成VCO所需的误差信号，VCO的输出MAINCLK经L分频后产生IQDMP，该IQDMP时钟即为经快速修正过的切普时钟。

前述的快速修正误差的切普时钟恢复装置，其中所述的固定相关器其将两个输入信号与本地固定序列分别相关，再将两个相关结果平方后相加，相加的结果作为固定相关器的输出，消除下变频载波相位误差对相关值的影响；该固定相关器，其包括：两个信号移位寄存器、一个或两个PN序列存放器、两个相关运算器、两个平方器、一个加法器及一个门限比较器；输入信号I和Q分别串行送入移位寄存器，移位寄存器的每一单元输出与本地PN序列的每一位进行相关运算，相关运算的输出送入平方器，二个平方器的输出相加，和值送门限比较器，此和值超过设定的门限就输出，该输出即为固定相关器的输出Xoutf。

前述的快速修正误差的切普时钟恢复装置，其中所述的移动相关器将两个输入信号与本地移动序列分别相关，再将该两个相关结果平方后相加，相加的结果作为移动相关器的输出，消除下变频载波相位误差对相关值的影响；该移动相关器，包括两个移位寄存器、一个或两个可移动的PN序列存放器、两个相关运算器、两个平方器、一个加法器以及一个门限比较器；输入信号Id和Qd分别串行送入移位寄存器，移位寄存器的每一单元输出与本地可移动的PN序列的每一位进行相关运算，即对应相乘，并将所有相乘结果加起来，相关运算的输出送入平方器，两个平方器的输出相加，和值送门限比较器，如果此和值超过设定的门限就输出，该输出即为移动相关器的输出Xoutm；移动相关器中的本地PN序列存放器的复位受固定相关器峰值脉冲的控制。

前述的快速修正误差的切普时钟恢复装置，其中所述的固定相关器其输入信号的移位寄存器是8比特并行的移位寄存器，每输入一个信号采样点，相关器将移位寄存器内容与本地PN序列进行一次长为L的相关运算，即将移位寄存器每一单元内容与本地PN序列的每个比特相乘并累加，输出一个相关值；固定相关器中的每个相关器包含L个乘法器和L个累加器，每输入一个采样点，累加器取一次值并清零；在BPSK扩频通信方式，固定相关器的本地PN序列只有一个，而在QPSK扩频通信方式，与发送端相一致，可以有不同的两个本地PN序列。两路输入分别与两个本地PN序列相关。

前述的快速修正误差的切普时钟恢复装置，其中所述的固定相关器其电路连接结构如下：两个移位寄存器分别由U2-U7和U22-U27FIFO(74F433)所组成；两个相关器由单片累加器STEL-2410(U9)及U11-U14组成的辅助电路构成；两个平方器、一个加法器和一个门限比较器由单片TMC2249A(U8)承担；数字信号I[0:7]经U17和U18(74HC157)选择器后，进入8位并行移位寄存器，即U3→U2→U4，U6→U5→U7，数字信号Q[0:7]经U28和U29(74HC157)选择器后，进入8位并行移位寄存器即U23→U22→U24,U26→U25→U27；本地序列PNI和PNQ送入相关器U9，在主时钟MAINCLK的作用下，输入的数字信号和本地序列在相关器U9中相关，相关结果IOUT[0:7]和QOUT[0:7]送入平方加法器U8，其输出1XCOROUT[00:15]即为固定相关器的输出Xoutf；每输入一次采样点I[0:7]和Q[0:7]，U17-U18和U28-U29选择器动作一次，将采样点置入并行信号移位寄存器中，然后进行一次相关运算，即进行192次相乘相加运算；每进行一次相乘相加，信号移位寄存器循环移位一次；U11-U14完成192计数功能，保证使输入的信号与本地序列进行192次相乘相加后，输出一次结果。

前述的快速修正误差的切普时钟恢复装置，其中所述的固定相关器其具体电路信号连接结构如下：I[0:7]连接到U17、U18的2、5、11、14脚，Q[0:7]连接到U28、U29的2、5、11、14脚；MAINCLK连接到U11、U12的2脚，U3、U6、U23、U26的2脚，U9的14脚；PNI及PNQ分别连接到U9的17、55脚；QDMP是U14A的输出，连接到U11、U12的1脚，U17、U18、U28、U29的1脚，U9的31、40脚，U8的1脚，最后输出；U4、U7的18、19、20、21组成8位数据总线，U24、U27的18、19、20、21组成8位数据总线，分别连接到U9的IDD[0:7](1、3、4、5、6、7、8、9脚)和QDD[0:7](60、61、62、64、65、66、68脚)；U9的IOUT[0:7](27、26、25、24、23、22、20、18脚)，分别连接到U8的B[4:11](38、39、40、41、43、44、45、47脚)和A[4:11](55、54、53、52、51、50、49、48脚)；U9的QOUT[0:7](44、45、46、47、48、49、50、51脚)，分别连接到U8的D[4:11](111、110、109、108、107、105、104、103脚)和C[4:11](94、95、96、97、98、99、100、101脚；数字门限电平THRES[00:15]连接于U8的CAS[0:15](82、81、80、79、78、77、76、75、74、73、71、70、69、68、67、66脚)；U8的S[8:15](15、14、13、11、10、9、7、6脚)，接输出1XCOROUT[8:15]。

前述的快速修正误差的切普时钟恢复装置，其中所述的移动相关器其电路连接结构如下：两个移位寄存器分别由U2-U7和U22-U27FIFO(74F433)组成；两个相关器由单片累加器STEL-2410(U9)以及U11-U14组成的辅助电路构成；PNI序列和PNQ序列即为PNIM和PNQM序列；两个平方器、一个加法器及一个门限比较器由单片TMC2249A(U8)承担；数字信号ID[0:7]经U17和U18(74HC157)选择器后，进入8位并行移位寄存器即U3→U2→U4,U6→U5→U7，数字信号QD[0:7]经U28和U29(74HC157)选择器后，进入8位并行移位寄存器即U23→U22→U24,U26→U25→U27；本地序列PNIM和PNQM送入相关器U9，在主时钟MAINCLK的作用下，输入的数字信号和本地序列在相关器U9中相关，相关结果IOUT[0:7]和QOUT[0:7]送入平方加法器U8，其输出2XCOROUT[00:15]即为固定相关器的输出Xoutm；每输入一次采样点ID[0:7]和QD[0:7]，U17-U18和U28-U29选择器动作一次，将采样点置入并行信号移位寄存器中，然后进行一次相关运算，即进行192次相乘相加运算；每进行一次相乘相加，信号移位寄存器循环移位一次；U11-U14完成192计数功能，保证使输入信号与本地序列进行192次相乘相加后，输出一次结果；前述的移动相关器与固定相关器的结构基本相同，不同之处在于：固定相关器的本地PN序列(长度=64)相对于输入信号是固定不动的，即PNI和PNQ的移位时钟为PNCLK；移动相关器的本地序列相对于输入信号是突发性快速移动的，即PNIM和PNQM的移位时钟为PNCLKM。

前述的快速修正误差的切普时钟恢复装置，其中所述的移动相关器其具体电路连接结构如下：移动相关器中的PN码产生电路、移动相关器中的信号连接关系与固定相关器中的PN码产生电路、固定相关器中的信号连接电路结构关系基本相同，其不同点如下：ID[0:7]代I[0:7]，QD[0:7]代Q[0:7]；PNIM、PNQM分别代PNI、PNQ；U8的S[8:15](15、14、13、11、10、9、7、6脚)，接输出2-XCOROUT[8:15]。

前述的快速修正误差的切普时钟恢复装置，其中所述的VCO环路其误差信号来自固定相关器产生的误差和移动相关器产生的误差之和；该VCO环路，其包括有一个加法器、一个三级移位寄存器、一个减法器、一个D/A转换器、一个低通滤波器及一个压控振荡器VCO；该固定相关器的输出信号Xoutf和移动相关器的输出信号Xoutm相加后送入三个移位寄存器，将左、右两寄存器的输出相减，再送入低通滤波器，其输出作为VCO的电压控制输入，该VCO的输出即为恢复的切普时钟；该时钟供固定相关器和移位相关器中的移位寄存器的移位时钟，还供给VCO环路中的三级移位寄存器的移位时钟，以及提供接收机中解扩匹配滤波器和数据解调所需的时钟。

前述的快速修正误差的切普时钟恢复装置，其中所述的VCO环路其三级移位寄存器是8位并行移位寄存器，左右两寄存器单元的值相减作为VCO的控制误差，当后接的低通滤波器为模拟滤波器时，需在减法器和滤波器间插入数模转换器(即D/A)，当为全数字实现时，无需D/A转换器。

前述的快速修正误差的切普时钟恢复装置，其中所述的VCO环路其电路连接结构如下：1XCOROUT[08:15](即Xoutf)及其反向信号，在T1(左)和T3(右)时刻锁入U11、U12的锁存器中，并在U9、U10构成的加法器中相加，1DA[0:7]实质上是固定相关器的输出在左、右两时刻的误差；同样地，2XCOROUT[08:15](即Xoutm)及其反向信号，在T1(左)和T3(右)时刻锁入U16、U17的锁存器中，并在U14、U15构成的加法器中相加，2DA[0:7]实质上是移动相关器的输出在左右两时刻的误差；这两个误差经U1和U2(DAC08)转换为模拟信号，并在U3和U4A中相加，经R13和C8组成的低通滤波器后送VCO U5(MC1648)；上述电路实现了Xoutf和Xoutm相加，移入左、中、右寄存器，并将左、右两寄存器值相减，再D/A转换，低通滤波，直至VCO控制等VCO环路全过程；T1、T2、T3三个时刻的脉冲，其由U6(74161)、U7(7404)及U8(7432)逻辑电路构成，其输入信号是移动相关器的峰值信号2XCOROUT15和切普时钟IQDMP，即当移动相关器出现峰值时，记下第一、第二、第三个超过阈值的脉冲位置。

前述的快速修正误差的切普时钟恢复装置，其中所述的VCO环路其具体电路连接结构如下：T1接到U11、U16的11脚，T3接到U12、U17的11脚；1XCOROUT[08:15]连接到U11的D[0:7](2、3、4、5、6、7、8、9脚)、U7、U13的输入端；2XCOROUT[08:15]连接到U16的D[0:7](2、3、4、5、6、7、8、9脚)、U18、U13的输入端；U9和U10的输出S[1:4](4、1、13、10脚)组成8位数据总线，U14和U15的输出S[1:4]组成8位数据总线，分别连接到U1、U2的B[1:8](9、10、11、12、13、14、15、16脚)；U5的OUT(3脚)连接到输出MAINCLK。

前述的快速修正误差的切普时钟恢复装置，其中所述的闸门电路其在启动脉冲控制下产生一串高速脉冲，该闸门电路包括：一个闸门、一个计数器、一个振荡器(OSC)、一个脉冲展宽器以及一个触发器；该闸门电路在启动脉冲控制下，输出M个脉冲串，M是设定的计数器的最大计数值；启动脉冲打开闸门，允许振荡器OSC的时钟通过闸门，同时计数器对通过闸门的时钟周期数进行计数，当计数器计满M时关闭闸门，直到下一个启动脉冲的到来才再一次打开闸门。

前述的快速修正误差的切普时钟恢复装置，其中所述的闸门电路其中振荡器OSC的振荡频率高于切普时钟频率，可使振荡器的振荡频率等于切普时钟频率的两倍；其启动脉冲为移动相关器的峰值脉冲，该脉冲经展宽后为高电平送给一“与门”，OSC的输出也送入该“与门”，“与门”的输出送M计数器，计满后进位信号触发一触发器，由高电平跳转为低电平，该电平送入“与门”封闭其输出，即闸门电路输出M个高速脉冲就停止，直到下一次移动相关器的峰值脉冲的到来；上述触发器的输出状态在移动相关器的峰值时刻被置高；计数器的最大计数值M的设置决定了切普时钟误差的修正速度，M越大修正越慢，反之，M越小修正越快；M最小不能小于每切普的采样点数，本装置每切普采样3点，M最大不能大于固定相关器和移动相关器的相关长度L；当M等于L时，本切普时钟误差的修正速度等于以前装置的速度，解调性能没有改善。

前述的快速修正误差的切普时钟恢复装置，其中所述的闸门电路的电路连接结构关系为：电路设计条件：直接序列扩频，扩频增益=64；QPSK调制；每切普(Chip)采样3点，相关长度L=每切普采样点数乘以扩频增益=192；PN序列为Gold序列，长度=64；切普时钟修正速度参数M=12=3*4，即每4个切普修正一次。

前述的快速修正误差的切普时钟恢复装置，其中所述的反馈支路其由两个一符号延迟器和两个乘法器组成，反馈的数据与一符号延迟的信号相乘后作为该反馈支路的输出，在BPSK方式下DI和DQ相连，在QPSK方式下DI和DQ分开。

前述的快速修正误差的切普时钟恢复装置，其中所述的闸门电路其具体电路连接结构如下：该闸门电路，其包括：振荡源U4(OSCB)、闸门U3A(74HC10)及M(M=16)计数器U5(74161)；移动相关器的峰值输出即符号比特2XCOR-OUT15经U6A(74123)脉冲展宽后作为闸门的控制信号，M计数器U5(74161)的进位送入U10A(D触发器)产生封闭闸门的控制信号；闸门的输出高速脉冲HIGHSPEEDPULSES送给移动相关器。闸门电路的U3A(74HC10)的时钟来自一个固定的振荡器U4(OSCB)，OSCB的频率高于输入信号的采样速率，这里取2倍。

前述的快速修正误差的切普时钟恢复装置，其中所述的反馈支路其具体电路连接结构如下：两个乘法器由U1A-U1D、U2A-U2D、U3A-U3D、U4A-U4D的异或门构成；本地序列为二进制序列，输入的数字信号与二进制序列的乘法运算可用异或运算代替，接收机中的下变频后的数字信号I[0:7]和Q[0:7]经一数据符号延迟后的信号DELAYI[0:7]即IDD[0:7])和DELAYQ[0:7]即QDD[0:7])分别与反馈数据比特FEEDBACKI和FEEDBACKQ按位异或，输出为ID[0:7]和QD[0:7]，作为移动相关器的信号输入，这里的FEEDBACKI(I Data Out)和FEEDBACKQ(Q Data Out)是数据解调器的输出。

前述的快速修正误差的切普时钟恢复装置，其中所述的计数器其是最大计数量为L的异步清零计数器，L为扩频增益乘以每切普的采样点数，其等于固定相关器和移动相关器的相关长度；该计数器有复位(清零)输入端、时钟输入端以及L分频输出端；该计数器对输入时钟进行L分频，在复位脉冲作用下立即使计数器清零，其分频输出与复位端信号同步。

前述的快速修正误差的切普时钟恢复装置，其中所述的L计数器其具体电路连接结构如下：该L计数器，由U1(7404)、U2(74161)、U7(74161)、U8(7420)及U9(7432)逻辑电路构成，电路的输入时钟为切普时钟IQDMP，最大计数值L为192，输出为CLKOUT，供给匹配滤波器和数据解调器；计数器在固定相关器的峰值时刻清零，1XCOROUT15反相后作为计数器U2、U7的清除信号，L计数器计满后自动回零。

前述的快速修正误差的切普时钟恢复装置，其中所述的闸门环路其具体电路连接结构如下：2XCOROUT15连接到U6A的1脚、U10A的4脚；U4的OUT(3脚)连接到U3A的1脚，U6A的Q(13脚)连接到U3A的2脚，U10A的Q(5脚)连接到U3A的13脚；U3A的12脚连接到U5的2脚，同时送输出HIGHSPEEDPULSES。

在上述的快速修正误差的切普时钟恢复装置中，固定相关器和移动相关器，两者具有相同的结构。固定相关器中的本地PN序列相对于接收信号中的调制序列而言是固定不动的，而该移动相关器的本地序列是可移动的，其移动受闸门电路的输出高速脉冲控制。移动相关器总处于一种快速移动→守候捕获→快速移动的动态循环之中，    每次循环都会产生一次峰值输出，从而产生一次VCO误差。固定相关器每数据符号有一次峰值输出，其输出加入到移动相关器的输出中，保证本装置的性能不劣于以前现有的方法。固定相关器主要提供符号粗同步，移动相关器主要产生VCO的误差信号。在VCO环路锁定后，即使接收信噪比较差或信号载波频率瞬间偏离较大，本装置将快速使VCO再次进入锁定。

本发明与现有技术相比具有明显的优点和积极效果。由以上技术方案可知，本发明涉及一种直接序列扩频BPSK/QPSK通信接收机的切普时钟恢复装置，现有传统的切普时钟恢复方式，是将接受信号下变频后与本地序列相关，本地序列固定不动，在一符号时间内产生一次峰值输出，或取一次切普时钟误差，实施一次调节。本发明在接收机中增加一个移动相关器及附属装置，使得在一符号时间内可获取多个峰值输出，获取多次切普时钟误差，实施多次调节，最多次数可达到一符号内的切普数。

本发明的技术要点是在直接序列扩频通信接收机中的切普时钟恢复部分，除了保留原有的固定相关器外，另加一个移动相关器，并辅以反馈支路和闸门电路。用于产生切普时钟的压控振荡器(VCO)同时受固定相关器的输出误差和移动相关器的输出误差的控制，保证切普时钟的恢复跟踪速度不劣于传统的方法。

本发明的创新点主要是在切普时钟的恢复问题上，以前的方法是在相关器的峰值输出时刻(或附近)(即一个数据符号内)产生一次误差信号去调节时钟的相位，由于调节次数相比于切普速率慢得多，就要求VCO的中心频率与发端频率不能相差太多，否则数据误码性能就会变差。

本发明从增加调节次数的目的出发，设计出本发明装置，其可以每隔M(M＜＜L)采样点计算一次误差，调节一次相位。这样在一个数据比特内调节或跟踪次数为L/M(本装置L=192,M=12,L/M=16)，从而可以很快找出误差，实施调节。

实验证明，本发明装置的跟踪性能比以前方法提高(L/M)倍，即使在接收信噪比很差时，其性能也比前方法好得多。在运用本装置后，对接收机下变频器的载波同步要求也下降很多。

本发明可以广泛应用于以直接序列扩频通信BPSK/QPSK接收机中，提高切普时钟的恢复速度和质量，降低通信的误码率。适用于点对点扩频通信，点对多点扩频通信以及CDMA移动通信。

综上所述，本发明的直接序列扩频移相键控(BPSK/QPSK)通信接收机的快速修正误差的切普时钟恢复装置，其在本发明技术领域中，不论在结构上或功能上皆有很大的改进，且在技术上有很大进步，并产生了好用及实用的效果，而确实具有增进功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。

本发明的具体结构、方式由以下实施例及其附图详细给出。

图1是直接序列扩频(DSSS)接收机的结构示意图，表示出本发明在直接序列扩频(DSSS)接收机中的结构关系。

图2是本发明快速修正误差的切普时钟恢复装置的结构示意图。

图3是本发明的固定相关器的结构示意图。

图4是本发明的移动相关器的结构示意图。

图5是本发明的切普时钟恢复的VCO回路的结构示意图。

图6是本发明的闸门电路的结构示意图。

图7是本发明的BPSK/QPSK方式反馈支路的结构示意图。

图8是本发明的相关运算结构的结构示意图。

图9是本发明应用时的结构示意图。

图10a是本发明的固定相关器中的PN码产生电路的电路图。

图10b是本发明的固定相关器的电原理图。

图11a是本发明的移动相关器中的PN码产生电路的电路图。

图11b是本发明的移动相关器的电原理图。

图12a是本发明的VCO环路中的误差提取电路的电路图。

图12b是本发明的VCO环路中的压控电路的电路图。

图12c是本发明的VCO环路中的锁存脉冲产生电路的电路图。

图13是本发明的闸门电路的电原理图。

图14是本发明的反馈支路的电原理图。

图15是本发明的数据时钟产生电路的电原理图。

以下结合附图及其较佳的实施例，对依据本发明提出的直接序列扩频BPSK/QPSK通信接收机的快速修正误差的切普时钟恢复装置其具体的结构、特征及功效，详细说明如后。

请参阅图1所示，是直接序列扩频(DSSS)接收机的结构示意图，同时表示出本发明直接序列扩频BPSK/QPSK通信接收机的快速修正误差的切普时钟恢复装置在直接序列扩频(DSSS)接收机中的结构关系。

本发明直接序列扩频BPSK/QPSK通信接收机的快速修正误差的切普时钟恢复装置，该装置不同于以前的切普时钟恢复装置，该装置中多出了闸门电路、移动相关器及反馈支路。在本装置中，切普时钟定义为接收机中对下变频后的基带扩频信号IB和QB采样的时钟。如果扩频PN序列的每切普(Chip)被采样三点，则切普时钟(ChipClock)是PN切普速率(CPRT)的三倍。

请参阅图2所示，本发明直接序列扩频BPSK/QPSK通信接收机的快速修正误差的切普时钟恢复装置，其包括：固定相关器、移动相关器、VCO控制回路、闸门电路、数据反馈支路及L计数器等部分；其中，固定相关器及移动相关器是两个对称结构的X相关器，VCO控制回路即为压控振荡器(简称VCO，下同)环路；固定相关器用于捕获输入信号中的PN序列，实现切普时钟的粗同步；该X相关器由于采用了对称结构，消除了载波相位偏差对切普同步的影响；该闸门电路受移动相关器的峰值输出控制，输出高速脉冲流驱动移动相关器动作；该数据反馈支路用于消除接收信号中的调制信息对移动相关器输出的影响；该L计数器用于L分频，产生数据解调所需的时钟。本发明的发明点不同于以往现有的切普时钟恢复装置之处是位于图中下部分虚线框内的部分，图中的虚框(点划线)标明了本装置比以前装置多出的部分。本发明快速修正误差的切普时钟恢复装置，其包括反馈支路，移动相关器和闸门电路，其切普时钟的修正误差不仅来自固定相关器，而且更多的修正机会来自移动相关器，可达到快速修正、恢复和跟踪的目的。

下变频后的数字基带扩频信号(图1中的A/D转换器后)I和Q送入固定相关器，并送入反馈支路，该反馈支路的输出Id和Qd送入移动相关器；固定相关器和移动相关器产生的误差相加后作为VCO环路的输入，VCO环路的输出为切普时钟，供给固定相关器和移动相关器，同时供给L计数器产生数据时钟输出，L计数器的复位受固定相关器峰值脉冲控制；移动相关器的峰值脉冲送闸门电路，闸门电路的输出供给移动相关器。

上述结构相组合构成本发明直接序列扩频通信接收机的切普时钟恢复装置，该装置不同于以前的切普时钟恢复装置，采用本发明装置后，在每数据符号内，移动相关器将有若干次峰值输出，在本装置的设计中有16次峰值输出，而不再是以前现有的装置的一次峰值输出，从而使时钟的跟踪恢复速度提高了16倍，而快速修正切普时钟的误差，较大地提高解扩和解调的性能。

以下将结合图3-图8对本发明的各个部分的结构做更进一步深入的描述。需要指出的是，本发明所给出的各部分的电原理图只是本发明的一种实施方式，而图1～图8所示的技术方案才是本发明的整体技术构思所在。

请参阅图3所示，是本发明的固定相关器的结构，其用于捕获输入信号中的PN序列，其结构不同于现有的普通相关器，其同时对两路正交的输入信号进行相关运算，并将相关结果平方后相加，消除下变频载波相位的偏差对相关值的影响。当输入信号中的PN序列与固定相关器中的本地PN序列相同且完全对准时，固定相关器输出一个峰值。该固定相关器是将两个输入信号与本地固定序列分别相关，再将两个相关结果平方后相加，相加的结果作为固定相关器的输出，故消除了下变频载波相位误差对相关值的影响。

该固定相关器，其包括：两个信号移位寄存器、一个或两个PN序列存放器、两个相关运算器、两个平方器、一个加法器以及一个门限比较器。

输入信号I和Q分别串行送入移位寄存器，移位寄存器的每一单元输出与本地PN序列的每一位进行相关运算(即对应相乘，并将所有相乘结果加起来)，相关运算的输出送入平方器，二个平方器的输出相加，和值送门限比较器，如果此和值超过设定的门限就输出，该输出即为固定相关器的输出Xoutf。

请参阅图4所示，是本发明的移动相关器的结构，其也是用于捕获输入信号中的PN序列，其不同于现有的普通相关器，也不同于上述的固定相关器。该移动相关器的本地序列是可移动的，即是可循环移位的，这样就可用它来捕获不同时间偏移的输入序列。当输入信号中的PN序列与移动相关器中的本地PN序列相同且完全对准时，则该移动相关器输出一个峰值。由于VCO的误差依赖于相关峰值的出现，因此该移动相关器在本发明中发挥着非常重要的作用。该移动相关器是将两个输入信号与本地移动序列分别相关，再将两个相关结果平方后相加，相加的结果作为移动相关器的输出，消除了下变频载波相位误差对相关值的影响。

该移动相关器，其包括：两个移位寄存器、一个或两个可移动的PN序列存放器、两个相关运算器、两个平方器、一个加法器以及一个门限比较器。

输入信号Id和Qd分别串行送入移位寄存器，移位寄存器的每一单元输出与本地可移动的PN序列的每一位进行相关运算，即对应相乘，并且将所有相乘结果加起来，相关运算的输出送入平方器，两个平方器的输出相加，和值送门限比较器，如果此和值超过设定的门限就输出，该输出即为移动相关器的输出Xoutm。

移动相关器中的本地PN序列存放器的复位受固定相关器峰值脉冲的控制。

请参阅图5所示，是本发明的切普时钟恢复的VCO回路的结构，其接受来自固定相关器和移动相关器的峰值时刻的信号，并形成与切普时钟瞬时相位误差有关的误差信号，去控制VCO改变瞬时频率，其频率的改变总是朝着使切普时钟瞬时相位误差绝对值变小的方向。VCO环路其误差信号来自固定相关器产生的误差和移动相关器产生的误差之和。

该VCO环路，其包括：一个加法器、一个三级移位寄存器(左、中、右)、一个减法器、一个D/A转换器、一个低通滤波器以及一个压控振荡器VCO。

固定相关器的输出信号Xoutf和移动相关器的输出信号Xoutm相加后送入三个移位寄存器(左、中、右)，将左右两寄存器的输出相减，再送入低通滤波器，其输出作为VCO的电压控制输入，该VCO的输出即为恢复的切普时钟。该时钟供固定相关器和移位相关器中的移位寄存器的移位时钟，还供给VCO环路中的三级移位寄存器的移位时钟，以及提供接收机中解扩匹配滤波器和数据解调所需的时钟。

如图5所示、上述的VCO环路，其三级移位寄存器是8位并行移位寄存器，左右两寄存器单元的值相减作为VCO的控制误差，当后接的低通滤波器为模拟滤波器时，需在减法器和滤波器间插入数模转换器(即D/A)，当为全数字实现时，无需D/A转换器。

请参阅图6所示，是本发明的闸门电路的结构，其用于产生一组一组的高速脉冲串，推动移动相关器中的本地PN序列向前移动若干步，然后等候输入信号中同样序列的到来。

该闸门电路，其在启动脉冲控制下产生一串高速脉冲，该闸门电路，其包括：一个闸门、一个计数器、一个振荡器(OSC，下同)、一个脉冲展宽器以及一个触发器。

该闸门电路在启动脉冲控制下，输出M个脉冲串，M是设定的计数器的最大计数值。启动脉冲打开闸门，允许振荡器OSC的时钟通过该闸门，同时计数器对通过闸门的时钟周期数进行计数，当计数器计满M时关闭闸门，直到下一个启动脉冲的到来才再一次打开闸门。

该闸门电路，其中的振荡器OSC的振荡频率高于切普时钟频率，可以使振荡器的振荡频率等于切普时钟频率的两倍；其启动脉冲为移动相关器的峰值脉冲，该脉冲经展宽后为高电平送给一“与门”，OSC的输出也送入该“与门”，“与门”的输出送M计数器，计满后进位信号触发一触发器由高电平跳转为低电平，该电平送入“与门”封闭其输出，即该闸门电路输出M个高速脉冲就停止，直到下一次移动相关器的峰值脉冲的到来。上述触发器的输出状态在移动相关器的峰值时刻被置高。

计数器的最大计数值M的设置决定了切普时钟误差的修正速度。M越大修正越慢，反之，M越小修正越快。M最小不能小于每切普的采样点数(本装置每切普采样3点)，M最大不能大于固定相关器和移动相关器的相关长度L。当M等于L时，本装置的切普时钟误差的修正速度等于以前方法的速度，解调性能没有改善。

请结合参阅图2中L计数器部分所示，上述的计数器，其是最大计数量为L的异步清零计数器，L为扩频增益乘以每切普的采样点数，其等于固定相关器和移动相关器的相关长度。该计数器有复位(清零)输入端、时钟输入端以及L分频输出端，其构成如图2中L计数器部分。该计数器对输入时钟进行L分频，在复位脉冲作用下立即使计数器清零，其分频输出与复位端信号同步。

请参阅图7所示，是本发明的BPSK/QPSK方式反馈支路的结构，其是用于消除移动相关器中由于输入信号中的已调数据信息对移动相关值的影响。该反馈支路是由两个一符号延迟器和两个乘法器组成(如图7所示)。反馈的数据与一符号延迟的信号相乘后作为该反馈支路的输出。在BPSK方式下，DI和DQ相连(图7中的虚线所示)；在QPSK方式下，DI和DQ分开。

请参阅图8所示，是本发明的一种并行的相关运算结构，其将输入序列与本地序列的对应单元相乘，并将所有的相乘结果相加。这一相关运算结构也可用串行相关器来实现。该串行相关器每次只做一次乘和一次累加，为完成相关运算功能，必须设有配套的时序和电路，其主要是设置循环移位寄存器及其配套电路。本发明切普时钟恢复装置在图10a、10b和图11a、11b的相关器就采用了这种结构，其用FIFO作为循环移位寄存器。

如图8所示，是相关器的运算结构，上述固定相关器其输入信号的移位寄存器是8比特并行的移位寄存器，每输入一个信号采样点，相关器将移位寄存器内容与本地PN序列进行一次长为L的相关运算，即将移位寄存器每一单元内容与本地PN序列的每个比特相乘并累加，输出一个相关值。相关器的运算结构如图8所示。固定相关器中的每个相关器包含L个乘法器和L个累加器，每输入一个采样点，累加器取一次值并清零。

在BPSK扩频通信方式，固定相关器的本地PN序列只有一个，而在QPSK扩频通信方式，与发送端相一致，可以有不同的两个本地PN序列。两路输入分别与两个本地PN序列相关。

请参阅图10至图15所示，为本发明快速修正误差的切普时钟恢复装置的一种具体实施例，下面具体说明电路连接关系。

上述电路的设计条件是：

直接序列扩频，扩频增益=64；

QPSK调制；

每切普(Chip)采样3点，

相关长度L=每切普采样点数乘以扩频增益=192；

PN序列为Gold序列，长度=64；

切普时钟修正速度参数M=12=3*4，即每4个切普修正一次(以前方法是每64个切普修正一次，本装置的修正速度为以前方法的16倍)。

本发明总体结构请参阅图2所示，图3至图8为各部分结构图。本发明的一种具体实现如图10至图15所示，其中：图3所示的固定相关器，其具体电路如图10a、10b所示；图4所示的移动相关器，其具体电路如图11a、11b所示；图5所示的VCO环路，其具体电路如图12a、12b、12c所示；图6所示的闸门电路，其具体电路如图13所示；图7所示的反馈支路，其具体电路如图14所示；图2所示的L计数器，其具体电路如图15所示；

请参阅图2所示，本装置的信号工作流程及电路连接关系如下：下变频后的信号IB和QB经A/D变换后成为数字信号I(即I[0:7])和Q(即Q[0:7])送入图10b的固定相关器的信号输入端；图10a是本地序列发生器，其输出PNI和PNQ连接至图10b的本地序列PNI和PNQ输出端；图12b是VCO环路，其输出MAINCLK连接至图10b的时钟输入端；图10b的输出Xoutf是固定相关输出，其连接到图12a的VCO环路1XCOROUT[00:15]输入端，作为VCO的误差源之一；同时该信号连接到图15的L计数器的输入端，作为该L计数器清零之用；该信号的最高有效位还和图11a的移动相关器的RESTART端相连，作为移动相关器中的本地序列定位之用；在图10b所示的固定相关器的辅助电路中，MAINCLK输入时钟经L(L=192)分频产生的IQDMP输出作为切普时钟输出。

数字信号I[0:7]和Q[0:7]经图10b的固定相关器的FIFO的延迟线后，得到一符延迟后的IDD[0:7]和QDD[0:7]信号，连接到图14的DELAYI[0:7]和DELAYQ[0:7]反馈支路的数据输入端，在这里与判决输出后的数据比特FEEDBACKIHE和FEEDBACKQ路相乘，去除接收信号中的调制信息，其输出ID[0:7]和QD[0:7]送入图11b移动相关器；图11a是移动相关器的本地移动序列发生器，其输出PNIM和PNQM作为图11b移动相关器的本地移动序列的输入PNIM和PNQM；图11b移动相关器的输出XOUTM连到图12aVCO环路的2XCOROUT[00:15]输入端，作为VCO的另一误差源；该信号的最高有效位同时连接到图13闸门电路的输入端，作为其启动脉冲；该闸门电路的输出信号为高速脉冲串HIGHSPEEDPULSES，其连接到图11a的移动序列发生器的输入端。

移动相关器的输出2XCOROUT[08:15]和固定相关器的输出2XCOROUT[08:15]在图12a的误差提取电路中形成VCO所需的误差信号，VCO的输出MAINCLK经L分频后产生IQDMP，该IQDMP时钟即为经快速修正过的切普时钟。

请参阅图10a固定相关器中的PN码产生电路及图10b固定相关器电路所示，上述的固定相关器，其具体电路如图所示。在图10b中，由相关器U9(STEL-2410)、平方加法器和门限比较器U8(TMC2249A)、U2-U7和U22-U27(7F433)FIFO组成的并行信号移位寄存器，以及由U11-U14组成的辅助电路所构成。

请结合参阅图3所示，两个移位寄存器分别由图10b中的U2-U7和U22-U27FIFO(74F433)组成；两个相关器在图10b中由单片累加器STEL-2410(U9)及U11-U14组成的辅助电路构成；PNI序列和PNQ序列由图10a产生；两个平方器、一个加法器和一个门限比较器在图10b中由单片TMC2249A(U8)承担。

在图10b中，数字信号I[0:7]经U17和U18(74HC157)选择器后，进入8位并行移位寄存器(U3→U2→U4,U6→U5→U7)，数字信号Q[0:7]经U28和U29(74HC157)选择器后，进入8位并行移位寄存器(U23→U22→U24，U26→U25→U27)；本地序列PNI和PNQ送入相关器U9，在主时钟MAINCLK作用下，输入的数字信号和本地序列在相关器U9中相关，相关结果IOUT[0:7]和QOUT[0:7]送入平方加法器U8，其输出1XCOROUT[00:15]即为固定相关器的输出Xoutf。

每输入一次采样点I(0:7)和Q(0:7),U17-U18和U28-U29选择器动作一次，将采样点置入并行信号移位寄存器中，然后进行一次相关运算，即进行192次相乘相加运算。每进行一次相乘相加，信号移位寄存器循环移位一次。

U11-U14完成192计数功能，保证使输入信号与本地序列进行192次相乘相加后，输出一次结果。

由于选择的相关器U9(STEL-2410)为级联型相关器，每次只完成一次乘和一次加，所以部分时序和前述的原理部分有所不同。

请参阅图10a、10b所示，上述的固定相关器，其具体电路中的信号连接关系如下：

I[0:7]连接到U17、U18的2、5、11、14脚，Q[0:7]连接到U28、U29的2、5、11、14脚；MAINCLK连接到U11、U12的2脚，U3、U6、U23、U26的2脚，U9的14脚；

PNI、PNQ分别连接到U9的17、55脚；QDMP是U14A的输出，连接到U11、U12的1脚，U17、U18、U28、U29的1脚，U9的31、40脚，U8的1脚，最后输出；

U4、U7的18、19、20、21组成8位数据总线，U24、U27的18、19、20、21组成8位数据总线，分别连接到U9的IDD[0:7](1、3、4、5、6、7、8、9脚)和QDD[0:7](60、61、62、64、65、66、68脚)；

U9的IOUT[0:7](27、26、25、24、23、22、20、18脚)，分别连接到U8的B[4:11](38、39、40、41、43、44、45、47脚)和A[4:11](55、54、53、52、51、50、49、48脚)；

U9的QOUT[0:7](44、45、46、47、48、49、50、51脚)，分别连接到U8的D[4:11](111、110、109、108、107、105、104、103脚)和C[4:11](94、95、96、97、98、99、100、101脚；

数字门限电平THRES[00:15]连接于U8的CAS[0:15](82、81、80、79、78、77、76、75、74、73、71、70、69、68、67、66脚)；

U8的S[8:15](15、14、13、11、10、9、7、6脚)，接输出1XCOROUT[8:15]。

上述的固定相关器，其具体电路连接结构请参阅图10a所示，来自图12b中VCD环路的MAINCK信息连接至U4(74161)的2脚，而由15脚形成PNCLK输出，同时，该信号又分别连接至U5A(7401)的1脚、U2和U7(74161)的2脚及U1(74HC574)的11脚，并且该U5A的脚2与U4的脚相连接；U2的15脚与U7的7脚相连接，U2和U7的14、13、12、11脚形成的信号分别连接加至U3的8、7、6、5、4、3、2、1脚；U3的9、10、11、12、13、14、15、16、17脚分别和U1的2、3、4、5、6、7、8、9脚相连接，U1的19、18脚为分别指出PNI和PNQ。

请参阅图10b所示，输出信号I(0:7)连接到U17及U18的2、5、11、14脚，Q(0:7)连接到U28及U29的2、5、11、14脚。来自图12b中VCDQ环路的MAUNCK信号连接到U11及U12的2脚、U3及U6、U23、U26的2脚、以及U9的14脚；PNI、PNQ分别连接到U9的17脚及55脚，U14A(T432)的3脚形成IQDMP输出信号，分别连接至U11及U12的1脚、U17及U18、U28、U29的1脚、U9的31脚和40脚、以及U8的1脚，并输出至图12C中的VCD环路。

在上述的固定相关器中，其中，U17、U18、U28、U29的4、7、9、12脚为分别连接至U3、U6、U23、U26的3、4、5、6脚；U3、U6、U23、U26的22、21、20、19、18脚分别连接至U2、U5、U22、U25的2、3、4、5、6脚，U2、U5、U22、U25的22、21、20、19、18脚分别接至U4、U7、U24、U27的2、3、4、5、6脚；U11、U12的14、13、12、11脚分别连接至U13A(7420)的1、2、4、5脚和U19A的1脚、U13B的9、10、13脚，U19A(7404)的2脚与U13B的12脚相连接，U13B的8脚与U14A(7838)的2脚相连接，U13A的5脚与U14(7432)的1脚相连接。U4、U7的18、19、20、21脚相连接组成为8位数据总线，U24、U27的18、19、20、21脚相连接组成为8位数据总线，并分别连接至U9的IDD(0:7)1、3、4、5、6、7、8、9脚，和QDD(0:7)60、61、62、63、64、65、66、68脚。U9的18、20、21、22、23、24、25、26脚分别连接到U8的B(4:11)38、39、40、41、43、44、45、47脚和A(4:11)55、54、53、52、51、50、49、48脚，U9的QOUT(0:7)44、45、46、47、48、49、50、51脚分别连接到U8的D(4:11)111、110、109、108、107、105、104、103脚和C(4:11)94、95、96、97、98、99、100、101脚。数字门限电平THRES(00:15)连接于U8的CAS(0:15)82、81、80、79、78、77、76、75、74、73、71、70、69、68、67、66脚；U8的S(8:15)15、14、13、11、10、9、7、6脚，连接输出1XCOROUT(8:15)。

请参阅图11a移动相关器中的PN码产生电路及图11b移动相关器的电路所示，上述的移动相关器，其具体的电路如图中所示。在图11b中，由相关器U9(STEL-2410)、平方加法器和门限比较器U8(TMC2249A)、由U2-U7和U22-U27(7F433)FIFO组成的并行信号移位寄存器，以及由U11-U14组成的辅助电路所构成。

移动相关器的具体电路图11a、图11b中的信号连接关系与图10a、图10b中的信号连接关系基本相同，其不同点如下：ID[0:7]代I[0:7]，QD[0:7]代Q[0:7]；PNIM、PNQM分别代PNI、PNQ；U8的S[8:15](15、14、13、11、10、9、7、6脚)，接输出2-XCOROUT[8:15]。

移动相关器其具体电路如图11a、图11b所示。请结合参阅图4所示，两个移位寄存器分别由图11b中的U2-U7和U22-U27FIFO(74F433)组成；两个相关器在图11b中由单片累加器STEL-2410(U9)以及U11-U14组成的辅助电路构成；PNI序列和PNQ序列即为由图11a产生的PNIM和PNQM序列；两个平方器、一个加法器及一个门限比较器在图11b中由单片TMC2249A(U8)承担。

在图11b中，数字信号ID[0:7]经U17和U18(74HC157)选择器后，进入8位并行移位寄存器(U3→U2→U4,U6→U5→U7)，数字信号QD[0:7]经U28和U29(74HC157)选择器后，进入8位并行移位寄存器(U23→U22→U24,U26→U25→U27)；本地序列PNIM和PNQM送入相关器U9，在主时钟MAINCLK的作用下，输入的数字信号和本地序列在相关器U9中相关，相关结果IOUT[0:7]和QOUT[0:7]送入平方加法器U8，其输出2XCOROUT[00:15]即为固定相关器的输出Xoutm。

每输入一次采样点ID[0:7]和QD[0:7]，U17-U18和U28-U29选择器动作一次，将采样点置入并行信号移位寄存器中，然后进行一次相关运算，即进行192次相乘相加运算。每进行一次相乘相加，信号移位寄存器循环移位一次。

U11-U14完成192计数功能，保证使输入信号与本地序列进行192次相乘相加后，输出一次结果。

由于选择的相关器U9(STEL-2410)为级联型相关器，每次只完成一次乘和一次加，所以部分时序和前述的原理部分有所不同。

移动相关器与固定相关器的结构基本相同，不同之处在于：固定相关器的本地PN序列(长度=64)相对于输入信号而言是固定不动的，即PNI和PNQ的移位时钟为PNCLK(由图10a产生)；移动相关器的本地序列相对于输入信号而言是突发性快速移动的，即PNIM和PNQM的移位时钟为PNCLKM(由图11a产生)。

请参阅图11a所示，该移动相关器的PN码产生电路，其电路结构与图10a固定相关器中的PN码产生电路的电路信号连接关系基本相同，其不同之处在于，U4(74161)的15脚连接至U6A(7486)的1脚，HIGHSPEEDPULES信号连接至U6A(7486)的2脚，其输出端3脚形成PNCLKM信号，并同时连接至U2、U7的2脚及U1的11脚。

请参阅图11b所示，该移动相关器与图10b中的固定相关器的信号连接关系也基本相同，其不同之处在于，以ID(0:7)代替了I(0:7)，QD(0:7)代替了Q(0:7)；PNIM、PNQM分别代替了PNI、PNQ，U8中的S(8:15)15、14、13、11、10、9、7、6脚连接输出2XCOROUT(8:15)。

请参阅图12aVCO环路中的误差提取电路、图12bVCO环路中的压控电路及图12cVCO环路中的锁存脉冲产生电路所示，上述的VCO环路，其电路结构如图中所示。固定相关器的输出1XCOROUT(08:15)和移动相关器的输出2XCOROUT(08:15)作为图12a中电路的输入。脉冲T1、T3是相关峰值的左右两个时刻的脉冲，用于锁存输入信号，由图12c的电路产生。图12a中的U11、U12、U16、U17是8位并行锁存器，U9-U10和U14-U15分别是8位全加器。1DA[0:7]是1XCOROUT[08:15]在T1和T3两时刻相减的结果，2DA[0:7]是2XCOROUT[08:15]在T1和T3两时刻相减的结果，将它们分别送至图12b中的D/A转换器U1和U2(DAC08)，转化为适合VCO(U5)(MC1648)的模拟信号。U3A、U3B、U4A构成加法器，将两路模拟信号相加，相加的结果送给由R13和C8组成的低通滤波器，滤波器的输出加到VCO的振荡器的频率控制变容二极管D1上，以改变VCO的输出频率，VCO的输出MAINCLK为切普时钟的192倍，IQDMP信号是MAINCLK的192分频，即为切普时钟。

VCO环路的具体电路，请参阅图12a、图12b、图12c所示，并请结合参阅图5所示，在图12a中，1XCOROUT[08:15](即Xoutf)及其反向信号，在T1(左)和T3(右)时刻锁入U11、U12的锁存器中，并在U9、U10构成的加法器中相加，1DA[0:7]实质上是固定相关器的输出在左右两时刻的误差；同样，2XCOROUT[08:15](即Xoutm)及其反向信号，在T1(左)和T3(右)时刻锁入U16、U17的锁存器中，并在U14、U15构成的加法器中相加，2DA[0:7]实质上是移动相关器的输出在左右两时刻的误差。这两个误差在图12b中经U1和U2(DAC08)转换为模拟信号，并在U3和U4A中相加，经R13和C8组成的低通滤波器后送VCO U5(MC1648)。上述电路实现了图5中的Xoutf和Xoutm相加，移入左中右寄存器，并将左右两寄存器值相减，再D/A转换，低通滤波，直至VCO控制等VCO环路全过程。

脉冲T1、T2、T3三个时刻的脉冲由图12c所示的电路产生，其是由U6(741 61)、U7(7404)及U8(7432)逻辑电路构成。其输入信号是移动相关器的峰值信号2XCOROUT15和切普时钟IQDMP，即当移动相关器出现峰值时，记下第一、第二、第三个超过阈值的脉冲位置。

请参阅图12a所示，该VCO环路中的误差提取电路，其VCO环路的电路信号连接关系如下：T1接到U11、U16的11脚，T3接到U12、U17的11脚；1XCOROUT[08:15]连接到U11的D[0:7](2、3、4、5、6、7、8、9脚)、U7、U13的输入端；2XCOROUT[08:15]连接到U16的D[0:7](2、3、4、5、6、7、8、9脚)、U18、U13的输入端；U9和U10的输出S[1:4](4、1、13、10脚)组成8位数据总线，U14和U15的输出S[1:4]组成8位数据总线，分别连接到U1、U2的B[1:8](9、10、11、12、13、14、15、16脚)；U5的OUT(3脚)连接到输出MAINCLK。

该VCO环路的具体电路信号连接关系如下：T1连接到U11、U16的11脚，T3连接到U12、U17的11脚，1XCOROUT(08:15)连接到U11的D(0:7)2、3、4、5、6、7、8、9脚、U13A-U13D、U7C-U7F的输入端1、3、5、9脚和5、9、11、13脚，2XCORUT(08:15)连接到U16的D(0:7)2、3、4、5、6、7、8、9脚、U18C-U18F与U13E、U13F、U18A、U18B的输入端5、9、11、13脚和11、13、1、3脚，U13A-U13D的输入端2、3、4、8脚，U7C-U7F的输出端6、8、10、12脚分别连接到U12的D(0:7)2、3、4、5、6、7、8、9脚，U18C-U18F的输出端6、8、10、12脚，U13E、U13F、U18A、U18B的输出端10、12、2、4脚；分别接到U17的D(0:7)2、3、4、5、6、7、8、9脚；U11的输出端19、18、17、16、15、14、13、12脚分别连接R1(0:7)和V1(0:7)；分别和U9、U10的5、3、14、12脚连接，U16的19、18、17、16、15、14、13、12脚连接到V1(0:7)分别和U14、U15的5、3、14、12脚相连，U12的19、18、17、16、15、14、13、12脚连接至R2(0:7)，分别和U9、U10的6、2、15、11脚相连接。U17的19、18、17、16、15、14、13、12脚连接至V2(0:7)分别和U14、U15的1、2、15、11脚相连接。U9、U14的9脚分别和U10、U15的7脚相连，U9和U10的输出S(1:4)4、1、13、10脚组成8位数据总线，U14、U15的输出S(1:4)组成8位数据总线，分别连接至图12b中的U1、U2、B(1:8)9、10、11、12、13、14、15、16脚、U5的OUT3脚连接到输出MAINCLK。U3A的2脚和U1的8脚相连，U3A的1脚与U1的5脚相连，并经电阻R8和U14A的输入端2脚相连，U3B的6、7脚和U2(DACO8)8、5脚相连，U3B的7脚经电阻R7和U4A的2脚相连，R9为U4A(AD847)的反馈电阻，U4A输出1脚经R13和D、C6相连，U5、12脚和L1、D1相连U5的10脚和L1、C5相连，C8、C6接于DR13起旁路作用，R12、R11串联分别接于U5的5脚和+5V电源起调整电压作用，C7接于U5的5脚起电源滤波作用。

请参阅图12C所示，U6(74161)的1、2分别和图11b输出的2XCOROUT15和IQDMP、U6的14脚与U7B的3脚、U8A的1脚相连，U6的13脚与U7A的11脚、U8B的5脚相连，U7B的4脚输出端分别与U8B、U8C的输入端4、9脚相连，U7A的输出端2脚分别与U8A、U8C的输入端2、10脚相连，U8A、U8B、U8C的输出端3、6、8脚输出信号分别为T1、T3分别连接至图12a的U11、U16的11脚和U12、U17的11脚。

请参阅图6、图13所示，图中的U4为OSC，U3A为闸门，U6A为脉冲展宽器，U10A为触发器，U5为M计数器(这里M=16)。请参阅图13闸门电路所示，上述的闸门电路，其由振荡源U4(OSCB)、闸门U3A(74HC10)及M(M=16)计数器U5(74161)。移动相关器的峰值输出即符号比特2XCOR-OUT15经U6A(74123)脉冲展宽后作为闸门的控制信号，M计数器U5(74161)的进位送入U10A(D触发器)产生封闭闸门的控制信号。闸门的输出高速脉冲HIGHSPEEDPULSES送给移动相关器。闸门电路的U3A(74HC10)的时钟来自一个固定的振荡器U4(OSCB)，OSCB的频率高于输入信号的采样速率，本实施例这里取2倍。

请参阅图13所示，该闸门环路，其具体的电路信号连接结构关系如下：2XCOROUT15连接到U6A的1脚、U10A的4脚；U4的OUT(3脚)连接到U3A的1脚，U6A的Q(13脚)连接到U3A的2脚，U10A的Q(5脚)连接到U3A的13脚；U3A的12脚连接到U5的2脚，同时送输出HIGHSPEEDPULSES。即，由图11b移动相关器输出的2XCOROUT15信号连接到U6A的1脚和U10A的4脚，U4的OUT3脚与U3A的1脚相连接，U6A的13脚分别连接到U3A的2脚及U5的1、9、7、10脚，U10A的5脚与U3A的13脚相连接，U5的15脚与U10A的3脚相连接，U3A的12脚与U5的2脚相连接，并同时输出HIGHSPEEDPUZSES。

请参阅图14反馈支路所示，上述的反馈支路，由U1-U4的异或门所组成。反馈支路的具体电路如图14所示，请结合参阅图7所示，图中的两个一符号延迟器已在图10a的固定相关器电路中实现，故在图14中不再包含这两个延迟器。图7中的两个乘法器在图14中由U1A-U1D、U2A-U2D、U3A-U3D、U4A-U4D的异或门构成。

由于本地序列为二进制序列，故输入的数字信号与二进制序列的乘法运算可用异或运算代替。接收机中的下变频后的数字信号I[0:7]和Q[0:7]经一数据符号延迟后的信号DELAYI[0:7](即图10b的IDD[0:7])和DELAYQ[0:7](即图10b的QDD[0:7])分别与反馈数据比特FEEDBACKI和FEEDBACKQ按位异或，输出为ID[0:7]和QD[0:7]，作为移动相关器的信号输入，这里的FEEDBACKI(I Data Out)和FEEDBACKQ(Q Data Out)是数据解调器的输出。

该反馈支路的具体电路结构，可由U1-U4的异或门所组成，其中DELAYI(0:7)(即图10b中的IDD(0:7))与U1、U2的1、4、9、12脚相连接，DELAYQ(0:7)(即图10b中的QDD(0:7))与U3、U4的1、4、9、12脚相连接，分别与反馈信号FEEDBACKI(与U1、U22、5、10、13脚相连接)按位异或，U1、U2的3、6、8、11脚输出为ID(0:7)，U3、U4的3、5、8、11脚的输出为QD(0:7)。

请参阅图15本发明的数据时钟产生电路所示，上述的L计数器，其是由U1(7404)、U2(74161)、U7(74161)、U8(7420)及U9(7432)逻辑电路构成。L计数器的连接请参阅图2所示，该电路的输入时钟为切普时钟IQDMP，最大计数值L为192，输出为CLKOUT，供给匹配滤波器和数据解调器。计数器在如图3所示的固定相关器的峰值时刻清零，1XCOROUT15反相后作为计数器U2、U7的清除信号，L计数器计满后自动回零。

该数据时钟产生电路，其具体电路连接结构如下：1XCOROUT15连接U1A的1脚，U1A的输出2脚分别与U2、U3的15脚和U3的10脚相连，U2的14、13、12、11脚与U4A的1、2、4、5脚相连接，U3的12脚与U1B的3脚相连接，U1B的4脚与U4B的12脚相连接，U4A、U4B的输出6、8脚分别与U5A的1、2脚相连接，U5A的输出3脚与U2、U3的9脚相连接，U3的11脚与U4B的13脚相连接，并同时输出CLKOUT。

在本发明中，每切普比特采样三点，即相关器输入信号的采样率为切普速率的三倍。以前现有的的技术方案是每切普比特采样二点，而本发明的技术方案其优点是跟踪更精细，PN序列的同步更好，置入和清洗脉冲定位更准，可进一步提高数据解调性能。当捕获成功且时钟环路锁定后，在峰值位置的切普宽度内将会有三点相关值超过阈值，取左右两点幅度差值作为控制VCO的误差信号。当左边值大于右边值时，时钟相位向左调，否则向右调。

本地序列采用长度为L的固定寄存器的相关器，称之为固定相关器，每L个采样点出现一次峰值；本地序列采用长度为L的移位寄存器的相关器，称之为移动相关器，每M个采样点出现一次峰值，1＜M＜L。该两个相关器的作用是不同的，前者用于PN序列的捕获及本地序列的置入和解调积分器的清洗脉冲，而后者主要是用于产生误差，实施对VCO的快速调节。

以下将本发明的工作原理及工作过程说明如下。经数据信息调制的伪随机序列信号(即接收机下变频后的同相和正交信号)送入本发明快速修正误差的切普时钟恢复装置，固定相关器的本地序列是不动的，只要输入信号中的伪随机序列与本地序列相同且位置对准，就会产生一次峰值，在最大值时刻产生一个复位脉冲，该脉冲将L计数器清零，将移动相关器的本地序列移位寄存器内容置成本地序列。固定相关器在峰值位置的误差作为初始调节切普时钟的误差，加入到移动相关器峰值位置的误差信号中。L计数器是作为分频器，产生数据时钟。移动相关器的输出一旦超过阈值，就启动闸门电路输出M个高速脉冲，使本地序列前进M步，然后处于等待状态，输入序列不断移入，移动相关器的输出会再超过阈值，如此循环。移动相关器中的本地序列寄存器是循环移位寄存器，其最后输出在时钟作用下又返回第一级。本地序列与输入序列的这种互动机构就象两个人赛跑，本地序列先跑M步处于等侯状态，等输入序列到达后，触动本地序列又跑M步，一直继续下去，两者每接近一次，就产生一次切普时钟的误差，控制VCO调整相位，M越小，调整机会就越多。该原理及技术构思正是本发明技术方案的核心所在。

由于输入序列中含有调制的数据信息，其有时会使移动相关器在追上本地序列时不能产生峰值输出，而造成漏检。究其原因是因为数据信息与本地序列的一个周期不同步，使相关值发生变化。而本发明的数据反馈支路则有效地解决了此问题。由于输出数据在时间上比输入序列晚一数据符号，所以将输入序列延迟一数据符号后再与输出数据相乘，就去除了输入序列中的数据信息，再送入移动相关器，与本地的移动序列作相关运算。

请参阅图1、图2、图9所示，本发明可用于以直接序列扩频技术为通信手段的BPSK/QPSK接收机中，其典型接法如图9所示。本发明快速修正误差的切普时钟恢复装置作为直接序列扩频通信BPSK/QPSK接收机中的重要环节，与接收机中的其它许多环节一起构成系统，可取代原有接收机中的切普时钟恢复和数据时钟恢复这两部分，其将原有接收机中下变频及A/D转换后的同相路信号I和正交路信号Q送入本装置，作为固定相关器的输入信号；将数据输出Data out(注：在BPSK方式，只有一路输出；而在QPSK方式，有两路输出)也作为本装置的输入，I和Q经一数据比特延迟后分别与Data out信号相乘，其结果Id和Qd送入移动相关器；本装置的ChipClock输出作为切普时钟送给接收机，取代原有的切普时钟；本装置的CLKOut作为数据时钟输出取代原有的数据时钟。

以下将本发明的应用及其功效说明如下。本发明可用于以直接序列扩频技术为通信手段的BPSK/QPSK接收机中，提高对PN序列的跟踪速度，使恢复出的时钟同步更好，从而使数据信息的误码率降低。其可广泛地应用于点对点扩频通信机、点对多点扩频通信系统及CDMA移动通信系统等。

由于扩频通信是近几年迅速发展起来的通信手段，将越来越多地取代其它通信体制，因此可将本发明快速修正误差的切普时钟恢复装置制成专门芯片，其应用范围更为广泛，意义更为重大。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (22)

1、一种直接序列扩频BPSK/QPSK通信接收机的快速修正误差的切普时钟恢复装置，设有固定相关器、VCO控制回路及L计数器，其特征在于其包括固定相关器、移动相关器、VCO控制回路、闸门电路、数据反馈支路及L计数器等部分，其中：

该固定相关器及移动相关器，是两个对称结构的X相关器，固定相关器捕获输入信号中的PN序列，实现切普时钟的粗同步；该X相关器，为对称结构，消除了载波相位偏差对切普同步的影响；其切普时钟的修正误差不仅来自固定相关器，而且更多的修正来自移动相关器，能够快速修正、恢复和跟踪；

该VCO控制回路，为压控振荡器环路；

该闸门电路，受移动相关器的峰值输出控制，输出高速脉冲流驱动移动相关器动作；

该数据反馈支路，消除接收信号中的调制信息对移动相关器输出的影响；

该L计数器，为L分频，产生数据解调所需的时钟；

A/D转换器后下变频后的数字基带扩频信号I和Q送入固定相关器，并送入反馈支路，反馈支路的输出Id和Qd送入移动相关器；

固定相关器和移动相关器产生的误差相加后作为VCO环路的输入，VCO环路的输出为切普时钟，供给固定相关器和移动相关器，同时供给L计数器产生数据时钟输出，L计数器的复位受固定相关器峰值脉冲控制；

移动相关器的峰值脉冲送闸门电路，闸门电路的输出供给移动相关器；

上述结构相组合，构成本发明直接序列扩频通信接收机的切普时钟恢复装置。

2、根据权利要求1所述的快速修正误差的切普时钟恢复装置，其特征在于切普时钟恢复装置的信号工作流程及电路连接关系如下：下变频后的信号IB和QB经A/D变换后成为数字信号I，即I[0:7])和Q(即Q[0:7])送入固定相关器的信号输入端；该本地序列发生器，其输出PNI和PNQ连接至本地序列PNI和PNQ输出端；该VCO环路，其输出MAINCLK连接至时钟输入端；输出Xoutf是固定相关输出，其连接到VCO环路1XCOROUT[00:15]输入端，作为VCO的误差源之一，同时该信号连到L计数器的输入端，作为该L计数器清零之用；该信号的最高有效位还和移动相关器的RESTART端相连，作为移动相关器中的本地序列定位之用；该固定相关器其辅助电路中，MAINCLK输入时钟经L，此处L=192，分频产生的IQDMP输出作为切普时钟输出；

数字信号I[0:7]和Q[0:7]经固定相关器的FIFO的延迟线后，得到一符延迟后的IDD[0:7]和QDD[0:7]信号，连接到DELAYI[0:7]和DELAYQ[0:7]反馈支路的数据输入端，在这里与判决输出后的数据比特FEEDBACKIHE和FEEDBACKQ路相乘，去除接收信号中的调制信息，其输出ID[0:7]和QD[0:7]送入移动相关器；该移动相关器的本地移动序列发生器，其输出PNIM和PNQM作为移动相关器的本地移动序列的输入PNIM和PNQM；该移动相关器的输出XOUTM连到VCO环路的2XCOROUT[00:15]输入端，作为VCO的另一误差源；该信号的最高有效位同时连接到闸门电路的输入端，作为其启动脉冲；该闸门电路的输出信号为高速脉冲串HIGHSPEEDPULSES，其连接到移动序列发生器的输入端；

移动相关器的输出2XCOROUT[08:15]和固定相关器的输出2XCOROUT[08:15]在误差提取电路中形成VCO所需的误差信号，VCO的输出MAINCLK经L分频后产生IQDMP，该IQDMP时钟即为经快速修正过的切普时钟。

3、根据权利要求1所述的快速修正误差的切普时钟恢复装置，其特征在于所述的固定相关器其将两个输入信号与本地固定序列分别相关，再将两个相关结果平方后相加，相加的结果作为固定相关器的输出，消除下变频载波相位误差对相关值的影响；

该固定相关器，其包括两个信号移位寄存器、一个或两个PN序列存放器、两个相关运算器、两个平方器、一个加法器以及一个门限比较器；

输入信号I和Q分别串行送入移位寄存器，移位寄存器的每一单元输出与本地PN序列的每一位进行相关运算，相关运算的输出送入平方器，二个平方器的输出相加，和值送门限比较器，此和值超过设定的门限就输出，该输出即为固定相关器的输出Xoutf。

4、根据权利要求1所述的快速修正误差的切普时钟恢复装置，其特征在于所述的移动相关器将两个输入信号与本地移动序列分别相关，再将两个相关结果平方后相加，相加的结果作为移动相关器的输出，消除下变频载波相位误差对相关值的影响；

该移动相关器，包括两个移位寄存器、一个或两个可移动的PN序列存放器、两个相关运算器、两个平方器、一个加法器以及一个门限比较器；

输入信号Id和Qd分别串行送入移位寄存器，移位寄存器的每一单元输出与本地可移动的PN序列的每一位进行相关运算，即对应相乘，并将所有的相乘结果加起来，相关运算的输出送入平方器，两个平方器的输出相加，和值送门限比较器，如果此和值超过设定的门限就输出，该输出即为移动相关器的输出Xoutm；

移动相关器中的本地PN序列存放器的复位受固定相关器峰值脉冲的控制。

5、根据权利要求3或4所述的快速修正误差的切普时钟恢复装置，其特征在于所述的固定相关器其输入信号的移位寄存器是8比特并行的移位寄存器，每输入一个信号采样点，相关器将移位寄存器内容与本地PN序列进行一次长为L的相关运算，即将移位寄存器每一单元内容与本地PN序列的每个比特相乘并累加，输出一个相关值；固定相关器中的每个相关器包含L个乘法器和L个累加器，每输入一个采样点，累加器取一次值并清零；

在BPSK扩频通信方式，固定相关器的本地PN序列只有一个，而在QPSK扩频通信方式，与发送端相一致，可以有不同的两个本地PN序列。两路输入分别与两个本地PN序列相关。

6、根据权利要求1、3或5所述的快速修正误差的切普时钟恢复装置，其特征在于所述的固定相关器其电路连接结构如下:

两个移位寄存器分别由U2-U7和U22-U27FIFO(74F433)所组成；两个相关器由单片累加器STEL-2410(U9)及U11-U14组成的辅助电路构成；两个平方器、一个加法器和一个门限比较器由单片TMC2249A(U8)承担；

数字信号I[0:7]经U17和U18(74HC157)选择器后，进入8位并行移位寄存器，即U3→U2→U4，U6→U5→U7，数字信号Q[0:7]经U28和U29(74HC157)选择器后，进入8位并行移位寄存器，即U23→U22→U24,U26→U25→U27；本地序列PNI和PNQ送入相关器U9，在主时钟MAINCLK作用下，输入的数字信号和本地序列在相关器U9中相关，相关结果IOUT[0:7]和QOUT[0:7]送入平方加法器U8，其输出1XCOROUT[00:15]即为固定相关器的输出Xoutf；

每输入一次采样点I[0:7]和Q[0:7],U17-U18和U28-U29选择器动作一次，将采样点置入并行信号移位寄存器中，然后进行一次相关运算，即进行192次相乘相加运算；每进行一次相乘相加，信号移位寄存器循环移位一次；

U11-U14完成192计数功能，保证使输入信号与本地序列进行192次相乘相加后，输出一次结果。

7、根据权利要求6所述的快速修正误差的切普时钟恢复装置，其特征在于所述的固定相关器其具体电路信号连接结构如下:

I[0:7]连接到U17、U18的2、5、11、14脚，Q[0:7]连接到U28、U29的2、5、11、14脚；MAINCLK连接到U11、U12的2脚，U3、U6、U23、U26的2脚，U9的14脚；

PNI、PNQ分别连接到U9的17、55脚；QDMP是U14A的输出，连接到U11、U12的1脚，U17、U18、U28、U29的1脚，U9的31、40脚，U8的1脚，最后输出；

U4、U7的18、19、20、21脚组成8位数据总线，U24、U27的18、19、20、21脚组成8位数据总线，分别连接到U9的IDD[0:7](1、3、4、5、6、7、8、9脚)和QDD[0:7](60、61、62、64、65、66、68脚)；

U9的IOUT[0:7](27、26、25、24、23、22、20、18脚)，分别连接到U8的B[4:11](38、39、40、41、43、44、45、47脚)和A[4:11](55、54、53、52、51、50、49、48脚)；

U9的QOUT[0:7](44、45、46、47、48、49、50、51脚)，分别连接到U8的D[4:11](111、110、109、108、107、105、104、103脚)和C[4:11](94、95、96，97、98、99、100、101脚；

数字门限电平THRES[00:15]连接于U8的CAS[0:15](82、81、80、79、78、77、76、75、74、73、71、70、69、68、67、66脚)；

U8的S[8:15](15、14、13、11、10、9、7、6脚)，接输出1XCOROUT[8:15]。

8、根据权利要求1、3或5所述的快速修正误差的切普时钟恢复装置，其特征在于所述的移动相关器其电路连接结构如下:

两个移位寄存器分别由U2-U7和U22-U27FIFO(74F433)组成；两个相关器由单片累加器STEL-2410(U9)以及U11-U14组成的辅助电路构成；PNI序列和PNQ序列即为PNIM和PNQM序列；两个平方器、一个加法器及一个门限比较器由单片TMC2249A(U8)承担；

数字信号ID[0:7]经U17和U18(74HC157)选择器后，进入8位并行移位寄存器即U3→U2→U4，U6→U5→U7，数字信号QD[0:7]经U28和U29(74HC157)选择器后，进入8位并行移位寄存器即U23→U22→U24,U26→U25→U27；本地序列PNIM和PNQM送入相关器U9，在主时钟MAINCLK的作用下，输入的数字信号和本地序列在相关器U9中相关，相关结果IOUT[0:7]和QOUT[0:7]送入平方加法器U8，其输出2XCOROUT[00:15]即为固定相关器的输出Xoutm；

每输入一次采样点ID[0:7]和QD[0:7]，U17-U18和U28-U29选择器动作一次，将采样点置入并行信号移位寄存器中，然后进行一次相关运算，即进行192次相乘相加运算；每进行一次相乘相加，信号移位寄存器循环移位一次；

U11-U14完成192计数功能，保证使输入信号与本地序列进行192次相乘相加后，输出一次结果；

前述的移动相关器与固定相关器的结构基本相同，不同之处在于：固定相关器的本地PN序列(长度=64)相对于输入信号是固定不动的，即PNI和PNQ的移位时钟为PNCLK；移动相关器的本地序列相对于输入信号是突发性快速移动的，即PNIM和PNQM的移位时钟为PNCLKM。

9、根据权利要求8所述的快速修正误差的切普时钟恢复装置，其特征在于所述的移动相关器其具体电路连接结构如下：

移动相关器中的PN码产生电路、移动相关器中的信号连接关系与固定相关器中的PN码产生电路、固定相关器中的信号连接电路结构关系基本相同，其不同点如下：ID[0:7]代I[0:7]，QD[0:7]代Q[0:7]；PNIM、PNQM分另代PNI、PNQ；U8的S[8:15](15、14、13、11、10、9、7、6脚)，接输出2-XCOROUT[8:15]。

10、根据权利要求1所述的快速修正误差的切普时钟恢复装置，其特征在于所述的VCO环路其误差信号来自固定相关器产生的误差和移动相关器产生的误差之和；

该VCO环路，其包括有一个加法器、一个三级移位寄存器、一个减法器、一个D/A转换器、一个低通滤波器及一个压控振荡器VCO；

固定相关器的输出信号Xoutf和移动相关器的输出信号Xoutm相加后送入三个移位寄存器，将左、右两寄存器的输出相减，再送入低通滤波器，其输出作为VCO的电压控制输入，该VCO的输出即为恢复的切普时钟；该时钟供固定相关器和移位相关器中的移位寄存器的移位时钟，还供给VCO环路中的三级移位寄存器的移位时钟，以及提供接收机中解扩匹配滤波器和数据解调所需的时钟。

11、根据权利要求10所述的快速修正误差的切普时钟恢复装置，其特征在于所述的VCO环路其三级移位寄存器是8位并行移位寄存器，左右两寄存器单元的值相减作为VCO的控制误差，当后接的低通滤波器为模拟滤波器时，需在减法器和滤波器间插入数模转换器(即D/A)，当为全数字实现时，无需D/A转换器。

12、根据权利要求1或11所述的快速修正误差的切普时钟恢复装置，其特征在于所述的VCO环路其电路连接结构如下:

1XCOROUT[08:15](即Xoutf)及其反向信号，在T1(左)和T3(右)时刻锁入U11、U12的锁存器中，并在U9、U10构成的加法器中相加，1DA[0:7]实质上是固定相关器的输出在左、右两时刻的误差；同样地，2XCOROUT[08:15](即Xoutm)及其反向信号，在T1(左)和T3(右)时刻锁入U16、U17的锁存器中，并在U14、U15构成的加法器中相加，2DA[0:7]实质上是移动相关器的输出在左右两时刻的误差；这两个误差经U1和U2(DAC08)转换为模拟信号，并在U3和U4A中相加，经R13和C8组成的低通滤波器后送VCO U5(MC1648)；上述电路实现了Xoutf和Xoutm相加，移入左、中、右寄存器，并将左、右两寄存器值相减，再D/A转换，低通滤波，直至VCO控制等VCO环路全过程；

T1、T2、T3三个时刻的脉冲，其由U6(74161)、U7(7404)及U8(7432)逻辑电路构成，其输入信号是移动相关器的峰值信号2KCOROUT15和切普时钟IQDMP，即当移动相关器出现峰值时，记下第一、第二、第三个超过阈值的脉冲位置。

13、根据权利要求12所述的快速修正误差的切普时钟恢复装置，其特征在于所述的VCO环路其具体电路连接结构如下：

T1接到U11、U16的11脚，T3接到U12、U17的11脚；

1XCOROUT[08:15]连接到U11的D[0:7](2、3、4、5、6、7、8、9脚)、U7、U13的输入端；

2XCOROUT[08:15]连接到U16的D[0:7](2、3、4、5、6、7、8、9脚)、U18、U13的输入端；

U9和U10的输出S[1:4](4、1、13、10)脚)组成8位数据总线，U14和U15的输出S[1:4]组成8位数据总线，分别连接到U1、U2的B[1:8](9、10、11、12、13、14、15、16脚)；

U5的OUT(3脚)连接到输出MAINCLK。

14、根据权利要求1所述的快速修正误差的切普时钟恢复装置，其特征在于所述的闸门电路其在启动脉冲控制下产生一串高速脉冲，该闸门电路包括一个闸门、一个计数器、一个振荡器(OSC)、一个脉冲展宽器以及一个触发器；

该闸门电路在启动脉冲控制下，输出M个脉冲串，M是设定的计数器的最大计数值；启动脉冲打开闸门，允许振荡器OSC的时钟通过闸门，同时计数器对通过闸门的时钟周期数进行计数，当计数器计满M时关闭闸门，直到下一个启动脉冲的到来才再一次打开闸门。

15、根据权利要求14所述的快速修正误差的切普时钟恢复装置，其特征在于所述的闸门电路其中振荡器OSC的振荡频率高于切普时钟频率，可使振荡器的振荡频率等于切普时钟频率的两倍；其启动脉冲为移动相关器的峰值脉冲，该脉冲经展宽后为高电平送给一“与门”，OSC的输出也送入该“与门”，“与门”的输出送M计数器，计满后进位信号触发一触发器由高电平跳转为低电平，该电平送入“与门”封闭其输出，即闸门电路输出M个高速脉冲就停止，直到下一次移动相关器的峰值脉冲的到来；上述触发器的输出状态在移动相关器的峰值时刻被置高；

计数器的最大计数值M的设置决定了切普时钟误差的修正速度，M越大修正越慢，反之，M越小修正越快；M最小不能小于每切普的采样点数，本装置每切普采样3点，M最大不能大于固定相关器和移动相关器的相关长度L；当M等于L时，本切普时钟误差的修正速度等于以前装置的速度，解调性能没有改善。

16、根据权利要求15所述的快速修正误差的切普时钟恢复装置，其特征在于所述的闸门电路的电路连接结构关系为：

电路设计条件：

直接序列扩频，扩频增益=64；

QPSK调制；

每切普(Chip)采样3点，

相关长度L=每切普采样点数乘以扩频增益=192；

PN序列为Gold序列，长度=64；

切普时钟修正速度参数M=12=3*4，即每4个切普修正一次。

17、根据权利要求1所述的快速修正误差的切普时钟恢复装置，其特征在于所述的反馈支路其由两个一符号延迟器和两个乘法器组成，反馈的数据与一符号延迟的信号相乘后作为该反馈支路的输出，在BPSK方式下DI和DQ相连，在QPSK方式下DI和DQ分开。

18、根据权利要求1或17所述的快速修正误差的切普时钟恢复装置，其特征在于所述的闸门电路其具体电路连接结构如下：

该闸门电路，其包括：振荡源U4(OSCB)，闸门U3A(74HC10)及M(M=16)计数器U5(74161)；移动相关器的峰值输出即符号比特2XCOR-OUT15经U6A(74123)脉冲展宽后作为闸门的控制信号，M计数器U5(74161)的进位送入U10A(D触发器)产生封闭闸门的控制信号；闸门的输出高速脉冲HIGHSPEEDPULSES送给移动相关器。闸门电路的U3A(74HC10)的时钟来自一个固定的振荡器U4(OSCB)，OSCB的频率高于输入信号的采样速率，这里取2倍。

19、根据权利要求1或17所述的快速修正误差的切普时钟恢复装置，其特征在于所述的反馈支路其具体电路连接结构如下：

两个乘法器由U1A-U1D、U2A-U2D、U3A-U3D、U4A-U4D的异或门构成；

本地序列为二进制序列，输入的数字信号与二进制序列的乘法运算可用异或运算代替，接收机中的下变频后的数字信号I[0:7]和Q[0:7]经一数据符号延迟后的信号DELAYI[0:7]即IDD[0:7])和DELAYQ[0:7]即QDD[0:7])分别与反馈数据比特FEEDBACKI和FEEDBACKQ按位异或，输出为ID[0:7]和QD[0:7]，作为移动相关器的信号输入，这里的FEEDBACKI(I Data Out)和FEEDBACKQ(Q Data Out)是数据解调器的输出。

20、根据权利要求1所述的快速修正误差的切普时钟恢复装置，其特征在于所述的计数器其是最大计数量为L的异步清零计数器，L为扩频增益乘以每切普的采样点数，其等于固定相关器和移动相关器的相关长度；该计数器有复位(清零)输入端、时钟输入端以及L分频输出端；该计数器对输入时钟进行L分频，在复位脉冲作用下立即使计数器清零，其分频输出与复位端信号同步。

21、根据权利要求20所述的快速修正误差的切普时钟恢复装置，其特征在于所述的L计数器其具体电路连接结构如下：

该L计数器，由U1(7404)、U2(74161)、U7(74161)、U8(7420)及U9(7432)逻辑电路构成，电路的输入时钟为切普时钟IQDMP，最大计数值L为192，输出为CLKOUT，供给匹配滤波器和数据解调器；计数器在固定相关器的峰值时刻清零，1XCOROUT15反相后作为计数器U2、U7的清除信号，L计数器计满后自动回零。

22、根据权利要求1至21中任一权利要求所述的快速修正误差的切普时钟恢复装置，其特征在于所述的闸门环路其具体电路连接结构如下：

2XCOROUT15连接到U6A的1脚、U10A的4脚；

U4的OUT(3脚)连接到U3A的1脚，U6A的Q(13脚)连接到U3A的2脚，U10A的Q(5脚)连接到U3A的13脚；

U3A的12脚连接到U5的2脚，同时送输出HIGHSPEEDPULSES。

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