CN1215553C

CN1215553C - 一种内在并行的二维离散小波变换的vlsi结构的设计方法

Info

Publication number: CN1215553C
Application number: CN 02114522
Authority: CN
Inventors: 郑南宁; 王瑞轩; 吴勇; 张光烈; 徐维朴
Original assignee: Xian Jiaotong University
Current assignee: Xian Jiaotong University
Priority date: 2002-04-17
Filing date: 2002-04-17
Publication date: 2005-08-17
Anticipated expiration: 2022-04-17
Also published as: CN1374692A

Abstract

本发明公开了一种内在并行的二维离散小波变换的VLSI结构的设计方法，通过移位加技术将滤波器中的乘法操作变为移位寄存器和加法器的操作；通过公用子表达式技术尽量减少滤波器实现中的移位寄存器和加法器的个数；通过滤波器合并技术将低通滤波器和高通滤波器操作中的公共项合并，在一个紧凑的硬件结构中同时实现低通和高通的并行操作；通过滤波器组合并技术将2-D DWT列滤波的两组滤波器合而为一，以增加硬件的利用率；本发明是一种具有多种优点的高效2-D DWT硬件实现方案。通过对离散小波变换行滤波和列滤波的优化设计，使硬件的利用率达到100%，在一个工作时钟内有两组输出，实现了并行性，却没有增加硬件开销，得到的硬件结构也非常简单，非常易于VLSI的实现。

Description

一种内在并行的二维离散小波变换的VLSI结构的设计方法

一、技术领域

本发明属于VLSI设计技术领域。具体涉及到在JPEG2000硬件实现中设计出一种并行高效的二维离散小波变换(2-D DWT)硬件结构的设计方法。

二、背景技术

在很多实际系统中，如数码相机，可视电话，便携式摄像机以及掌上电脑等，考虑到速度和面积的要求，需要用芯片实现压缩系统。目前已有的2-D DWT芯片结构中，大部分结构对于快速离散小波变换两个阶段(行滤波和列滤波)的结构设计完全一样，这样虽然减小了控制复杂度，却也减小了硬件利用率，增加了芯片成本。另外，目前的芯片结构在每个阶段中高通滤波器和低通滤波器的操作结果是依次轮流输出的，这样结构不仅减小了硬件利用率，还限制了芯片处理数据的速度。

三、发明内容

根据上述背景技术中存在的缺陷和不足，本发明的目的在于，提供一种硬件利用率高、成本低，具有并行性、硬件开销小、结构简单的2-D DWT的内在并行的二维离散小波变换的VLSI结构的设计方法。

为达到上述目的，本发明采用的解决方案是：内在并行的二维离散小波变换的VLSI结构设计方法，按以下方式进行：

1)通过“移位加”技术将滤波器中的乘法操作变为移位寄存器和加法器的操作；所述移位加技术是，一个实数乘以2的n次幂，等价于将这个实数左移n位；而任意一个小波滤波器系数都可以由有限个2的整数次幂的和表示；这样，一个实数与一个小波滤波器系数的乘积就可以由这个实数的有限个移位的和来表示；有限个输入数据与小波滤波器的卷积就可以用有限个移位和加法来实现。通过移位加，得到了低通滤波器y1[n]和高通滤波器y2[n]；即：

y1[n]＝(-x[2n-2]+x[2n-1]＜＜1+x[2n]＜＜1+x[2n]＜＜2+x[2n+[1]＜＜1-x[2n+2])＞＞3

y2[n]＝(-x[2n]+x[2n+1]＜＜1-x[2n+2])＞＞2

低通滤波器的系数h₁是{-1/8，2/8，6/8，2/8，-1/8}，高通滤波器的系数g₁是{-1/4，2/4，-1/4}；

2)通过“公用子表达式”技术减少滤波器实现中的移位寄存器和加法器的个数；所述公用子表达式技术是，在一个只有移位和加法的式子中，存在这样的单元，它由其中的两项(以上)组成一个子表达式，这个子表达式在公式中经过一定的位移又重复出现，就是公用子表达式，把公用子表达式进行合并，以减小加法器和移位寄存器的个数；公用子表达式可以进行多层的匹配。

3)通过“滤波器合并”技术将低通滤波器和高通滤波器操作中的公共项合并，在一个紧凑的硬件结构中同时实现低通和高通的并行操作；所述滤波器合并技术是：在离散小波变换的行滤波(或列滤波)阶段，低通滤波器和高通滤波器中存在公用的子表达式，将公用子表达式合并，可以减少移位寄存器和加法器的个数；另外，根据双正交小波中高通滤波器和低通滤波器的时序关系，在一个时钟内可同时执行高通和低通滤波器的操作，这样就实现了高通滤波和低通滤波的并行性。

4)通过“滤波器组合并”技术将2-D DWT列滤波的两组滤波器合二为一，以增加硬件的利用率；所述滤波器组合并技术是，在列滤波阶段，由于两组滤波器的硬件利用率都只有50％，只使用一组滤波器结构来实现两组滤波器所完成的功能，对行滤波的两组输出进行轮流处理；

本发明是一种具有多种优点的高效2-D DWT硬件实现的设计方案。通过对离散小波变换行滤波和列滤波的优化设计，硬件利用率达到100％，在一个工作时钟内有两组输出，实现了并行性，却没有增加硬件开销，得到的硬件结构也非常简单，非常易于VLSI的实现。

图1是本发明实施例的高通和低通滤波器表示图，其中(a)是低通滤波器表示图，(b)是高通滤波器表示图。

图2是本发明实施例的高通和低通滤波器合并图。

图3是本发明实施例行滤波阶段一组优化后的滤波器结构。

图4是本发明实施例列滤波阶段两组滤波器合并后的结构。

五、具体实施方式

下面结合附图和实施例对本发明进一步详细说明，但本发明不限于这个实施例。

按照本发明的技术方案，发明人给出了本发明的实施例。在本实施例中使用的是JPEG2000标准中的一组双正交小波滤波器——Le Gall 5/3双正交小波。

在本实施例中，首先通过通用的“移位加”技术将滤波器中的乘法操作用移位寄存器和加法器实现。

通过“移位加”技术，本实施例得到了低通滤波器y1[n]和高通滤波器y2[n]；即：

y2[n]＝(-x[2n]+x[2n+1]＜＜1-x[2n+2])＞＞2

在图1中，图1(a)是本实施例中的y1[n]在右移(3位)之前的低通滤波器表示，图1(b)是本实施例中的y2[n]在右移(2位)之前的高通滤波器表示。在这两个表中，行表示延时，列表示移位。其中第一行第一列的元素表示x[2n-2]＜＜2，最后一行最后一列(第五行第五列)的元素表示x[2n+2]＞＞2，表中输入值1或-1分别表示元素的正或负。

公用子表达式技术是，在一个只有移位和加法的式子中，存在这样的单元，它由其中的两项(以上)组成一个子表达式，这个子表达式在公式中经过一定的位移又重复出现；这个子表达式就是公用子表达式，把公用子表达式进行合并，可以减小加法器和移位寄存器的个数；公用子表达式可以进行多层的匹配；通过“公用子表达式”匹配算法分别寻找高通和低通滤波器中的公共项。匹配结果是两个表中都没有公用子表达式。这说明Le Gall 5/3双正交小波的特殊性和本身具有的优越性。

在图2中，给出了本实施例的高通滤波器和低通滤波器合并图。将图1中的两个表合并，通过寻找高通滤波器和低通滤波器的公共项，得到一组公共项，如图中所圈部分。在本实施例中，通过滤波器的合并减少了一个加法器和一个移位寄存器。并且根据双正交小波中高通滤波器和低通滤波器的时序关系，表中所表示的是在一个时钟内同时执行了高通滤波器和低通滤波器的操作。这样，就实现了高通滤波和低通滤波的并行性。

本发明还采用了滤波器组合并技术，滤波器组合并技术是，在列滤波阶段，由于两组滤波器的硬件利用率都只有50％，为了提高硬件利用率，只用一组滤波器结构来实现两组滤波器完成的功能。对行滤波的两组输出进行轮流处理，就实现了一组滤波器处理两组数据的目的；这样不仅减少了一组滤波器的硬件开销，也使滤波器的硬件(空间和时间)利用率达到了100％。

这里的内在并行性，指的是在没有增加硬件成本的基础上，实现了实际的并行处理，每一个工作时钟内可以处理两组数据，产生两个输出，而目前一般的结构在一个时钟内只能处理一组数据，产生一个输出。

本发明实施例的结构如图3和图4所示，分别表示二维离散小波变换的行滤波和列滤波阶段。在图3中，给出了本实施例行滤波阶段一组优化滤波器结构。从结构中可以看到，Le Gall 5/3双正交小波滤波器只需要6个加法器，5个寄存器和6个移位寄存器就可以实现。由于移位寄存器可以用线与来实现，所以移位寄存器基本上没有增加硬件的开销。而传统的方法则需要8个乘法器，9个加法器和8个寄存器才能实现。与传统方法相比，此结构极大地减小了硬件的开销和结构的复杂度。在这个优化结构中，一个工作时钟内实际上处理了两组数据，得到了两个输出。这样就需要在一个时钟内输入两个数据，这并不难实现，在保证核心处理模块(即行滤波和列滤波两个阶段)时钟频率不变的基础上，只需要对芯片输入接口处的时钟频率加倍即可。如果从芯片外部来看，就是提高了一倍的输入时钟频率，也就是芯片单位时间内处理的数据量增加了一倍，这样就使得芯片的处理速度提高了一倍。所以这种结构不仅减小了芯片的硬件开销，还实现了高通滤波和低通滤波的并行操作，使得芯片的处理速度提高了一倍。

在图4中，给出了本实施例列滤波阶段两组滤波器合并后的结构。滤波器结构的设计与行滤波阶段相同。通过使用基于行的滤波技术，只需存储有限行的中间结果即可。在本实施例中，需要存储第一阶段的低通滤波和高通滤波输出各四行，而每行的个数是M/2(设M为输入图像每行的像素个数)，所以需要的总存储容量为4M。所需要的存储单元可以根据实际情况用寄存器或者存储器实现。寄存器的优点是控制逻辑简单，存取方便，速度快，缺点是硬件开销比较大。存储器的优点是占用空间小，缺点是存取速度没有寄存器快，功耗大，控制逻辑复杂。但不管使用什么存储单元，图4的基本结构都不变。本实施例中存储单元用的是寄存器。

类似于行滤波，每组列滤波器在一个行周期(M/2个时钟周期)内能同时处理两行数据，但只有一行(M/2个)数据的输入。这样每组滤波器就要空等待一个行周期，两组滤波器的时间利用率只有50％。为了提高硬件利用率，我们把两组滤波器合二为一。而我们只要对行滤波的两组输出进行轮流处理，就实现了一组滤波器处理两组数据的目的。但这样也额外需要一组缓存来存储其中的一组结果(M/2个)。最终得到的结构如图4所示，只用了一组滤波器结构，这样不仅减少了一组滤波器的硬件开销，也使滤波器的硬件(空间和时间)利用率达到了100％。

Claims

1.一种内在并行的二维离散小波变换的VLSI结构设计方法，对于二维图象数据，先对其进行行方向滤波，分别经过行滤波器中的低通和高通滤波器；列滤波是在行滤波的结果上进行处理，也是分别经过列方向的低通和高通滤波器；包括以下具体步骤：

1)通过“移位加”技术将滤波器中的乘法操作变为移位寄存器和加法器的操作；所述“移位加”技术是，一个实数乘以2的n次幂，等价于将这个实数左移n位；而任意一个小波滤波器系数都可以由有限个2的整数次幂的和表示；这样，一个实数与一个小波滤波器系数的乘积就可以由这个实数的有限个移位的和来表示；有限个输入数据与小波滤波器的卷积就可以用有限个移位和加法来实现；通过移位加，得到了低通滤波器y1[n]和高通滤波器y2[n]；即：

y[n]＝(-x(2n-2]+x[2n-1]＜＜1+x[2n]＜＜1+x[2n]＜＜2+x[2n+[1]＜＜1-x[2n+2])＞＞3

y2[n]＝(-x[2n]+x[2n+1]＜＜1-x[2n+2])＞＞2

低通滤波器的系数h_i是{-1/8，2/8，6/8，2/8，-1/8}，高通滤波器的系数g_i是{-1/4，2/4，-1/4}；

2)通过“公用子表达式”技术减少滤波器实现中的移位寄存器和加法器的个数；所述公用子表达式技术是，在一个只有移位和加法的式子中，存在这样的单元，它由其中的两项或两项以上组成一个子表达式，这个子表达式在公式中经过一定的位移又重复出现，则它就是公用子表达式，把公用子表达式进行合并，以减小加法器和移位寄存器的个数；公用子表达式可以进行多层的匹配；

3)通过“滤波器合并”技术将低通滤波器和高通滤波器操作中的公共项合并，在一个紧凑的硬件结构中同时实现低通和高通的并行操作；所述滤波器合并技术是：在离散小波变换的行滤波或列滤波阶段，低通滤波器和高通滤波器中存在公用的子表达式，将公用子表达式合并，可以减少移位寄存器和加法器的个数；另外，根据双正交小波中高通滤波器和低通滤波器的时序关系，在一个时钟内可同时执行高通和低通滤波器的操作，这样就实现了高通滤波和低通滤波的并行操作；

4)通过“滤波器组合并”技术将2-D DWT列滤波的两组滤波器合二为一，以增加硬件的利用率；所述滤波器组合并技术是，在列滤波阶段，由于两组滤波器的硬件利用率都只有50％，所以这里只使用一组滤波器结构来实现两组滤波器所完成的功能，对行滤波的两组输出进行轮流处理。