CN1209917C - 基于“空间组合推举体制”小波变换ip核的集成电路 - Google Patents
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Abstract
基于“空间组合推举体制”算法的小波变换IP核(Intellectual Property，IP)是二维正交离散小波变换的集成电路实现，特别涉及新一代静止图像压缩技术中的小波变换领域，其特征在于：它基于“空间组合推举体制”算法，是一种专用集成电路IP核，其滤波器结构采用9/7小波滤波器、分解结构采用5层Mallat分解，边界延拓采用对称方式。空间组合推举体制”算法和标准的推举算法比较，完成小波变换所需的乘法运算量减小了5/12。本集成电路具有功耗低，面积小，处理速度高的优点。
Description
技术领域
基于“空间组合推举体制”的小波变换IP(Intellectual Property，知识产权)核是二维正交离散小波变换(Discrete Wavelet Transform，DWT)的集成电路实现，它是一种专用集成电路(ASIC)IP核，属于信息技术领域中超大规模集成电路SOC(System On Chip，片上系统)及IP核设计的范畴，特别涉及新一代静止图像压缩处理技术中的小波变换领域。
背景技术
对图像进行存储和传输之前首先要进行压缩编码，图像压缩编码解决的主要问题是如何采用一种新的表达方式来缩小表示图像所需要的数据量。因为图像数据在变换域中的表现形式比在空域中更为紧凑，编码质量较高，因此在有损压缩中图像数据首先要被变换到频域，然后变换系数经过量化后再进行编码。
在1991年国际标准化组织(ISO)和国际电信联盟(ITU)联合制定的静止图像压缩标准JPEG中使用的是离散余弦变换(DCT)，它的算法较为简单，压缩性能良好，在几年中获得了巨大的成功。但是，在DCT中图像首先被分成8×8(或16×16)的像素块，这些像素块被各自独立地变换、量化、编码和传输。这样，虽然充分考虑了块内部像素间的相关性，但是块与块之间的相关性却被忽视了，这就在很大程度上限制了压缩比的提高。同时，在低比特率(小于0.25比特/像素)的条件下，这种分块结构还产生了块边缘的“方块效应”。
小波变换理论是新发展起来的一个数学分支。它克服了传统傅里叶变换的缺陷，是一种良好的时频域局部化分析方法。小波变换的基本原理是利用与人类视觉特性相匹配的一组垂直与水平滤波器将图像分解成具有不同分辨率、不同方向特性的子带，并使能量集中在某些子带里。这种能量的集中为图像的压缩提供了巨大的空间。并且，小波变换的复杂度与图像的规模无关，因此能对整幅图像直接进行变换，这就有效地克服DCT编码所产生的块边缘效应。由于其良好的特性，DWT被新一代静止图像压缩标准JPEG2000所采用。
在JPEG2000中，小波变换的实现有两种实现方式：基于卷积的实现方式(convolution-based implementation)和基于推举体制的实现方式(lifting-basedimplementation)。Daubechies等人证明了，对于有限长的双正交小波滤波器，推举体制实现方式的运算量在极限情况下是卷积实现方式运算量的一半，另外它还有存储单元少，逆变换实现非常简单，易于构造第二代小波变换及一些非线形小波变换等优点。因此，推举体制的实现方式是JPEG2000的首选实现方式，它可以提高小波变换的实现速度。
由于进行小波变换时数据依赖关系复杂，运算量大，故其硬件实现难度较大；但随着小波变换研究与应用的日益普及，其硬件实现的需求也日益迫切，因此对小波变换硬件实现的研究越来越受到重视。
发明内容
本发明的目的在于提供一种基于“空间组合推举体制”算法(Spacial CombinationalLifting Algorithm，SCLA)的二维正交离散小波变换专用集成电路IP核及其变换方法。
本发明提出的二维离散小波变换专用集成电路的特征在于：
它的滤波器结构采用9/7小波滤波器，分解结构采用5层Mallat分解、边界延拓采用对称方式：它是基于“空间组合推举体制”算法(SCLA)的小波变换专用集成电路IP核，它由以下几部分组成：
1)一个离散小波变换(DWT)滤波器：含有A、B、C、D、E共五个核心矩阵运算单元，A、B、C、D运算单元工作区域的大小均为3×3，E运算单元的大小为2×2；
2)一组输入、输出缓冲池：分别由12个寄存器呈2列6行式构成，对称地分布于DWT滤波器左、右边界；
3)一组片内存储器：由8片一读一写的双口同步SRAM(静态随机存储器)组成，用于6行数据的存储；
如图1所示，经图像采集和色度变换后的原始图像信号端与片内存储器中的Line4_Level4片、Line5_Level4片输入端相连，而上述两片存储器的输出端分别与输入缓冲池的第5行、第6行寄存器的输入端相连；片内存储器中的Line4_LL片、Line5_LL片的输入端分别与输出缓冲池中第2行寄存器的LL数据输出端相连，而上述片内存储器Line4_LL、Line5_LL的输出端分别与输入缓冲池第5行、第6行寄存器的输入端相连；片内存储器的Line0片、Line1片、Line2片、Line3片的输入端分别依次与输出缓冲池中的第3行、第4行、第5行、第6行寄存器的输出端相连，而上述Line0～Line3各片存储器的输出端分别依次与输入缓冲池中第1行、第2行、第3行、第4行寄存器的输入端相连；上述输入缓冲池中第1～4行寄存器的输出端分别依次与各运算单元D、C、B、A的第1行第3列的运算子单元的输入端相连；上述输入缓冲池中第5行、第6行寄存器的输出端分别依次与运算单元A中第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元A中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元B中的第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元B中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元C中的第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元C中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元D中的第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元D中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元E中的第2列第1行、第2列第2行的运算子单元的输入端相连；上述运算单元E中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与输出缓冲池中第1行、第2行寄存器的输入端相连；上述各运算单元D、C、B、A中的各第1列第3行的运算子单元的输出端分别依次与输出缓冲池中第3～6行寄存器的输入端相连；输往离散小波变换器下端的优化截断的嵌入式分块编码(Embedded Block Coding with Optimized Truncation，EBCOT)的数据LH、HH以及HL各自由输出缓冲池中第1行、第2行寄存器输出端输出。
本发明提出的小波变换专用集成电路的变换方法的特征在于；
它实行的变换方式同“空间组合推举体制”的算法相结合，通过在缓冲池内缓存6行数据以完成对整帧图像全部层的分解运算，它通过使离散小波变换滤波器组织起对片内存储器，输入、输出缓冲池的有效访问时序来实现，为此，该滤波器的主状态机共分为一下3个状态：
状态1和状态2同时完成以下3种操作：
(1)、该滤波器从片内存储器读出2列数据并写进输入缓冲池缓存；
(2)、该滤波器对滤波器里的旧数进行运算单元A、B、C、D、E所对应的“空间组合推举体制”运算，即各运算单元A、B、C、D内的各第1列第1行、第1列第3行、第3列第1行、第3列第3行的运算子单元处的元素值在变换前后保持不变，各第2列第1行、第2列第3行的运算子单元处的元素新值由水平相邻的元素相加后乘以参数：运算单元A乘以α，B乘以β，C乘以γ，D乘以δ，再和该元素的旧值相加得到，各第1列第2行、第3列第2行的运算子单元处的元素新值由竖直相邻的元素相加后乘以上述参数，再和该元素的旧值相加得到，各第2列第2行的运算子单元处的元素新值由水平相邻元素的旧值和竖直相邻元素的新值相加后乘以上述参数，再和该元素的旧值相加得到，运算单元E内第1列第1行运算子单元处的元素新值等于旧值乘以η，第2列第2行的运算子单元处的元素新值等于起旧值乘以l/η，上述各参数是已知的；
(3)、该滤波器从输出缓冲池写出2列结果；其中8个数据属于当前层分解过程中的中间数据，它们被下移2行后写回片内存储器，用于当前层下一行的分解运算；剩余的4个数据中，LL数据被写回片内存储器Line4_LL或Line5_LL，用于下一层的分解操作，而HL、LH及HH则分别被直接输出给EBCOT编码器；
状态3则完成以下操作：
把运算单元和输入、输出缓冲池中的所有数据同时左移2列，转入状态1；
再进行以上4步运算时，原始图像数据被不断地串行送入片内存储器Line4_Level4或Line5_Level4。
本发明完成了基于SCLA算法的二维离散小波变换专用集成电路IP核设计，并已经流片测试并验证成功。其中，我们自主提出并采用的SCLA算法和由JPEG2000标准推荐采用的推举算法(Lifting Agorithm)比较，完成双正交二维小波变换所需的乘法运算量减小了5/12，该算法在集成电路实现时将大大降低电路的功耗，减小电路面积并提高处理的速度。除本发明外目前世界上尚无人完成该算法的超大规模集成电路(VLSI)实现。
本设计中的SCLA由发明人中的孟鸿鹰博士首次提出(论文见[J].Electronics Letters，Vol：36 issue：21，pp.1766-1767，12 Oct 2000.作者是Meng.H，Wang.Z.题目为Fastspatial combinative lifting algorithm of wavelet transform using the 9/7 filter forimage block compression.)，是推举体制小波变换实现方法的一个改进。它在推举体制的框架下，从离散小波变换算子的矩阵表示出发，将二维小波变换的水平和竖直方向运算结合在一起考虑。和标准的推举体制比较，大大减少了完成双正交二维小波变换所需的乘法运算量。以9/7滤波器为例，对N×N图像完成一阶离散小波变换的总乘法量由6×N×N次减少到3.5N×N次。空间组合推举体制算法为以更小的代价用集成电路实现二维小波变换提供了条件。
对于大小为N×N(设N＝2L)的二维图像，我们将它们的乘法次数比较结果列在下面的表1中。在这个表中，第一列是四种算法，第二列是分解一层时的乘法次数，第三列是分解J(J≤L)层时的乘法次数。分解J层和分解一层的乘法次数的比例是不变的。分解相同的层数，只要乘以一个相同的常数系数，就可以知道乘法运算量。因此它们之间的比例是不会改变的。
表1 9/7滤波器各种算法的乘法运算量比较结果
| 算法 | 分解一层时的乘法次数 | 分解J层时的乘法次数 |
| 标准Mallat算法 | (N/2×9+N/2×7)×2N＝16N×N | 16/3×(4-4-J+1)×N×N |
| 利用对称性的Mallat算法 | (N/2×5+N/2×4)×2N＝9N×N | 3×(4-4-J+1)×N×N |
| 推举体制的算法 | (N/2×4+N)×2N＝6N×N | 2×(4-4-J+1)×N×N |
| 空间组合的小波算法 | 3N×N+N×N/2＝3.5N×N | 7/6×(4-4-J+1)×N×N |
附图说明
图1：SCLA处理器的系统结构。
图2：层分解的过程。
图3：JPEG2000编码器的硬件实现。
具体实施方式
本设计的DWT选用9/7小波滤波器(该滤波器在较低比特率下具有最佳的性能，是JPEG2000标准推荐的有损压缩小波滤波器)，分解结构采用5层Mallat分解(该方式是最常用的分解方式，也是JPEG2000标准缺省的分解方式)，边界延拓采用对称方式。用通常的方式进行二维小波变换需要存储整帧图像，而整帧图像数据量比较大，通常只能存储于片外。针对这个问题，本设计将基于行的变换方式同SCLA算法有效的结合起来，只需要在芯片内缓存6行数据就可以完成对整帧图像全部层的分解运算，无需开辟任何片外缓存。SCLA处理器的系统结构如图1所示。
SCLA处理器主要由DWT滤波器，输入，输出缓冲池以及片内存储器4部分组成。DWT滤波器由5个核心矩阵运算单元组成。其中，A，B，C，D运算单元工作区域的大小均为3×3。符号处的元素值在变换前后保持不变；符号处的元素新值由水平相邻的元素相加后乘以参数(A乘以α，B乘以β，C乘以γ，D乘以δ)再和该元素的旧值相加得到；符号
处的元素新值由竖直相邻的元素相加后乘以上述参数，再和该元素的旧值相加得到；符号
处的元素新值由水平相邻元素的旧值和竖直相邻元素的新值相加后乘以上述参数，再和该元素的旧值相加得到。A，B，C，D在滤波器中的位置不同，运算方法除所乘参数外完全相同。E运算单元的大小为2×2，符号×表示该元素的新值等于其旧值乘以η，符号
表示该元素的新值等于其旧值乘以l/η。参数具体数值为α＝-1.586134342 β＝-0.05298011854γ＝0.8828110762 δ＝0.4435068522 ζ＝1.149604398数据在这5个运算单元里运算流动进行SCLA操作时，就好象这5个运算方框在滤波器里有序的滑动。
片内存储器由8片一读一写的双口同步SRAM组成，用于6行数据的存储。其中Line0～Line3用于存储level4～level0(level4代表最顶层分解级，level3～level0代表的分解级依次递减)分解过程中的4行中间数据，Line4_LL和Line5_LL用于存储level3～level0分解所需的LL数据，Line4_Level4和Line5_Level4仅用于存储level4分解过程中的LL数据，即原始图像数据。由于对这些SRAM采用了基于行的组织方式，因此很容易根据当前处理的行号和分解的层号来寻址。
输入、输出缓冲池分别由12个寄存器组成，实现位数等于小波系数的实现精度。它在滤波器和片内存储器之间起重要的接口作用。
为完成全部层的SCLA分解，作为核心控制单元的DWT滤波器必须有效的组织起对片内存储器以及输入，输出缓冲池的访问时序。DWT滤波器的主状态机共分为3个状态。状态1和状态2同时完成了以下3种操作：
1.DWT滤波器从片内存储器读出2列新数(每个时钟读出1列，每列6个新数，共12个新数)，并写进输入缓冲池缓存；
2.DWT滤波器对滤波器里的旧数进行运算单元A，B，C，D，E所对应的SCLA运算；
3.DWT滤波器从输出缓冲池写出2列结果(每个时钟写出1列，每列6个数据，共12个数据)。其中，8个数据属于当前层分解过程的中间数据，它们被下移2行之后写回片内存储器，用于当前层下一行的分解运算；剩余的4个数据由LL，HL，LH和HH组成，其中，LL被写回片内存储器Line4_LL或Line5_LL，用于下一层的分解操作，而HL，LH和HH则被直接输出给EBCOT编码器。
在状态3，完成如下操作：
将运算单元和输入，输出寄存器里的所有数据同时左移2列，转入状态1；在进行以上4步运算的同时，原始数据被不断的串行送入Line4_Leve14或Line5_Leve14。
由于DWT采用了基于行的变换结构，且只用一个滤波器完成所有层的分解，因此各层分解只能穿插进行，每层分解需要有各自的6行缓存结构。层分解过程如图2所示，其中，变量row4，row3，row2，row1，row0，依次记录level 4-level 0所处理的当前行。初始时row4＝row3＝row2＝row1＝row0＝0。再进行第i层的处理时，若row(i-1)为偶数，则当前分解的低频(LL)分量写入第i-1层的Line 5，否则写入第i-1层的Line 4。第i层的当前行处理结束后，若row(i-1)为偶数，则转入第i-1层的处理，否则，转入第4层的处理。同时要更新row(i-1)的值，即row(i-1)加1。
目前本专用集成电路IP核已应用于清华大学研究的JPEG2000 IP核设计中，它与后续JPEG2000 EBCOT编码部分相配合，可以用硬件实现JPEG2000图像压缩。最终的设计将可以作为JPEG2000硬件压缩系统的一部分应用于远程监控，数码相机等领域。它在JPEG2000 IP核中的位置如图3所示。首先，原始图像经图像采集和色度变换，被串行送入变换器进行DWT。接着，变换后的小波系数分成若干子带后被送入EBCOT编码部分，依次进行分块，量化，过程编码和算数编码。最后，EBCOT输出的比特流和率失真斜率等信息经截断和封装，最终生成符合JPEG2000静止图像标准的压缩码流。本芯片的技术指标如表2所示。
表2.芯片主要技术指标
| 目标库 | 东芝0.25微米CMOS工艺库 |
| 规模 | 管芯面积：2.8mm×2.6mm逻辑部分规模：25000等效门(标准2输入与非门)SRAM规模：85K比特 |
| IP核总线类型 | WISHBOND总线结构 |
| 功能 | 完成基于“空间组合推举体制”的二维离散小波变换 |
| 分解方式 | Mallat分解，分解层数可调，最大为5层 |
| 滤波器类型 | 9/7有损滤波器 |
| 最高工作频率 | 150Mhz |
| 图像片规模 | 图像片规模参数可调，最小为512×512×8比特， |
| 性能 | 在50MHz的工作频率下，每秒可以处理30帧分辨率为1280×1024×24比特的图像；在较低的工作频率下就可以完成对高清晰度图像的实时变换。 |
Claims (2)
1、基于“空间组合推举体制”的小波变换IP核是二维正交离散小波变换的集成电路实现，其特征在于，它是一种专用集成电路IP核，其滤波器结构采用9/7小波滤波器，分解结构采用5层Mallat分解、边界延拓采用对称方式，它是基于“空间组合推举体制”算法的小波变换专用集成电路IP核，它由以下几部分组成：
1)一个离散小波变换滤波器：含有A、B、C、D、E共五个核心矩阵运算单元，A、B、C、D运算单元工作区域的大小均为3×3，E运算单元的大小为2×2；
2)一组输入、输出缓冲池：分别由12个寄存器呈2列6行式构成，对称地分布于离散小波变换滤波器左、右边界；
3)一组片内存储器：由8片一读一写的双口同步静态随机存储器组成，用于6行数据的存储；
其中，经图像采集和色度变换后的原始图像信号端与片内存储器中的第4小波分解层的第4个片存储器，编号为：Line4_Level4、第4小波分解层的第5个片存储器，编号为：Line5_Level4输入端相连，而上述两片存储器的输出端分别与输入缓冲池的第5行、第6行寄存器的输入端相连；片内存储器中的水平垂直低频小波分解层的第4个片存储器，编号为：Line4_LL、水平垂直低频小波分解层的第4个片存储器，编号为：Line5_LL的输入端分别与输出缓冲池中第2行寄存器的水平垂直低频小波分解层数据，代号：LL的输出端相连；而上述片内存储器Line4_LL、Line5_LL的输出端分别与输入缓冲池第5行、第6行寄存器的输入端相连；片内存储器的第0个片存储器，编号为：Line0、第1个片存储器，编号为：Line1、第2个片存储器，编号为：Line2、第3个片存储器，编号为：Line3的输入端分别依次与输出缓冲池中的第3～6行寄存器的输出端相连，而上述Line0～Line3各片存储器的输出端分别依次与输入缓冲池中第1～4行寄存器的输入端相连；上述输入缓冲池中第1～4行寄存器的输出端分别依次与各运算单元D、C、B、A的第1行第3列的运算子单元的输入端相连；上述输入缓冲池中第5行、第6行寄存器的输出端分别依次与运算单元A中第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元A中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元B中的第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元B中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元C中的第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元C中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元D中的第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元D中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元E中的第2列第1行、第2列第2行的运算子单元的输入端相连；上述运算单元E中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与输出缓冲池中第1行、第2行寄存器的输入端相连；上述各运算单元D、C、B、A中的各第1列第3行的运算子单元的输出端分别依次与输出缓冲池中第3～6行寄存器的输入端相连；输往离散小波变换器后端优化截断嵌入式分块熵编码器的水平低频垂直高频数据，代号为：LH、水平高频垂直低频数据，代号为：HH以及水平高频垂直低频数据，代号为：HL各自由输出缓冲池中第1行、第2行寄存器输出端输出。
2、根据权利要求1提出的基于“空间组合推举体制”的小波变换IP核，其特征在于：它实行的变换方式同“空间组合推举体制”的算法相结合，通过在缓冲池内缓存6行数据以完成对整帧图像全部层的分解运算，它通过使离散小波变换滤波器组织起对片内存储器，输入、输出缓冲池的有效访问时序来实现，为此，该滤波器的主状态机共分为一下3个状态：状态1和状态2同时完成以下3种操作：
(1)、该滤波器从片内存储器读出2列数据————片存储器Line0、Line1、Line2、Line3、Line4_Level4和Line5_Level4中相同地址所存储的数据够成1列，共2列，并写进输入缓冲池缓存；
(2)、该滤波器对其内部的旧数进行运算单元A、B、C、D、E所对应的“空间组合推举体制”运算，即各运算单元A、B、C、D内的各第1列第1行、第1列第3行、第3列第1行、第3列第3行的运算子单元处的元素值在变换前后保持不变，各第2列第1行、第2列第3行的运算子单元处的元素新值由水平相邻的元素相加后乘以参数：运算单元A乘以α，B乘以β，C乘以γ，D乘以δ，再和该元素的旧值相加得到，各第1列第2行、第3列第2行的运算子单元处的元素新值由竖直相邻的元素相加后乘以上述参数，再和该元素的旧值相加得到，各第2列第2行的运算子单元处的元素新值由水平相邻元素的旧值和竖直相邻元素的新值相加后乘以上述参数，再和该元素的旧值相加得到，运算单元E内第1列第1行运算子单元处的元素新值等于旧值乘以η，第2列第2行的运算子单元处的元素新值等于起旧值乘以1/η，上述各参数是已知的；
(3)、该滤波器从输出缓冲池写出2列结果，即输出缓冲池中存储的所有运算结果数据；其中8个数据属于当前层分解过程中的中间数据，它们被下移2行后写回片内存储器，用于当前层下一行的分解运算；剩余的4个数据中，LL数据被写回片内存储器Line4_LL或Line5_LL，用于下一层的分解操作，而HL、LH及HH则分别被直接输出给优化截断嵌入式分块熵编码器；
状态3则完成以下操作：
把运算单元和输入、输出缓冲池中的所有数据同时左移2列，转入状态1；
再进行以上4步运算时，原始图像数据被不断地串行送入片内存储器Line4_Level4或Line5_Level4。
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