CN1205813C - 多标准视频数据采集方法及仪器 - Google Patents

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Abstract

对于多标准视频数据采集，采用具有用以存储3×8位的数据的24个单元的寄存器201的解码器。为了把单元的内容与给定起始码相比较，3字节的第一个字节还连接至逻辑器件。寄存器的开头是字节3，随后是字节2和字节1。另外，第二个8位寄存器202被并行连接到寄存器201。字节3的内容也被馈送至加权平均(8/4)解码器234而字节2则至加权平均(8/4)解码器204。每个解码器的4位输出被分别馈送至寄存器202指定的4位上。

Description

多标准视频数据采集方法及仪器
技术领域
本发明涉及多标准视频数据的采集方法和仪器。
背景技术
现有的视频数据限幅器有能力数字化接收到的不同视频系统和数据服务的信号。它们为同步数据传输提供串行数字化数据和时钟信号。为了一个指定的服务或并行的几个服务的有效起始码，这些数据必须被查询。
常规的视频数据采集电路仅能为单一服务指定的起始码产生查询串行数据流。对于多于一个服务“集成视频输入处理器”(SAA5281由菲利普公司制造)被限于指定的视频系统(625线)而且并行地使用不同的单一标准采集电路。
发明内容
本发明的目的在于公开一种多路标准视频数据的采集方法。
本发明进一步的目的在于开发一种利用本发明的方法的仪器。
根据本发明所述的方法，其中以模拟视频信号行接收所述视频数据，以及所述的视频数据包含针对不同服务具有不同频率的成帧码或起始码，所述方法包括以下步骤：数字化接收的视频数据，以及产生了数据流；决定要搜索哪种成帧码或起始码，并确定(evaluate)提供了当前视频行号的控制信号；将数字化的输入数据流输入第一存储器；通过比较该数据流与多个给定的码字，对输入到第一存储器的该数据流进行并行搜索，以便查找确定的成帧码或起始码，其中可以通过配置改变给定的码字，以及以适合于被搜索的成帧码或起始码的频率的频率在查找触发脉冲的激活期间内进行搜索处理；以及；
当检测到所述确定的成帧码或起始码时，缓冲该数字化的数据流中的数据，在当前视频行接收所述数据。
根据本发明的一个方面，其优点是可以通过起动信号起动或不起动所述并行搜索。
根据本发明的另一个方面，将输入到第一存储器中的所述接收的数据流的第二和第三字节提供给加权平均(8/4)解码器。
根据本发明的另一个方面，还包括步骤：为了确定所要搜索的成帧码或起始码的类型，确定控制信号，所述控制信号提供了输入信号的使用标准(NORM 625)和指定行的特定代码(L16VPS)的有效性。
根据本发明的另一方面，由从水平同步信号(HSYNC)中产生的服务指定定时信号(SW)的激活期间来执行对不同的成帧码或起始码(SCVPS1、SCVPS2、SCWSS1、SCWSS2、SCWSS3、SCCC、SCGEM)的并行搜索，其中该成帧码或起始码可以具有3字节的长度。
原则上3字节被用于包含第一个WSS信号行的成帧码，而WSS信号基于5MHz包含有24个单元。在包含第二个VPS信号的行的情况下，仅有2个字节被用于与基于5MHz由两个字节组成的起始码进行比较。在包含第三个信号(如像闭路字幕)的线路的情况，仅一个字节目同时与基于1007KHz的两个起始码进行比较。在包含第四个WST信号行的情况下，仅一个字节必须与基于6.9375MHz成帧码进行比较。而且在激活查询脉冲期间当起始码被检测时，激活的信号就起动对缓冲器的数据传输，而缓冲器是受输出控制部件管理的。
根据本发明的另一方面，在包含第二个信号行的情况下，在包含第二个信号(VPS)行的情况下，指示信号(VPSD)指示对视频编程系统数据的接收。
根据本发明的另一方面，在包含第四个信号的情形下，跟随此第四个信号的成帧码的二个字节在查询期间被解码，然后其结果并行地输入第二个存储器，并且当该第四个信号的成帧码被检测时，所述的存储数据被传输以用于所述缓冲。
原则上多标准视频数据采取仪器包括：
一种多标准视频数据采取仪器，其中在模拟视频信号行接收所述多标准视频数据，所述的视频数据包括用于不同服务的具有不同频率的不同成帧码和起始码，所述仪器包括一解码器部件，所述的解码器部件包括：
用于存储接收的数据的第一存储器；
多个比较装置，用于并行比较存储在第一存储器中的数据与多个给定的成帧码或起始码，所述的并行比较是基于适用于不同成帧码或起始码的频率的频率的；
缓冲装置，用于在第一存储器中存储的所述数据中检测到任意一个所述的成帧码或起始码时，缓冲数据，其中指定的视频行具有缓冲装置中的专用缓冲区域。
在此实现的数字化采集应用当然不仅限于视频信号数据服务的采集，它也可用于任何其它数字化信号传输和处理的产品。此处，不同的数据服务在分享的传输信道上占有不同的时间区间，而其发生可能是确定的或非确定的。
附图说明
本发明的实施例可参照如下附图加以描述：
图1为数字采集集成电路方框图；
图2为解码器方框图；
图3为服务选择块解码器；
图4为查询脉冲发生器；
图5为查询脉冲信号时序；
图6为输出控制块；
图7为加权平均(8/4)解码器。
具体实施方式
图1示出了数字采集集成电路的方框图。集成电路包括一个时序电路。垂直和水平同步脉冲VSYNC和HSYNC被馈送入此时序电路，同时，时序电路则产生信号CLAMP和LINE_NO。此集成电路还包括I2C总线接口101、存储器接口102、VBI地址发生器VBI_AG、限幅器、解码器和VBI缓冲器。
数字采集提供传递在视频信号的VBI到微处理器的数据。如果使用一个内部数字限幅器，该限幅器将扫描进入的CVBS或Y信号作为多路复用进入的视频数据流的数据。这个内部限幅器传送录取的数据在格式上类似于它用作为外部电视文字广播限幅器时的情形。因此微处理器容易从数据被取得的那个数据源选取。但是已经数字化格式的数据也包含在限幅的视频数据中。所以解码器方块被用来检测根据实际期望的数据服务(例如WST或VPS)的数据。然后此数据将被存进VBI的缓冲器内，而VBI缓冲器则被安排分配进微处理器的存储器内。此存储器的存储能力要足够大以便能存储一个完全的VBI数据。因此在此缓冲器被再存储之前，微处理器大约有19毫秒的时间来处理VBI数据。在VBI中的每一条视频线有一条专用的VBI缓冲行。另外，每一行有两个寄存器位，其表明该行的接收质量。VBI地址发器控制着缓冲器和寄存器的正确地址。
图2显示的是解码器的方框图。解码器的主要部件是一个有24个单元能存储器3×8位数据的寄存器201。为了与给定起始码比较单元内容，三个字节中的每一个被连接至逻辑器件，如图所示。寄存器以字节3开始，跟随是字节2和字节1。另外，第二8位寄存器202并联至寄存器201。字节3的内容也被馈送至加权平均(8/4)解码器203，字节2的内容馈送至加权平均(8/4)解码器204。每个解码器的4位输出分别被馈送至指定的寄存器202的4个位。
解码器部件接收到内部的或外部的数据和时钟信号。解码器通过信号DA_ENABLE可以被微处理器所启动或禁止。为了成帧码的发生此部件的任务是在输入的TTD_ACT流中通过扫描这个数据流检测有效的数据。TTD_ACT信号与时钟信号TTC_NORM一起进行处理，而线路在18MHz的系统时钟CLK下运动。时钟频率指定给服务，6.9375MHz指定给世界系统电视文字广播WST，5.0MHz给视频节目系统VPS和宽屏幕信号WSS，而1.007MHz给闭路字幕CC和Gemstar。TTC_NORM可直接从TTC_ACT导出，而TTC_ACT可从外部连接的低效运行解决方案的限幅器转换得到。按照信号LINE_NO、NORM625和L16VPS，服务选择块决定查找何种成帧码。在服务指定的由查询脉冲发生器从HSYNC信号产生的时间信号SW的有效时间间隔内，为了合适的成帧码直到3字节被用来扫描。
这3字节被专用于WSS行的起始码，而WSS基于行5MHz包含有24个单元，在此情形下5MHz是数据时钟TTC_NORM频率。在有效查询脉冲期间当起始码被检测时，触发信号VSD(Valid Service Detected-检测的有效服务)起动了向VBI缓冲器的数据传输，而VBI缓冲器是输出控制时钟运动的。
在VPS线的情况下，只有2字节被用于与基于5MHz的两个字节VPSSC1和VPSS2组成的起始码进行比较。这些字节必须是能够传送后续数据字节到VBI缓冲器中的字节2和字节3。除了VSD信号外，为了指出在第16条VBI线上VPS数据的接收，另一个信号VPSD(VSD Detected-检测的VPS)被输出到微处理器的寄存器。
在闭路字幕或行的情形，仅1个字节同时与基于1007KHz的两个起始码进行比较。这个字节必须是能够传送后续数据字节到VBI缓冲器的字节3。
在WST的情形，取仅一个字节必须与基于6.9375MHz的成帧码进行比较。跟随成帧码的每一个SWT行的前两个字节被加权平均(8/4)编码。由于这一事实，成帧码比较是在字节1内执行。字节2和字节3则是编码字节。为了执行上的原因，然后这些字节在硬件上被解码而其结果被并行寄存到一个8位的FIFO(先进先出队列)中。当此成帧码被检测时，WST数据通过FIFO被传送到VBI缓冲器。
    常量名     值
FCWST  27h，  能通过I2C总线配置
SCVPS1  51h，  能通过I2C总线配置
SCVPS2  99h，  能通过I2C总线配置
SCWSS1  78h，  能通过I2C总线配置
SCWSS2  3Ch，  能通过I2C总线配置
SCWSS 3  F8h，  能通过I2C总线配置
SCCC  43h，  能通过I2C总线配置
SCGEM  EDh，  能通过I2C总线配置
成帧和起始码
解码器部件对于VPS和WSS数据不趋向于执行双相检测。数据位的所有单元均被传送到VBI缓冲器。由于增大了误差修正的可能性，双相检测将用软件来实现。
图3显示的是一服务选择部件解码器。按照使用标准，服务选择部件接收信号DA_ENABLE、NORM 625、行号LINE_NO和信号L16VPS。作为输出信号、服务选择部件至多对WST、VPS、WSS和CC的一个信号保持准备状态。
通过服务选择部件，微处理器能够控制对于指定视频行的限幅类型。在正常运动期间，由微处理器DA_ENABLE产生的信号NORM 625保持不变。仅仅由于在行16错误地限幅，L16VPS可能改变。在集成电路电路内，根据区分的不同情况控制信号LINE_NO将被发生。在一个VBI期间，至多WST、VPS、WSS和CC中的一个信号是激活的，这取决于特定行和集成电路处理的视频标准。
图4是查询脉冲发生器。它的输入被连接到服务选择部件的输出。查询脉冲发生器由HSYNC信号触发然后为实际选择的服务WST、VPS、WSS和CC提供一查询脉冲。
图5显示的是产生的查询脉冲的同步时间，如果既不是WST又不是VPS而是WSS或CC被选择，则信号SW保持无效。有效的帧或起始码仅留在查询脉冲的激活期间才可被检测。查询脉冲的启动分别取决于内部或外部连接的限幅器的信号延迟。由于信号源选择状况不同，故存在差别。由于实际的平衡器的状况不同，由指定数据起动时间的改变和信号延迟的改变的总和可得查询脉冲的持续时间。最佳查询脉冲位置依靠试验，脉冲位置td和所有服务的周期tSW可以通过I2C总线寄存器SW’xx’和SWD’xx’来构成，此处‘xx’代表不同的服务。如果一幅有效帧或起始码在激活查询脉冲期间被检测，脉冲将随下一个数据时钟TTC_NORM转移而复位。
图6显示的是一输出控制部件，其控制着对VBI缓冲器的输出信号。
这个部件的性能由下表详细说明：
    输  入     输出     注释
SW  VSD  WST  VPS  WSS  CC  TTC_OUT  OC
0  0 * 0  1 等待查询脉冲
1  0 * 0  1 开始查询脉冲
-  0 * 328x  1 查询脉冲结束，没有数据，复位VBI缓冲器。
1  1  1  0  0  0  328x  0 传送WST数据
1  1  0  1  0  0  208x120x  01 传送VPS数据
1  1  0  0  1  0  84x244x  01 传送WSS数据
1  1  0  0  0  1  32x296x  01 传送CC或Gemstar数据
在TTC_OUT列的数据意味着信号或者处于逻辑的“低”水平，或者如果OC是激活的则允许TTC_NORM所指定的数字传送到TTC_OUT去。如果OC无效，系统时钟(18MHz)所指定的数字被允许传送到TTC_OUT。在每一传送循环内，为了分别传送有效数据或“0”，一个完全VBI缓冲行被写入(328位)。当这一传送正在发生时，对任何输入信号的改变，输出控制都是不灵敏的。
由于闭路字幕和Gemstar的频率关系，每个闭路字幕行的数据位在VBI缓冲器内可由一系列的2位来表示(例如“0”导致“00”)。每个Gemstar行的位可由1个位表示。由于在每个Gemstar行的位可由1个位表示。由于在WST行的数据量，VBI缓冲器行的持续时间不必为此而增加。这种“位扩大”可被用来软件进行差错检测。
图7是一加权平均(8/4)解码器部件，其它只包括组合逻辑线路。
这个部件的性能由下述真值表详细说明：
    中间信号     方程
  A   ＝b7 A b5 A b1 A b0
  B   ＝b7 A b3 A b2 A b1
  C   ＝b5 A b4 A b3 A b1
  D   ＝b7 A b6 A b5 A b4 A b3 A b2 A b1 A b0
    中间信号     输出     注释
  A   B   C   D   D03   D02   D01   C00   ACC   QUAL   操作   说明
  0   0   0   0   b7   b5   b3   !b1   1   0   修正   b1错误
  0   0   1   0   !b7   b5   b3   b1   1   0   修正   b7错误
  0   1   0   0   b7   !b5   b3   b1   1   0   修正   b5错误
  0   1   1   0   b7   b5   b3   b1   1   0   接收   b0错误
  1   0   0   0   b7   b5   !b3   b1   1   0   修正   b3错误
  1   0   1   0   b7   b5   b3   b1   1   0   接收   b2错误
  1   1   0   0   b7   b5   b3   b1   1   0   接收   b4错误
  1   1   1   0   b7   b5   b3   b1   1   0   接收   b6错误
  1   1   1   1   b7   b5   b3   b1   1   1   接收   无错误
  其他情况   1   0   0   拒绝   多于一个错误
除了四个数据输出位之外，它提供了一个接收信号ACC和信号QUAL，后者是传输质量指标。
VBI地址发生器确定了视频行的限幅数据所存储的位置。从第6行到第23行和从第318行到第335行的每一视频行在缓冲器内有专有41字节的区域。另外，对于每一VBI缓冲器行，实际的接收行的状态(对WST行的接收和质量)将被存储。根据LINE_NO的输入，信号LINE_SELECT其取值在0和17之间。相对输入改变的输出的跃变将会有所延迟。原因是数据处理在视频行的未尾还可能完全完成。对于下一个激活的查询脉冲实际上输出已有所变化。另外发生器执行中断处理。

Claims (10)

1.用于多标准视频数据采集的方法，其中以模拟视频信号行接收所述视频数据，以及所述的视频数据包含针对不同服务的具有不同频率的成帧码或起始码，所述方法包括以下步骤：
数字化接收的视频数据，其中产生了数据流(TTD_ACT)；
决定要搜索哪种成帧码或起始码，并确定提供了当前视频行号(LINE_NO)的控制信号；
将数字化的输入数据流(TTD_ACT)输入第一存储器(201)；
通过比较该数据流与多个给定的码字，对输入到第一存储器(201)的该数据流(TTD_ACT)进行并行搜索，以便查找确定的成帧码或起始码(SCVPS1、SCVPS2、SCWSS1、SCWSS2、SCWSS3、SCCC、SCGEM)，其中可以通过配置改变给定的码字，以及以适合于被搜索的成帧码或起始码的频率(TTC_ACT)的频率在查找触发脉冲的激活期间内进行搜索处理；以及；
当检测到所述确定的成帧码或起始码时，缓冲该数字化的数据流(TTD_ACT)中的数据，在当前视频行接收所述数据。
2.根据权利要求1的方法，其特征在于，可以通过起动信号(DA_ENABLE)起动或不起动所述的并行搜索。
3.根据权利要求1或2的方法，其特征在于，将输入到第一存储器中的所述接收的数据流的第二和第三字节提供给加权平均(8/4)解码器。
4.根据权利要求1的方法，其特征在于，还包括步骤：为了决定所要搜索的成帧码或起始码的类型，确定控制信号，所述控制信号提供了输入信号的使用标准(NORM 625)和指定行的特定代码(L16VPS)的有效性。
5.根据权利要求1的方法，其特征在于，由从水平同步信号(HSYNC)中产生的服务指定定时信号(SW)的激活期间来执行对不同的成帧码或起始码(SCVPS1、SCVPS2、SCWSS1、SCWSS2、SCWSS3、SCCC、SCGEM)的并行搜索，其中该成帧码或起始码可以具有3字节的长度。
6.根据权利要求5的方法，其特征在于，3字节被用于包含第一个信号(WSS)的行的成帧码，而该WSS信号包含有基于5MHz的24个单元，在包含第二个信号(VPS)的行的情况下，仅有2个字节被用与基于5MHz由2个字节(VPSSC1、VPSSC2)组成的起始码进行比较，在包含第三个信号(CC、GEM)行的情况下，仅1个字节同时与基于1007kHz的两个起始码(SCCC、SCGEM)进行比较，在包含第四个信号(WST)行的情况下，再仅1个字节与基于6.9375MHz的成帧码进行比较，而且当在激活查询脉冲(SW)期间检测到起始码时，激活信号(VSD)就起动对所述数据的缓冲。
7.根据权利要求6的方法，其特征在于，在包含第二个信号(VPS)行的情况下，指示信号(VPSD)指示对视频编程系统数据的接收。
8.根据权利要求6的方法，其特征在于，在包含第四个信号(WST)的情形下，跟随此第四个信号(WST)的成帧码的二个字节在查询期间被解码，然后其结果被存储(202)，并且当该第四个信号(WST)的成帧码被检测时，所述的存储数据被传输以用于所述缓冲。
9.一种多标准视频数据采取仪器，其中在模拟视频信号行接收所述多标准视频数据，所述的视频数据包括用于不同服务的具有不同频率的不同成帧码和起始码，所述仪器包括一解码器部件，所述的解码器部件包括：
用于存储接收的数据的第一存储器(201)；
多个比较装置(206、207、208)，用于并行比较存储在第一存储器(201)中的数据与多个给定的成帧码或起始码，所述的并行比较是基于适用于不同成帧码或起始码的频率的频率的；
缓冲装置(103)，用于在第一存储器(201)中存储的所述数据中检测到任意一个所述的成帧码或起始码时，缓冲数据，其中指定的视频行具有缓冲装置中的专用缓冲区。
10.根据权利要求9的所述仪器，其特征在于，
将所述的缓冲装置(103)对应在微处理器的存储器中，其中，所述微处理器可以从接收数据被取得的数据源中选择，或者所述微处理器可以起动或不起动(DA_ENABLE)所述解码器部件。
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