CN119403119A - 半导体结构及其形成方法 - Google Patents

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王屏薇
叶主辉
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Abstract

提供了一种形成半导体结构的方法。该方法包括形成第一有源区，其中第一半导体层和第二半导体层交替堆叠在第一下部鳍元件上。在平面图中，有源区包括第一部分和比第一部分窄的第二部分。该方法还包括去除第一有源区的第一半导体层。第一有源区的第一部分的第二半导体层形成第一纳米结构，第一有源区的第二部分的第二半导体层形成第二纳米结构。该方法还包括形成围绕第一纳米结构的第一栅极堆叠件，以及形成围绕第二纳米结构的第二栅极堆叠件。本申请的实施例还提供了一种半导体结构。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
电子行业对更小、更快的电子设备的需求日益增长，这些电子设备能够同时支持更多越来越复杂和复杂的功能。因此，半导体行业有制造低成本、高性能和低功耗集成电路(IC)的持续趋势。到目前为止，这些目标在很大程度上是通过缩小半导体IC尺寸(例如，最小部件尺寸)来实现的，从而提高了生产效率并降低了相关成本。然而，这种小型化给半导体制造工艺带来了更大的复杂性。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术的类似进步。
近年来引入了多栅极器件，通过增加栅极-沟道耦合、减少截止状态电流和减少短沟道效应(SCE)来改进栅极控制。已经引入的一种这样的多栅极器件是全环栅晶体管(GAA)。GAA器件的名字来源于栅极结构可以在沟道区周围延伸，并在两侧或四边提供对沟道的接入。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容，其结构允许它们在保持栅极控制和减轻SCE的同时大幅缩小。在传统工艺中，GAA器件在硅纳米线中提供沟道。然而，在纳米线周围集成GAA部件的制造可能具有挑战性。例如，虽然目前的方法在许多方面都令人满意，但仍需要继续改进。
发明内容
根据本申请的实施例的一个方面，提供了一种形成半导体结构的方法，包括：形成第一有源区，在第一有源区中第一半导体层和第二半导体层交替堆叠在第一下部鳍元件上方，其中，在平面图中，有源区包括第一部分和比第一部分窄的第二部分；去除第一有源区的第一半导体层，其中，第一有源区的第一部分的第二半导体层形成多个第一纳米结构，并且第一有源区的第二部分的第二半导体层形成多个第二纳米结构；形成第一栅极堆叠件以围绕多个第一纳米结构；以及形成第二栅极堆叠件以围绕多个第二纳米结构。
根据本申请的实施例的一个方面，提供了一种形成半导体结构的方法，包括：在衬底上方交替地堆叠牺牲层和沟道层；对牺牲层、沟道层和衬底进行图案化，以在衬底的p型阱中形成第一鳍结构、并在衬底的n型阱中形成为第二鳍结构，其中，第一鳍结构包括条带部分和朝向第二鳍结构延伸的第一突出部分；以及跨过第一鳍结构和第二鳍结构形成伪栅极结构，其中，伪栅极结构与第一鳍结构的第一突出部分重叠。
根据本申请的实施例的又一个方面，提供了一种半导体结构，包括：第一静态随机存取存储器单元的第一下拉晶体管，其中，第一下拉晶体管包括：多个第一纳米结构；和第一栅极堆叠件，围绕多个第一纳米结构并沿第一方向延伸；以及第一静态随机存取存储器单元的传输门晶体管，其中，传输门晶体管包括：多个第二纳米结构；和第二栅极堆叠件，围绕多个第二纳米结构并沿第一方向延伸，其中，多个第一纳米结构在第一方向上具有第一尺寸，多个第二纳米结构在第一方向上具有第二尺寸，并且第一尺寸大于第二尺寸。
附图说明
当结合附图进行阅读取时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本公开的一些实施例的半导体结构的透视图。
图2示出了根据本公开的一些实施例的静态随机存取存储器(SRAM)的简化图。
图3A示出了根据本公开的一些实施例的单端口SRAM单元。
图3B示出了根据本公开的一些实施例的图3A的SRAM单元的替代图示。
图4A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。
图4B示出了根据本公开的一些实施例的图4A布局上的接触插塞的配置。
图4C示出了根据本公开的一些实施例的图4A的放大图，以说明有源区的阶进结构的更多细节。
图4D-1、图4D-2和图4D-3是示出根据本公开的一些实施例在与图4A的线Y1-Y1、线Y2-Y2和线X-X对应的中间阶段中的一个阶段处形成SRAM单元的半导体结构的截面图。
图4E-1、图4E-2和图4E-3是示出根据本公开的一些实施例在与图4A的线Y1-Y1、线Y2-Y2和线X-X对应的中间阶段中的一个阶段处形成SRAM单元的半导体结构的截面图。
图4F-1、图4F-2和图4F-3是示出根据本公开的一些实施例在与图4A的线Y1-Y1、线Y2-Y2和线X-X对应的中间阶段中的一个阶段处形成SRAM单元的半导体结构的截面图。
图4G-1、图4G-2和图4G-3是示出根据本公开的一些实施例在与图4A的线Y1-Y1、线Y2-Y2和线X-X对应的中间阶段中的一个阶段处形成SRAM单元的半导体结构的截面图。
图4D-4和图4F-4是与图4D-1和图4F-1是与根据本公开的一些实施例的平面A-A相对应的平面图。
图4F-5是根据本公开的一些实施例的与图4F-1的平面B-B相对应的平面图。
图5A、图5B和图5C是示出根据本公开的一些实施例的具有平滑阶进的有源区的平面图。
图6A和图6B是示出根据本公开的一些实施例的具有尖锐阶进的有源区的形成的平面图。
图6C-1和图6C-2是根据本公开的一些实施例的分别对应于平面A-A和平面B-B的SRAM单元的半导体结构的平面图。
图7A示出了根据本公开的一些实施例的图2中SRAM的GP组的一半的布局。
图7B-1和图7B-2是根据本公开的一些实施例的对应于图4F-1的平面A-A和平面B-B的图7A的SRAM单元的半导体结构的平面图。
图8A示出了根据本公开的一些实施例的图2中SRAM的GP组的一半的布局。
图8B-1和图8B-2是根据本公开的一些实施例的对应于图4F-1的平面A-A和平面B-B的图8A的SRAM单元的半导体结构的平面图。
图9A和图9B是示出根据本公开的一些实施例的具有平滑阶进的有源区的平面图。
图10A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。
图10B是根据本公开的一些实施例的与平面B-B对应的图10A的SRAM单元的半导体结构的平面图。
图11A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。
图11B是根据本公开的一些实施例的与平面B-B对应的图11A的SRAM单元的半导体结构的平面图。
图12A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。
图12B是根据本公开的一些实施例的与平面B-B对应的图12A的SRAM单元的半导体结构的平面图。
图13A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。
图13B-1和图13B-2是根据本公开的一些实施例的与图13A的线Y1-Y1和线Y2-Y2对应的SRAM单元的半导体结构的截面图。
图13B-3是根据本公开的一些实施例的与图13B-1的平面B-B相对应的平面图。
图14A示出了根据本公开的一些实施例的图4A布局上的背侧接触插塞的配置。
图14B-图14E是示出根据本公开的一些实施例在与图14A的线Y2-Y2对应的形成SRAM单元的半导体结构的各个中间阶段截面图。
图15A示出了根据本公开的一些实施例的图13的布局上的背侧接触插塞的配置。
图15B是根据本公开的一些实施例的与图15A的线Y2-Y2对应的SRAM单元的半导体结构的截面图。
图16A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。
图16B-1和图16B-2是根据本公开的一些实施例的与图16A的线Y1-Y1和线Y2-Y2对应的SRAM单元的半导体结构的截面图。
图16B-3是根据本公开的一些实施例的与图16B-1的平面B-B相对应的平面图。
图17A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。
图17B-1和图17B-2是根据本公开的一些实施例的与图17A的线Y1-Y1和线Y2-Y2对应的SRAM单元的半导体结构的截面图。
图17B-3是根据本公开的一些实施例的与图17B-1的平面B-B相对应的平面图。
图18A示出了根据本公开的一些实施例的图17A布局上的背侧接触插塞的配置。
图18B是根据本公开的一些实施例的与图18A的线Y2-Y2对应的SRAM单元的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
描述了实施例的一些变型。在各种视图和说明性实施例中，相同的参考数字用于表示相同的元件。应当理解，可以在该方法之前、期间和之后提供额外的操作，并且对于该方法的其他实施例，可以替换或消除所描述的一些操作。
下文所述的纳米结构晶体管(例如，纳米片晶体管、纳米线晶体管、多桥沟道、纳米带FET、全环栅(GAA)晶体管结构)可以通过任何合适的方法进行图案化。例如，可以使用一个或多个光刻工艺对结构进行图案化，包括双重图案化或多重图案化工艺。通常，双图案化或多图案化工艺结合了光刻和自对准工艺，允许创建具有比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，牺牲层形成在衬底上，并使用光刻工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化GAA结构。
随着部件尺寸的不断减小，SRAM器件也开始采用纳米结构晶体管(例如GAA FET)解决方案来改进单元性能，例如改进单元电流、操作电压(例如Vmax、Vmin等)、SRAM裕度(例如写入裕度和/或读取裕度)和/或操作速度。本公开的方面涉及形成包括纳米结构晶体管的SRAM器件的半导体结构。半导体结构的有源区可以用阶进结构形成，因此可以实现对形成在有源区上的下拉晶体管(PD)和传输门晶体管(PG)的性能的独立调节。下拉晶体管的沟道宽度可以大于传输门晶体管的沟道宽度。结果，下拉晶体管可以具有比传输门晶体管更强的性能。因此，所得到的SRAM单元的单元性能可以得到改进，例如，更高的操作电压(例如Vmax)、更高的单元电流、更宽的读取裕度度量和/或更快的操作速度。
图1是根据本公开的一些实施例的半导体结构100的透视图。在一些实施例中，半导体结构100用于形成SRAM单元。根据一些实施例，半导体结构100包括衬底上的鳍结构104。尽管图1中示出了一个鳍结构，但半导体结构100可以包括多个鳍结构104。
为了更好地理解半导体结构100，本公开的附图中提供了X-Y-Z坐标参考。X轴和Y轴通常沿着平行于衬底102的主表面的横向(或水平)方向取向。Y轴与X轴横向(例如，基本垂直)。Z轴通常沿着垂直于衬底102的主表面(或X-Y平面)的垂直方向取向。
根据一些实施例，鳍结构104包括由衬底的一部分形成的下部鳍元件103和由交替的第一半导体层106和第二半导体层108的外延堆叠形成的上部鳍元件。根据一些实施例，隔离结构110围绕下部鳍元件103。根据一些实施例，第二半导体层108将形成纳米结构(例如，纳米线或纳米片)，并用作所得纳米结构晶体管的沟道。
根据一些实施例，鳍结构104在X方向上延伸。也就是说，根据一些实施例，鳍结构104具有平行于X方向的纵轴。X方向也可以称为沟道延伸方向。所得半导体器件(即纳米结构晶体管)的电流沿X方向流过沟道。
根据一些实施例，鳍结构104包括沟道区和源极/漏极区，并且沟道区与源极/漏极区以交替的方式在X方向上排列。在本公开中，术语“源极/漏极”是指源极、漏极或两者。应当注意，在本公开中，源极和漏极可以互换使用，并且它们的结构基本相同。栅极结构112形成有平行于Y方向的纵轴，并延伸穿过和/或围绕鳍结构104的沟道区。Y方向也可以称为栅极延伸方向。
此外，如图1所示，根据一些实施例，鳍结构104是具有阶进结构的半导体条带。如本文所使用的术语，“阶进”是指沿水平方向延伸的条带，条带的一侧或两侧有凹坑或凸起。根据一些实施例，具有阶进结构的鳍结构104可以包括较宽的部分和较窄的部分，使得形成鳍结构104的较宽部分和较狭窄部分的晶体管具有不同的性能(例如，不同的饱和电流(Idsat))。因此，可以最佳地增强所得到的SRAM单元的单元，这将在稍后详细描述。
图2示出了根据本公开的一些实施例的SRAM 30的简化图。SRAM 30可以是独立的器件，也可以在IC(例如片上系统(SOC))中实现。SRAM 30包括由多个SRAM单元(或称为位单元)10形成的单元阵列，并且SRAM单元10在单元阵列中排列成多行多列。
在SRAM单元的制造中，单元阵列可以由多个带状单元20A和多个边缘单元20B包围，带状单元20A与边缘单元20B是单元阵列的伪单元。在一些实施例中，带状单元20A被布置为水平围绕单元阵列，边缘单元20B被布置为垂直围绕单元阵列。带状单元20A和边缘单元20B的形状和尺寸根据实际应用确定。
在一些实施例中，带状单元20A和边缘单元20B的形状和尺寸与SRAM单元10相同。在一些实施例中，带状单元20A、边缘单元20B和SRAM单元10的形状和尺寸不同。此外，在SRAM 30中，每个SRAM单元10具有相同的矩形形状/区域，例如，SRAM单元10的宽度和高度是相同的。下面描述SRAM单元10的配置。
在SRAM 30的单元阵列中，尽管图2中仅示出了一个组GP，但是SRAM单元10可以被划分为多个组GP。每个组GP包括四个相邻的SRAM单元10。GP组的详细描述如下。
图3A示出了根据本公开的一些实施例的单端口SRAM单元10。SRAM单元10包括一对交叉耦合的反相器Inverter-1和Inverter-2，以及两个传输门晶体管PG-1和PG-2。反相器Inverter-1和Inverter-2交叉耦合在节点N1和N2之间，并形成锁存器。
传输门晶体管PG-1耦合在位线BL和节点N1之间，传输门晶体管PG-2耦合在位线BLB和节点N2之间，互补位线BLB与位线BL互补。传输门晶体管PG-1和PG-2的栅极耦合到相同的字线WL。传输门晶体管PG-1和PG-2是NMOS晶体管。
图3B示出了根据本公开的一些实施例的图3A的SRAM单元的替代图示。如图3B所示，图3A中的反相器inverter-1包括上拉晶体管PU-1和下拉晶体管PD-1。上拉晶体管PU-1是PMOS晶体管，下拉晶体管PD-1是NMOS晶体管。上拉晶体管PU-1和下拉晶体管PD-1的漏极连接到连接传输门晶体管PG-1的节点N1。上拉晶体管PU-1和下拉晶体管PD-1的栅极耦合到连接传输门晶体管PG-2的节点N2。此外，上拉晶体管PU-1的源极耦合到电源节点VDD，下拉晶体管PD-1的源极耦合到地VSS。
类似地，如图3B所示，图3A中的反相器Inverter-2包括上拉晶体管PU-2和下拉晶体管PD-2。上拉晶体管PU-2是PMOS晶体管，下拉晶体管PD-2是NMOS晶体管。上拉晶体管PU-2和下拉晶体管PD-2的漏极连接到连接传输门晶体管PG-2的节点N2。上拉晶体管PU-2和下拉晶体管PD-2的栅极耦合到连接传输门晶体管PG-1的节点N1。此外，上拉晶体管PU-2的源极耦合到电源节点VDD，下拉晶体管PD-2的源极耦合到地VSS。
在一些实施例中，SRAM单元10的传输门晶体管PG-1和PG-2、上拉晶体管PU-1和PU-2以及下拉晶体管PD-1和PD-2是纳米结构晶体管(例如全环栅晶体管)。
图4A示出了根据本公开的一些实施例的图1中的SRAM 30的组GP的布局。组GP包括四个SRAM单元10_1、10_2、10_3和10_4，并且由有源区104(包括104N_1至104N_4和104P_1至104P_4)和栅极堆叠件136(包括136_1至136_4)形成。有源区104可以是如图1所示的鳍结构。根据一些实施例，每个有源区104包括下部鳍元件和下部鳍元件上的纳米结构组。如本文所使用的术语，“纳米结构组”是指半导体结构的有源区，其包括具有圆柱形、条形和/或片状的多个半导体层。
根据一些实施例，有源区104的下部鳍元件在X方向上延伸，栅极堆叠件136在Y方向上延伸穿过下部鳍元件并围绕纳米结构。此外，根据一些实施例，栅极堆叠件136被切割成彼此电隔离和物理隔离的几个部分。
在一些实施例中，SRAM单元10_1、10_2、10_3和10_4内的晶体管是N型阱区NW和P型阱区PW中的纳米结构晶体管。根据一些实施例，N型阱区域NW与P型阱区域PW交替排列。根据一些实施例，有源区104N_1至104N_4形成在N型阱区NW中，而有源区104P_1至104P_4形成在P型阱区PW中。在一些实施例中，两个有源区104N或104P设置在一个阱区PW或NW中。
两个相邻的SRAM单元10_1和10_3布置在SRAM 30的单元阵列的同一行中。两个相邻的SRAM单元10_1和10_2布置在SRAM 30的单元阵列的同一列中。两个相邻的SRAM单元10_3和10_4被布置在SRAM 30的单元阵列的同一列中。换句话说，两个相邻的SRAM单元10_2和10_4布置在SRAM 30的单元阵列的同一行中。
在SRAM单元10_1中，传输门晶体管PG-1形成在有源区104N_2和栅极堆叠件136_1的交叉处。下拉晶体管PD-1形成在有源区104N_2和栅极堆叠件136_2的交叉处。传输门晶体管PG-2形成在有源区104N_1和栅极堆叠件136_2的交叉处。下拉晶体管PD-2形成在有源区104N_1和栅极堆叠件136_1的交叉处。此外，在SRAM单元10_1中，上拉晶体管PU-1形成在有源区104P_2和栅极堆叠件136_2的交叉处。上拉晶体管PU-2形成在有源区104P_1和栅极堆叠件136_1的交叉处。此外，在有源区104P_1和栅极堆叠件136_2的交叉处以及在有源区1042P_2和栅极堆叠件136_1的交叉处没有形成功能晶体管。
可以采用各种接触插塞及其相应的互连通孔来电连接每个SRAM单元10_1至10_4中的组件。图4B示出了根据本公开的一些实施例的图4A的布局上的接触插塞的配置。
例如，在SRAM单元10_1中，位线(BL)(未示出)可以通过接触插塞150_1电连接到传输门晶体管PG-1的源极端子，互补位线(BLB)(未显示)可以通过连接插塞150_2电连接到传输门晶体管PG-2的源极端子。此外，电源节点VDD(未示出)可以通过接触插塞150_3电连接到上拉晶体管PU-1的源极端子，并通过接触插塞150_4电连接到下拉晶体管PU-2的源极端子。接地VSS(未示出)可以通过接触插塞150_5电连接到下拉晶体管PD-1的源极端子，并通过接触插塞150_6电连接到降压晶体管PD-2的源极端子。
此外，在SRAM单元10_1中，上拉晶体管PU-1和下拉晶体管PD-1的漏极端子可以通过接触插塞150_7彼此电连接，上拉晶体管PU-2和下拉晶体管PD-2的漏极端子可以通过接触插塞150_8彼此电连接。
在一些实施例中，SRAM单元10_2是SRAM单元10_1的复制单元，但在Y轴上翻转，SRAM单元10_3是SRAM单元10_1的复制单元，但在X轴上翻转，SRAM单元10_4是SRAM单元10_3的复制单元，但在Y轴上翻转。
根据一些实施例，有源区104N和104P具有阶进。根据一些实施例，这些阶进被限定在相邻的栅极堆叠件136之间，并与接触插塞150重叠。因此，在一些实施例中，有源区104(例如，104N_1、104P_2、104P_3和104N_4)可以具有回飞镖轮廓，如图4A和图4B所示。
图4C示出了根据本公开的一些实施例的图4A的放大图，以示出有源区104的阶进结构的更多细节。
根据一些实施例，每个有源区104N(例如104N_3)是具有突出部分104Q的半导体条带，如图4C所示。根据一些实施例，突出部分104Q在Y方向上朝向相邻的有源区104P(例如104P_3)延伸。也就是说，根据一些实施例，每个有源区104N包括较窄部分104A和较宽部分104B。根据一些实施例，传输门晶体管PG-1和PG-2形成在较窄部分104A上，下拉晶体管PD-1和PD-2形成在较宽部分104B上。
在一些实施例中，较窄部分104A在Y方向上的尺寸D1在约6nm至约65nm的范围内。在一些实施例中，较宽部分104B在Y方向上具有尺寸D2。尺寸D2大于尺寸D1，并且尺寸D2在约6nm至约65nm的范围内。在一些实施例中，栅极堆叠件136(图4A)的栅极长度(即，X方向上的尺寸)在约5nm至约29nm的范围内。尺寸D1与栅极长度的比率在约0.6至约4.5的范围内。尺寸D2与栅极长度的比率在约0.6至约4.5的范围内。
根据本公开的一些实施例，通过形成具有阶进的有源区104N，可以实现对n沟道纳米结构晶体管(例如，下拉晶体管PD-1和PD-2以及传输门晶体管PG-1和PG-2)性能的独立调整，这反过来可以根据一些实施例最佳地调整所得SRAM单元的单元性能，例如电流、操作电压(Vmax)和/或读取裕度度量。
因为下拉晶体管PD-1和PD-2的沟道宽度(例如，尺寸D2)大于传输门晶体管PG-1和PG-2的沟道宽度(例如，尺寸D1)，饱和电流(“Idsat”)的“β比率”，即下拉晶体管的Idsat与传输门晶体管的Idsat的比率，可能会增加，例如大于1，这可能会提高所得SRAM单元的单元性能，例如更高的操作电压(例如，Vmax)、更高的单元电流、更宽的读取裕度度量和/或更快的操作速度。
在一些实施例中，尺寸D2与尺寸D1的比率(D2/D1)在约1.02至约3的范围内。如果该比率太小(例如，小于1.02)，则β比率可能增加得太小，由此产生的SRAM的单元性能可能不会显著提高。如果该比率太大(例如，大于3)，则所得SRAM单元的单元性能(例如，Vmax)可能会降低。在一些实施例中，比率(D2/D1)在约1.02至约2.5的范围内。如果该比率太大(例如，大于2.5)，则读取裕度度量可能会被过度压缩，从而导致产生的SRAM单元可能没有良好的读取/写入入裕度平衡。
在通过一次图案化工艺形成有源区的一些实施例中，有源区的阶进可以在X方向上占据一定距离，以转换有源区的轮廓变化。结果，在一些实施例中，比率(D2/D1)在约1.02至约2的范围内。如果该比率太大(例如，大于2)，则阶进过渡可能太长，使得有源区可能具有不期望的轮廓。在SRAM单元具有非常小的单元高度的一些实施例中(例如，高密度SRAM单元)，比率(D2/D1)在约1.02至约1.5的范围内。
在一些实施例中，如图4C所示，相邻有源区104N(例如，104N_2和104N_3)的较窄部分104A之间的距离D3基本等于相邻有源区1042的较宽部分104B(例如，104N_2和104N_3)之间的间距D4。在一些实施例中，距离D3在约20nm至约60nm的范围内。距离D3与栅极长度的比率在约2至约5的范围内。在一些实施例中，距离D4在约20nm至约60nm的范围内。距离D4与栅极长度的比率在约2至约5的范围内。
根据本公开的实施例，由于距离D4保持基本等于距离D3，因此相邻的下拉晶体管PD-1和PD-2的N型源极/漏极部件之间合并的风险可能不会增加。
根据一些实施例，沿X方向延伸的较窄部分104A的侧壁S1通过连接壁S3连接到沿X方向延伸的较宽部分104B的侧壁S2。根据一些实施例，如图4C所示，连接壁S3在Y方向上延伸距离D5(即，突出部分104Q的尺寸)。在一些实施例中，距离D5在约2nm至约30nm的范围内。距离D5与栅极长度的比率在约0.1至约2的范围内。
根据一些实施例，每个有源区104N(例如104N_3)具有面向相邻有源区104N(例如104N_2)的侧壁S4。在一些实施例中，侧壁S4在X方向上连续延伸并且没有阶进。
根据一些实施例，如图4C所示，每个有源区104P包括第一部分104C和与第一部分104C偏移的第二部分104D。也就是说，根据一些实施例，每个有源区104P(例如104P_3)在面向相邻有源区104N(例如104N_3)的一侧具有凹陷，在面向相邻无源区104P的一侧具有突起(例如104P_4)。根据一些实施例，第一部分104C是其上没有形成功能晶体管的伪区域，上拉晶体管PU-1和PU-2形成在第二部分104D上。
在一些实施例中，第一部分104C和第二部分104D在Y方向上具有相同的尺寸D6。在图4A-图4C的SRAM具有高电流设计的一些实施例中，尺寸D6小于有源区104N的较窄部分104A的尺寸D1，并且尺寸D6在约6nm至约35nm的范围内。尺寸D6与栅极长度的比率在约0.6至约2的范围内。
在一些实施例中，有源区104N的较窄部分104A和有源区104P的第一部分104C之间的距离D7基本等于有源区104N的较宽部分104B和有源区104的第二部分104D之间的距离D8。在一些实施例中，距离D7和D8在约20nm至约60nm的范围内。距离D7与栅极长度的比率在约2至约5的范围内。距离D8与栅极长度的比率在约2至约5的范围内。
根据本公开的实施例，由于距离D8保持基本等于距离D7，因此下拉晶体管PD-1或PD-2的N型源极/漏极部件与相邻上拉晶体管PU-1或PU-2的P型源极/漏极部件之间合并的风险可能不会增加。
根据一些实施例，沿X方向延伸的第一部分104C的侧壁S5通过连接壁S7连接到沿X方向延伸的第二部分104D的侧壁S6。根据一些实施例，如图4C所示，连接壁S7在Y方向上延伸距离D9。在一些实施例中，距离D9在约2nm至约15nm的范围内。距离D9与栅极长度的比率在约0.1至约2的范围内。在一些实施例中，连接壁S7与连接壁S3对齐。在一些实施例中，距离D5与距离D9的比率(D5/D9)等于或大于1。
在一些实施例中，相邻有源区104P(例如，104P_3和104P_4)之间的距离D10等于或大于有源区104N的较宽部分104B和有源区104P的第二部分104D之间的距离D8。
返回参考图4A，图4A示出了根据一些实施例的在后面的图中使用的参考截面。截面X-X位于平行于有源区104的纵轴(X方向)的平面内，并穿过有源区104。截面Y1-Y1位于平行于栅极堆叠件136的纵轴(Y方向)并穿过栅极堆叠件136_2的平面内。截面Y2-Y2位于与栅极堆叠件136的纵轴(Y方向)平行的平面内，并穿过有源区104的源极/漏极区(例如，下拉晶体管PD-1的源极端子)。
根据一些实施例，图4D-1至图4G-3是示出在形成SRAM单元的半导体结构100_1的各个中间阶段的截面图，其中图4D-1、图4E-1、图4F-1和图4G-1对应于截面Y1-Y1，图4D-2、图4E-2、图4F-2和图4G-2对应于截面Y2-Y2，图4D-3、图4E-3、图4F-3和图4G-3对应于截面X-X。
图4D-1、图4D-2和图4D-3示出了根据一些实施例在形成鳍结构104、隔离结构110、伪栅极结构112之后的半导体结构100_1。图4D-4是与图4D-1的A-A平面相对应的平面图。平面图A-A穿过下部鳍元件103。
根据一些实施例，提供衬底102，如图4D-1、图4D-2和图4D-3所示。衬底102可以是半导体晶圆、半导体芯片(或管芯)等的一部分。在一些实施例中，衬底102是硅衬底。在一些实施例中，衬底102包括：元素半导体，诸如锗；化合物半导体，诸如氮化镓(GaN)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。此外，衬底102可以可选地包括外延层(epi层)，可以被应变以提高性能，可以包括绝缘体上硅(SOI)结构，和/或具有其他合适的增强特征。
根据一些实施例，如图4D-1和图4D-2所示，在衬底102中形成N型阱区NW和P型阱区PW。在一些实施例中，N型阱区NW和P型阱区PW以交替的方式堆叠，并且它们具有不同的导电类型。在一些实施例中，N型阱区NW和P型阱区PW通过离子注入工艺形成。例如，根据一些实施例，形成图案化掩模层(如光刻胶层和/或硬掩模层)以覆盖衬底102的预定形成P型阱区的区域，然后将n型掺杂剂(如磷或砷)注入衬底102中，从而形成n型阱区NW。类似地，根据一些实施例，形成图案化掩模层(如光刻胶层和/或硬掩模层)以覆盖衬底102的预定形成n型阱区的区域，然后将p型掺杂剂(如硼或BF2)注入衬底102中，从而形成p型阱区PW。
根据一些实施例，如图4D-1至图4D-4所示，在衬底102上形成有源区104(包括104N和104P)。根据一些实施例，有源区104N_3和有源区104N_4形成在相应的两个P型阱区PW上，而有源区104P_3和104P_4形成在两个P型阱区PW之间的N型区NW上。在一些实施例中，有源区104N和104P在X方向上延伸。也就是说，根据一些实施例，有源区104N和104P具有平行于X方向的纵轴。
根据一些实施例，104N和104P的形成包括使用外延生长工艺在衬底102上形成外延堆叠。根据一些实施例，外延堆叠包括交替的第一半导体层106和第二半导体层108。外延生长工艺可以是分子束外延(MBE)、金属有机化学气相沉积(MOCVD)或气相外延(VPE)，或另一种合适的技术。
在一些实施例中，第一半导体层106由第一半导体材料制成，第二半导体层108由第二半导体材料制成。根据一些实施例，用于第一半导体层106的第一半导体材料具有与用于第二半导体层108的第二半导体材料不同的晶格常数。在一些实施例中，第一半导体材料和第二半导体材料具有不同的氧化速率和/或蚀刻选择性。在一些实施例中，第一半导体层106由SiGe制成，其中SiGe中锗(Ge)的百分比在约20原子％至约50原子％的范围内，第二半导体层108由纯硅或基本纯硅制成。在一些实施例中，第一半导体层106是Si1-xGex，其中x大于约0.3，或Ge(x＝1.0)，第二半导体层108是Si或Si1-yGey，其中y小于约0.4，且x>y。
根据一些实施例，第一半导体层106被配置为牺牲层，并将被去除以形成间隙以容纳栅极材料，第二半导体层108将形成纳米结构(例如纳米线或纳米片)，其在源极/漏极部件之间横向延伸，并用作所得半导体器件(例如纳米结构晶体管)的沟道。
在一些实施例中，每个第一半导体层106的厚度在约3nm至约20nm的范围内，例如约4nm至约12nm。在一些实施例中，每个第二半导体层108的厚度在从约2nm到约20nm的范围内，例如约2nm至约10nm。尽管在图4D-1至图4D-3中示出了三个第一半导体层106和三个第二半导体层108，但数量不限于三个，可以是1个、2个或大于3个，也可以小于10个。
根据一些实施例，包括第一半导体层106和第二半导体层108以及下面的阱区NW和PW的外延堆叠被图案化为有源区104N和104P。在一些实施例中，图案化工艺包括使用光刻工艺在外延堆叠上形成图案化的硬掩模层(未示出)。根据一些实施例，然后执行蚀刻工艺以去除外延堆叠和阱区NW和PW中未被图案化硬掩模层覆盖的部分，从而形成沟槽和从沟槽之间突出的有源区104N和104P。蚀刻工艺可以是各向异性蚀刻工艺，例如干法等离子体蚀刻。
根据一些实施例，衬底102从沟槽之间突出的部分形成有源区104N和104P的下部鳍元件103。根据一些实施例，外延堆叠的剩余部分(包括第一半导体层106和第二半导体层108)在相应的下部鳍元件103上方形成有源区104N和104P的上部鳍元件。
图4D-4示出了根据一些实施例的有源区104N和104P的下部鳍元件103的轮廓和配置，其类似于上文在图4A-图4C中描述的有源区104N和104P。因此，将不再描述重复的部分。应当注意，由于光刻和蚀刻工艺的特性，有源区的阶进可能会占据一定的距离(例如过渡区TR)以转换其轮廓变化。带有过渡区TR的阶进可称为“平滑阶进”。在一些实施例中，根据一些实施例，连接壁S3和S7可以是在X方向和Y方向之间倾斜的线性侧壁，或者可以是弯曲的侧壁(例如，具有微笑轮廓)，如图4D-4所示。根据一些实施例，阶进的尺寸(例如，距离D5和D9)越大，过渡区TR就越长。
在一些其他实施例中，通过一个以上的图案化工艺，有源区104可以形成为不具有过渡区的阶进，具有与图4A-图4C所示布局的有源区104基本相同的轮廓。不具有过渡区TR的阶进可称为“尖锐阶进”。
根据一些实施例，对有源区104P(例如104P_3和104P_4)执行切割工艺，以将有源区104P切割成彼此隔离的多个区段，如图4D-2和图4D-4所示。切割工艺可以包括光刻和蚀刻工艺。根据一些实施例，在切割过程中，有源区104P的上部鳍元件被去除，有源区104P的下部鳍元件103也被凹进。
根据一些实施例，形成隔离结构110以围绕有源区104N和104P的下部鳍元件103，如图4D-1和图4D-2所示。根据一些实施例，隔离结构110被配置为电隔离有源区104N和104P，并且也称为浅沟槽隔离(STI)部件。
根据一些实施例，隔离结构110的形成包括形成绝缘材料以过填充沟槽。在一些实施例中，绝缘材料由氧化硅、氮化硅、氮氧化硅(SiON)、另一种合适的绝缘材料、其多层和/或其组合制成。在一些实施例中，使用包括CVD(如低压CVD(LPCVD)、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDP-CVD)、高纵横比工艺(HARP)或可流动CVD(FCVD))、原子层沉积(ALD)、另一种合适的技术和/或其组合来沉积绝缘材料。
根据一些实施例，对绝缘材料执行平坦化工艺，以从有源区104N和104P的顶部去除绝缘材料。平面化可以是化学机械抛光(CMP)、回蚀刻工艺或其组合。根据一些实施例，然后通过蚀刻工艺(如干法等离子体蚀刻和/或湿法化学蚀刻)使绝缘材料凹陷，直到暴露出有源区104N和104P的上部鳍元件。
根据一些实施例，如图4D-1、图4D-3和图4D-4所示，在半导体结构100_1上形成伪栅极结构112(包括112_1至112_4)。根据一些实施例，伪栅极结构112延伸穿过并围绕有源区104N和104P的沟道区以及隔离结构110。根据一些实施例，伪栅极结构112被配置为牺牲结构，并且将被栅极堆叠件(图4A中所示的136_1至136_4)所取代。在一些实施例中，伪栅极结构112在Y方向上延伸。也就是说，根据一些实施例，伪栅极结构112具有平行于Y方向的纵轴。
在一些实施例中，连接壁S3和S7位于相邻的伪栅极结构112之间，如图4D-4所示。在一些实施例中，过渡区TR可以小于伪栅极结构112的节距P，例如，大约为节距P的一半。
根据一些实施例，如图4D-1和图4D-3所示，每个伪栅极结构112包括伪栅极介电层114和形成在伪栅极介电层114上的伪栅电极层116。在一些实施例中，伪栅极介电层114由一种或多种介电材料制成，例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiO2)、HfO2、HfZrO、HfSiO、HfTiO、HfAlO和/或其组合。在一些实施例中，介电材料使用ALD、CVD、热氧化、物理气相沉积(PVD)、另一种合适的技术和/或其组合形成。
在一些实施例中，伪栅电极层116由诸如多晶硅、多晶硅锗的半导体材料制成。在一些实施例中，伪栅电极层116由导电材料制成，例如金属氮化物、金属硅化物、金属和/或其组合。在一些实施例中，使用CVD、另一种合适的技术和/或其组合形成用于伪栅电极层116的材料。
在一些实施例中，伪栅极结构112的形成包括在半导体结构100_1上全局和共形地沉积用于伪栅极介电层114的介电材料，在介电材料上沉积用于伪栅电极层116的材料，平坦化用于伪栅电极层116的材料，以及将介电材料和用于伪栅极层116的材料图案化为伪栅极结构112。根据一些实施例，图案化工艺包括在用于伪栅电极层116的材料上形成图案化的硬掩模层(未示出)，以覆盖有源区104N和104P的沟道区。根据一些实施例，蚀刻掉未被图案化硬掩模层覆盖的伪栅电极层116的材料和介电材料，直到暴露出有源区104N和104P的源极/漏极区。
图4E-1、图4E-2和图4E-3示出了根据一些实施例的在形成栅极间隔层118、鳍间隔层120、源极/漏极部件122N和122P、内部间隔层124、半导体隔离部件126、介电隔离部件128、接触蚀刻停止层132和第一层间介电层134之后的半导体结构100_1。
根据一些实施例，栅极间隔层118形成在伪栅极结构112的相对侧，鳍间隔层120沿着有源区104的相对侧壁形成，如图4E-2和图4E-3所示。根据一些实施例，栅极间隔层118在Y方向上延伸并穿过有源区104和隔离结构110。根据一些实施例，栅极间隔层118用于偏移随后形成的源极/漏极部件，并将源极/源极部件与栅极结构分离。根据一些实施例，鳍间隔层120在X方向上延伸。根据一些实施例，鳍间隔层120可用于限制外延材料的生长，以防止相邻的外延材料彼此合并。
在一些实施例中，栅极间隔层118和鳍间隔层120由含硅介电材料制成，例如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、氮碳化硅(SiCN)、碳氮氧化硅(SiOCN)和/或掺氧氮碳化硅(Si(O)CN)。在一些实施例中，栅极间隔层118和鳍间隔层120的形成包括使用ALD、CVD(如LPCVD、PECVD、HDP-CVD或HARP)、另一种合适的方法和/或其组合在半导体结构100_1上全局和共形地沉积介电材料，然后进行各向异性蚀刻工艺。
根据一些实施例，留在伪栅极结构112的相对侧上的介电材料的垂直部分用作栅极间隔层118。根据一些实施例，留在有源区104N和104P的相对侧上的介电材料的垂直部分用作鳍间隔层120。
根据一些实施例，如图4E-2和图4E-3所示，源极/漏极部件122N和122P形成在有源区104N和104P的源极/漏极区中和/或上方。根据一些实施例，源极/漏极部件122的形成包括使用伪栅极结构112和栅极间隔层118作为掩模使有源区104N和104P的源极/漏极区凹陷，以在伪栅极结构122的相对侧形成源极/源极凹陷。根据一些实施例，源极/漏极凹陷可以延伸到下部鳍元件103中。在一些实施例中，凹陷工艺包括各向异性蚀刻工艺，(干等离子体蚀刻)，各向同性蚀刻工艺(如干化学蚀刻)，远程等离子体蚀刻或湿化学蚀刻，或其组合。在一些实施例中，鳍间隔层120和隔离结构110也在蚀刻工艺中凹陷。
之后，根据一些实施例，执行蚀刻工艺以从源极/漏极凹陷横向凹进有源区104N和104P的第一半导体层106，从而形成凹口，然后在凹口中形成内部间隔层124，如图4E-3所示。根据一些实施例，内部间隔层124形成为抵接第一半导体层106的凹陷侧表面。在一些实施例中，内部间隔层124直接在栅极间隔层118下方延伸。
根据一些实施例，内部间隔层124可以避免源极/漏极部件和栅极堆叠件直接接触，并且被配置为减小栅极堆叠件和源极/漏电件之间的寄生电容(即Cgs和Cgd)。在一些实施例中，内部间隔层124由介电材料制成，例如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)和/或掺氧氮碳化硅(Si(O)CN)。
在一些实施例中，通过在半导体结构100_1上沉积用于内部间隔层124的介电材料以填充凹口，然后回蚀刻介电材料来去除凹口外的介电材料，从而形成内部间隔层124。根据一些实施例，留在凹口中的介电材料的部分用作内部间隔层124。在一些实施例中，沉积工艺包括ALD、CVD(如PECVD、LPCVD或HARP)、另一种合适的技术或其组合。在一些实施例中，回蚀刻工艺包括各向异性蚀刻工艺(如干等离子体蚀刻)，各向同性蚀刻工艺(如干化学蚀刻)，远程等离子体蚀刻或湿化学蚀刻，或其组合。
根据一些实施例，半导体隔离部件126形成在下部鳍元件103上方的源极/漏极凹陷中，如图4E-2和图4E-3所示。在一些实施例中，半导体隔离部件126由外延半导体材料制成，例如通过MBE、MOCVD或VPE、另一种合适的技术或其组合形成的非掺杂硅。
根据一些实施例，如图4E-2和图4E-3所示，在源极/漏极凹陷中的半导体隔离部件126上形成介电隔离部件128。在一些实施例中，介电隔离部件128与半导体隔离部件126和最底部的内部间隔层124直接接触。
在一些实施例中，介电隔离部件128由介电材料制成，例如氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、碳氮化硅(SiCN)、氮碳氧化硅(SiOCN)和/或氧掺杂的氮碳化硅(Si(O)CN)，或由高k介电材料(例如，介电常数大于约7.9)制成，例如LaO、AlO、AlON、ZrO、HfO、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN或其组合。在一些实施例中，使用诸如ALD、CVD(诸如HDP-CVD、LPCVD或PECVD)、另一种合适的技术或其组合的技术来沉积介电隔离部件128，然后进行回蚀刻工艺。
根据一些实施例，如图4E-2和图4E-3所示，源极/漏极部件122N和122P形成在源极/漏极凹陷中的介电隔离部件128之上。根据一些实施例，源极/漏极部件122N和122P形成在伪栅极结构112的相对侧。在一些实施例中，源极/漏极部件122N具有与源极/源极部件122P不同的导电类型。该形成可以包括一个或多个外延生长工艺。这些外延生长工艺可以是MBE、MOCVD或VPE、另一种合适的技术或其组合。
在一些实施例中，源极/漏极部件122N和源极/源极部件122P可以单独形成。例如，可以形成图案化掩模层(如光刻胶层和/或硬掩模层)以覆盖N型阱区NW上的半导体结构100_1，然后生长源极/漏极部件122N。之后，可以去除图案化的掩模层。类似地，形成图案化掩模层(例如光刻胶层和/或硬掩模层)以覆盖P型阱区PW上的半导体结构100_1，然后生长源极/漏极部件122P。之后，可以去除图案化的掩模层。
在一些实施例中，源极/漏极部件122N和122P在外延工艺期间被原位掺杂。在一些实施例中，在外延生长过程中，源极/漏极部件122N掺杂有n型掺杂剂。例如，n型掺杂剂可以是磷(P)或砷(As)。例如，n型源极/漏极部件122N可以是外延生长的磷化硅(SiP)、碳化硅(SiC)、碳磷化硅(SiPC)、磷砷化硅(SiPAs)、砷化硅(SiAs)、硅(Si)或其掺杂有磷和/或砷的组合。在一些实施例中，源极/漏极部件122N中掺杂剂(例如P)的浓度在约2×1019cm-3至约3×1021cm-3的范围内。
在一些实施例中，在外延生长过程中，源极/漏极部件122P掺杂有p型掺杂剂。例如，p型掺杂剂可以是硼(B)或BF2。例如，p型源极/漏极部件122P可以是外延生长的硅锗(SiGe)、碳化硅锗(SiGeC)、锗(Ge)、硅(Si)或其掺杂有硼(B)的上述组合。在一些实施例中，源极/漏极部件122P中掺杂剂(例如B)的浓度在约1×1019cm-3至约6×1020cm-3的范围内。在一些实施例中，n型源极/漏极部件122N和p型源极/漏极部件122P由不同的外延材料制成。例如，n型源极/漏极部件122N由SiP制成，p型源极/漏极部件122P由SiGe制成。
根据一些实施例，如图4E-2和图4E-3所示，在半导体结构100_1上形成接触蚀刻停止层132，以覆盖源极/漏极部件122N和122P。在一些实施例中，接触蚀刻停止层132由介电材料制成，例如氮化硅(SiN)、氧化硅(SiO2)、碳氧化硅(SiOC)、碳化硅(SiC)、掺氧碳化硅(SiC:O)、氧掺杂氮碳化硅(Si(O)CN)或其组合。在一些实施例中，使用CVD(如LPCVD、PECVD、HDP-CVD或HARP)、ALD、另一种合适的方法或其组合在半导体结构100_1上全局共形地沉积用于接触蚀刻停止层132的介电材料。
之后，根据一些实施例，在接触蚀刻停止层132上形成第一层间介电层134，以填充伪栅极结构112之间的空间，如图4E-2和图4E-3所示。在一些实施例中，第一层间介电层134由介电材料制成，例如未掺杂的硅酸盐玻璃(USG)、掺杂的氧化硅，如硼磷硅酸盐玻璃(BPSG)、掺氟硅酸盐玻璃(FSG)、磷硅酸玻璃(PSG)、硼硅酸盐玻璃(BSG)和/或另一种合适的介电材料。
在一些实施例中，第一层间介电层134和接触蚀刻停止层132由不同的材料制成，并且蚀刻选择性存在很大差异。在一些实施例中，使用诸如CVD(如HDP-CVD、PECVD、HARP或FCVD)、另一种合适的技术和/或其组合来沉积用于第一层间介电层134的介电材料。根据一些实施例，使用诸如CMP去除伪栅电极层116上方的接触蚀刻停止层132和第一层间介电层134的介电材料，直到暴露出伪栅电极层116的顶面。
图4F-1、图4F-2和图4F-3示出了根据一些实施例的在形成栅极堆叠件136和栅极隔离结构144之后的半导体结构100_1。图4F-4是与图4F-1的A-A平面相对应的平面图。图4F-5是与图4F-1的平面B-B相对应的平面图。平面B-B穿过第二半导体层108。
根据一些实施例，使用一个或多个蚀刻工艺去除伪栅极结构112以形成栅极沟槽。根据一些实施例，栅极沟槽暴露有源区104N和104P的沟道区。在一些实施例中，栅极沟槽还暴露面向沟道区的栅极间隔层118的内侧壁。
根据一些实施例，使用蚀刻工艺去除有源区104N和104P的第一半导体层106以形成间隙。内部间隔层124可以用作蚀刻工艺中的蚀刻停止层，这可以保护源极/漏极部件122N和122P免受损坏。在一些实施例中，间隙还暴露了面向沟道区的内部间隔层124的内侧壁。用于去除伪栅极结构112和第一半导体层106的蚀刻工艺可以是各向异性蚀刻工艺(如干等离子体蚀刻)，各向同性蚀刻工艺(如干化学蚀刻)，远程等离子体蚀刻或湿化学蚀刻，和/或其组合。
根据一些实施例，在蚀刻工艺之后，暴露出第二半导体层108的主表面。根据一些实施例，有源区104N和104P的暴露的第二半导体层108形成用作所得半导体器件(例如，纳米结构晶体管，如GAA-FET)的沟道层的纳米结构108的组。
根据一些实施例，最终栅极堆叠件136(包括136_1至136_4)形成在栅极沟槽和间隙中，从而包裹纳米结构108，如图4F-1、图4F-3、图4F-4和图4F-5所示。在一些实施例中，最终栅极堆叠件136在Y方向上延伸。也就是说，根据一些实施例，最终栅极堆叠件136具有平行于Y方向的纵轴。最终栅极堆叠件136与沟道区接合，使得电流可以在操作期间在源极/漏极区之间流动。在一些实施例中，每个最终栅极堆叠件136包括界面层138、栅极介电层140和金属栅电极层142(包括142N和142P)，如图4F-1、图4F-3和图4F-5所示。
在一些实施例中，界面层138由化学形成的氧化硅制成。在一些实施例中，界面层138使用一种或多种清洁工艺形成，例如包括臭氧(O3)、氨水-过氧化氢-水混合物和/或盐酸-过氧化氢-水混合物。根据一些实施例，来自纳米结构108和下部鳍元件103的半导体材料被氧化以形成界面层138。
根据一些实施例，栅极介电层140沿着界面层138、隔离结构110的上表面、栅极间隔层118的侧壁和内部间隔层124的侧壁共形地形成。栅极介电层140由高k介电层制成。在一些实施例中，高k介电层是具有高介电常数(k值)的介电材料，例如大于7.9，例如大于13。在一些实施例中，高k介电层包括氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、Al2O3、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO2、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfCiO、(Ba，Sr)TiO3(BST)、Si3N4、氮氧化物(SiON)、其组合或另一种合适的材料。高k介电层可以使用ALD、PVD、CVD和/或另一种合适的技术沉积。
根据一些实施例，在P型阱区PW上形成金属栅电极层142N，在N型阱区NW上形成金属栅电极层142P。在一些实施例中，金属栅电极层142N和142P由多种导电材料制成，例如金属、金属合金、导电金属氧化物和/或金属氮化物、另一种合适的导电材料和/或其组合。例如，金属栅电极层142N和142P可以由Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Re、Ir、Co、Ni、另一种合适的导电材料或其多层制成。
金属栅电极层142N和142P可以是多层结构，具有扩散阻挡层、具有选定功函数的功函数层以提高n沟道FET和p沟道FET的器件性能(例如阈值电压)、防止功函数层氧化的盖层、将功函数层粘附到下一层的胶层、降低栅极堆叠件总电阻的金属填充层和/或另一个合适的层的各种组合。金属栅电极层142N和142P可以使用ALD、PVD、CVD、电子束蒸发或另一种合适的技术形成。金属栅电极层142N和142P可以分别形成用于n沟道FET和p沟道FET，它们可以使用不同的功函数材料。在替代实施例中，金属栅电极层142N的导电材料与金属栅电极142P的导电材料相同。
根据一些实施例，可以在半导体结构100_1上执行诸如CMP的平坦化工艺，以去除形成在第一层间介电层134上方的栅极介电层140和金属栅电极层142N和142P的材料。包裹在纳米结构108周围的最终栅极堆叠件136与相邻的源极/漏极部件122N或122P结合以形成纳米结构晶体管。
根据一些实施例，在P型阱区PW中的(有源区104N的)纳米结构108上形成的晶体管是n沟道纳米结构晶体管，例如下拉晶体管PD-1和PD-2以及传输门晶体管PG-1和PG-2。根据一些实施例，在N型阱区NW中的(有源区104P的)纳米结构108上形成的晶体管是p沟道纳米结构晶体管，例如上拉晶体管PU-1和PU-2。
根据一些实施例，传输门晶体管PG-1和PG-2的纳米结构108在Y方向上具有尺寸D1，尺寸D1基本等于有源区104N的较窄部分104A的尺寸D1。根据一些实施例，下拉晶体管PD-1和PD-2的纳米结构108在Y方向上具有尺寸D2，尺寸D2基本等于有源区104N的较宽部分104B的尺寸D2。尺寸D2比尺寸D1大了距离D5。根据一些实施例，上拉晶体管PU-1和PU-2的纳米结构108在Y方向上具有尺寸D6，其基本等于有源区104P的第二部分104D的尺寸D6。
根据本公开的一些实施例，由于下拉晶体管PD-1和PD-2的纳米结构108比传输门晶体管PG-1和PG-2的纳米材料108宽，饱和电流β比率可能会增加，这可能会提高所得SRAM单元的单元性能，例如更高的操作电压(Vmax)和更高的单元电流、更宽的读取裕度度量和/或更快的操作速度。
根据一些实施例，栅极隔离结构144形成在最终栅极堆叠件136、栅极间隔层118、第一层间介电层134和接触蚀刻停止层132中和/或穿过它们，如图4F-1、图4F-2、图4F-4和图4F-5所示。根据一些实施例，栅极堆叠件136被栅极隔离结构144切割成几个彼此物理和电隔离的区段。栅极隔离结构144也可以称为切割金属栅极(CMG)图案。
根据一些实施例，如图4F-1和图4F-2所示，栅极隔离结构144穿过栅极堆叠件136的部分延伸到比穿过第一层间介电层134的部分更深的位置。在一些实施例中，如图4F-4和图4F-5所示，栅极隔离结构144穿过栅极堆叠件136的部分比栅极隔离结构144穿过第一层间介电层134的部分宽，这可以减少栅极堆叠件136和源极/漏极部件122N/122P之间的重叠面积，从而减少所得SRAM单元的寄生电容。
栅极隔离结构144由诸如氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、掺氧碳氮化硅(Si(O)CN)、氧化硅(SiO2)的介电材料或诸如LaO、AlO、AlON、ZrO、HfO、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN的高k介电材料制成，或其组合。
栅极隔离结构144的形成包括使用光刻和蚀刻工艺对半导体结构100_1进行图案化，以形成栅极切割开口(其中将形成栅极隔离结构44)。蚀刻工艺可以包括干蚀刻，如反应离子蚀刻(RIE)、中性束蚀刻(NBE)、电感耦合等离子体(ICP)蚀刻、电容耦合等离子体(CCP)蚀刻、另一种合适的方法或其组合。根据一些实施例，栅极隔离结构144的形成还包括沉积用于栅极隔离结构144的介电材料以过填充栅极切割开口。在一些实施例中，沉积工艺是ALD、CVD(如LPCVD、PECVD、HDP-CVD或HARP)、另一种合适的技术或其组合。之后，根据一些实施例，对栅极隔离结构144的介电材料执行平坦化工艺，直到暴露出第一层间介电层134。平面化可以是CMP、回蚀刻工艺或其组合。
图4G-1、图4G-2和图4G-3示出了根据一些实施例的在形成蚀刻停止层146、第二层间介电层148、接触插塞150、蚀刻停止层156、第三层间介电层158和通孔160之后的半导体结构100_1。
根据一些实施例，如图4G-1至图4G-3所示，在半导体结构100_1上顺序形成蚀刻停止层146和第二层间介电层148。在一些实施例中，蚀刻停止层146由介电材料制成，例如氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)、碳化硅(SiC)、掺氧碳化硅(SiC:O)、掺氧碳氮化硅(Si(O)CN)或其组合。在一些实施例中，第二层间介电层148由介电材料制成，例如USG、BPSG、FSG、PSG、BSG和/或另一种合适的介电材料。在一些实施例中，使用CVD(如HDP-CVD、PECVD、HARP或FCVD)、另一种合适的技术或其组合来沉积蚀刻停止层146和第二层间介电层148。
根据一些实施例，接触插塞150穿过第二层间介电层148、蚀刻停止层146、第一层间介电层134和接触蚀刻停止层132形成。根据一些实施例，接触插塞150连接在源极/漏极部件122N/122P上。在一些实施例中，接触插塞150的形成包括使用光刻和蚀刻工艺对半导体结构100_1进行图案化，以形成接触开口(接触插塞将在此处形成)，直到暴露源极/漏极部件122N/122P。蚀刻工艺可以包括干蚀刻，如RIE、NBE、ICP蚀刻、CCP蚀刻、另一种合适的方法或其组合。
根据一些实施例，硅化物层152形成在源极/漏极部件122N和122P的暴露表面上。在一些实施例中，硅化物层152由WSi、NiSi、TiSi和/或CoSi制成。在一些实施例中，硅化物层152的形成包括沉积金属材料，然后进行一个或多个退火工艺。根据一些实施例，来自源极/漏极部件122N和122P的半导体材料(例如Si)与金属材料反应以形成硅化物层152。然后，例如使用湿蚀刻去除未反应的金属材料。
根据一些实施例，使用沉积工艺和回蚀刻工艺沿接触开口的侧壁形成接触衬垫154。在一些实施例中，接触衬垫154由绝缘材料制成，例如介电材料(例如，SiC、LaO、AlO、AlON、ZrO、HfO、SiN、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、SiN、HfSi或SiO)；或未掺杂的硅(Si)。
之后，根据一些实施例，沉积用于接触插塞150的一种或多种导电材料以过填充接触开口。在一些实施例中，使用CVD、PVD、电子束蒸发、ALD、ECP、ELD、另一种合适的方法或其组合来沉积一种或多种导电材料，以过填充接触开口。使用例如CMP来平坦化第二层间介电层148上的一种或多种导电材料。
接触插塞150可以具有多层结构。例如，阻挡/粘合层(未示出)可以可选地沿着接触开口的侧壁和底面沉积。阻挡/粘合层可以由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钴钨(CoW)、另一种合适的材料或其组合制成。然后在阻挡/粘合层(如果形成的话)上沉积金属块体层，以填充接触开口的其余部分。在一些实施例中，金属块体层由一种或多种具有低电阻和良好间隙填充能力的导电材料制成，例如钴(Co)、镍(Ni)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铑(Rh)、铱(Ir)、铂(Pt)、铝(Al)、钌(Ru)、钼(Mo)、另一种合适的金属材料或其组合。
根据一些实施例，如图4G-1至图4G-3所示，在半导体结构100_1上顺序形成蚀刻停止层156和第三层间介电层158。在一些实施例中，蚀刻停止层156由介电材料制成，例如氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)、碳化硅(SiC)、掺氧碳化硅(SiC:O)、掺氧碳氮化硅(Si(O)CN)或其组合。在一些实施例中，第三层间介电层158由介电材料制成，例如USG、BPSG、FSG、PSG、BSG和/或另一种合适的介电材料。在一些实施例中，使用CVD(如HDP-CVD、PECVD、HARP或FCVD)、另一种合适的技术或其组合来沉积蚀刻停止层156和第三层间介电层158。
根据一些实施例，形成通孔160以着落在接触插塞150和栅极堆叠件136上，如图4G-1和图4G-2所示。根据一些实施例，通过接触插塞150电连接到纳米结构晶体管的源极/漏极端子的通孔160也可以称为源极/漏极通孔(VS或VD)。电连接到纳米结构晶体管的栅极端子的通孔160也可以称为栅极通孔(VG)。
在一些实施例中，通孔160的形成包括使用光刻和蚀刻工艺对半导体结构100_1进行图案化，以形成通孔开口(其中将形成通孔160)。蚀刻工艺可以包括干蚀刻，如RIE、NBE、ICP蚀刻、CCP蚀刻、另一种合适的方法或其组合。之后，根据一些实施例，使用CVD、PVD、电子束蒸发、ALD、ECP、ELD、另一种合适的方法或其组合来沉积一种或多种导电材料，以过填充通孔开口。使用例如CMP来平坦化第三层间介电层158的上表面上的一种或多种导电材料。
通孔160可以具有多层结构。例如，阻挡/粘合层(未示出)可以可选地沿着通孔开口的侧壁和底面沉积。阻挡层可以由Ta、TaN、Ti、TiN、CoW、另一种合适的材料或其组合制成。然后在阻挡/粘合层(如果形成的话)上沉积金属块体层，以填充通孔开口的剩余部分。在一些实施例中，金属块体层由一种或多种导电材料制成，例如Co、Ni、W、Ti、Ta、Cu、Rh、Ir、Pt、Al、Ru、Mo或其组合。
半导体结构100_1可以经历进一步的前侧BEOL工艺，以在半导体结构100_1上形成各种互连导电部件(未示出)，例如金属层和相邻两个金属层之间的通孔。根据本公开的实施例，在不增加SRAM单元的单元高度的情况下，通过形成具有阶进的有源区104N和104P，增加了下拉晶体管的沟道宽度，从而提高了所得SRAM单元的单元性能，同时防止了源极/漏极合并风险的增加。
图5A、图5B和图5C是示出根据本公开的一些实施例的具有平滑阶进的有源区的平面图。除了有源区的过渡区TR的尺寸之外，图5A、图5B和图5C的实施例与图4A至图4G-3的实施例相似。
由于光刻和蚀刻工艺的特性，有源区104N的过渡区TR可以具有各种尺寸。例如，在一些实施例中，如图5A所示，有源区104N的过渡区TR被限制在栅极间隔层118之间，并且不与栅极间隔层118重叠。在一些实施例中，有源区104N的过渡区TR在相邻的伪栅极结构112(或相邻的栅极堆叠件136)正下方延伸，如图5B所示。在一些实施例中，如图5C所示，有源区104N的过渡区TR被限制在相邻的伪栅极结构112(或相邻的栅极堆叠件136)之间，并且不与相邻的伪栅极结构112(或者相邻的栅极堆叠件136)重叠。尽管图5A、图5B和图5C仅示出了具有各种平滑阶进的有源区104N，但有源区104P也具有类似的阶进轮廓。
图6A和图6B是示出根据本公开的一些实施例的具有尖锐阶进的有源区的形成的平面图。图6A和图6B是对应于平面A-A的平面图。
根据一些实施例，可以使用两个图案化工艺来执行有源区104N和104P的形成。在一些实施例中，对外延堆叠(包括第一半导体层106和第二半导体层108)和下面的阱区NW和PW执行第一图案化工艺(包括光刻和蚀刻工艺)，以形成有源区104N和104P。如图6A所示，根据一些实施例，有源区104N和104P是不具有阶进的半导体条带。
根据一些实施例，然后在有源区104N和104P上执行第二图案化工艺(包括光刻和蚀刻工艺)，以部分地切割有源区104N和104P，从而在有源区104N和104P的侧面形成阶进，如图6B所示。根据一些实施例，在第一和第二光刻工艺中使用的掩模图案不具有阶进轮廓，因此有源区104N和104P可以形成有尖锐阶进。
如图6B所示，根据一些实施例，有源区104N和104P的下部鳍元件103可以具有与图4A所示布局的有源区104P和104N基本相同的轮廓。根据一些实施例，连接壁S3和S7在Y方向上延伸。在一些实施例中，连接壁S7与连接壁S3对齐。
图6C-1和图6C-2是根据本公开的一些实施例的SRAM单元的半导体结构100_1的平面图，分别对应于平面A-A和平面B-B。根据一些实施例，可以对图6B的有源区104N和104P执行图4D-1至图4G-3中描述的上述步骤，从而形成SRAM单元的纳米结构晶体管，如图6C-1和图6C-2所示。
图7A示出了根据本公开的一些实施例的图2中SRAM的GP组的一半的布局。图7B-1和图7B-2是图7A的SRAM单元的半导体结构100_2的平面图，对应于平面A-A和平面B-B。
根据一些实施例，如图7A所示，有源区104N的阶进可以与下拉晶体管PD-1和PD-2的栅极堆叠件136重叠(如在其正上方)，并且有源区104P的阶进可以和上拉晶体管PU-1和PU-2的栅极堆叠件136重叠(如在其正下方)。根据一些实施例，如图7B-1所示，有源区104N和104P的下部鳍元件103具有尖锐阶进，并且具有与图7A所示布局的有源区104N和104P基本相同的轮廓。
在一些实施例中，下拉晶体管PD-1和PD-2的纳米结构108在面向上拉晶体管PU-1和PU-2的一侧具有阶进，如图7B-2所示。根据一些实施例，下拉晶体管PD-1和PD-2的纳米结构108包括尺寸为D1的较窄部分和尺寸为D2的较宽部分。相应地，上拉晶体管PU-1和PU-2的纳米结构108在相对侧具有阶进。
图8A示出了根据本公开的一些实施例的图2中SRAM的GP组的一半的布局。图8B-1和图8B-2是图8A的SRAM单元的半导体结构100_3的平面图，对应于平面A-A和平面B-B。
根据一些实施例，有源区104N的阶进可以与传输门晶体管PG-1和PG-2的栅极堆叠件136重叠(在其正下方)，并且有源区104P不具有阶进，如图8A所示。根据一些实施例，如图8B-1所示，有源区104N的下部鳍元件103具有尖锐阶进，并且具有与图8A所示布局的有源区104N基本相同的轮廓。
在一些实施例中，如图8B-2所示，传输门晶体管PG-1和PG-2的纳米结构108在面向上拉晶体管PU-1和PU-2的一侧具有阶进。根据一些实施例，如图7B-2所示，传输门晶体管PG-1和PG-2的纳米结构108包括尺寸为D1的较窄部分和尺寸为D2的较宽部分。
图9A是示出根据本公开的一些实施例的有源区的平面图。图9A的实施例类似于图7A至图7B-2的实施例，除了有源区104N具有平滑阶进。根据一些实施例，如图9A所示，有源区104N的过渡区TR与下拉晶体管PD-1和PD-2的栅极堆叠件136(或伪栅极结构112)重叠(在其正下方)。
图9B是示出根据本公开的一些实施例的有源区的平面图。图9B的实施例类似于图8A至图8B-2的实施例，除了有源区104N具有平滑阶进。根据一些实施例，如图9B所示，有源区104N的过渡区TR与传输门晶体管PG-1和PG-2的栅极堆叠件136(或伪栅极结构112)重叠(在其正下方)。
图10A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。图10B是图10A的SRAM单元的半导体结构100_4的平面图，对应于平面B-B。图10A和图10B的实施例类似于图4A至图4G-3的实施例，除了有源区104N在相对侧具有突起。
根据一些实施例，在相邻下拉晶体管PD-1和PD-2的N型源极/漏极部件之间合并的风险相对较低的一些实施例中，如图10A所示，每个有源区104N包括突出部分104Q和104Q’。根据一些实施例，突出部分104Q在Y方向上朝向相邻的有源区104P延伸距离D5，并且突出部分104Q'在Y方向上朝向相邻的有源区104N延伸距离D5’。在一些实施例中，距离D5’基本等于距离D5。
在一些实施例中，如图10A所示，相邻有源区104N的较窄部分104A之间的距离D3大于相邻有源区104N的较宽部分104B之间的距离D4。
在一些实施例中，有源区104N的较窄部分104A和有源区104P的第一部分104C之间的距离D7基本等于有源区104N的较宽部分104B和有源区104的第二部分104D之间的距离D8。
根据一些实施例，有源区104N和104P的下部鳍元件103可以具有与图10A所示布局的有源区104P和104N基本相同的轮廓。在一些其他实施例中，有源区104N和104P的下部鳍元件103可以具有上述平滑阶进。
图11A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。图11B是图11A的SRAM单元的半导体结构100_5的平面图，对应于平面B-B。图11A和图11B的实施例类似于图4A至图4G-3的实施例，除了有源区104P不具有阶进。
在下拉晶体管PD-1或PD-2的N型源极/漏极部件与相邻上拉晶体管PU-1或PU-2的P型源极/漏极部件之间合并的风险相对较低的一些实施例中，有源区104P是不具有阶进的半导体条带。在一些实施例中，有源区104N的较窄部分104A和有源区104P的第一部分104C之间的距离D7大于有源区104N的较宽部分104B和有源区104的第二部分104D之间的距离D8。
根据一些实施例，有源区104N和104P的下部鳍元件103可以具有与图11A所示布局的有源区104P和104N基本相同的轮廓。在一些其他实施例中，有源区104N的下部鳍元件103可以具有上述平滑阶进。
图12A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。图12B是根据本公开的一些实施例的与平面B-B对应的图12A的SRAM单元的半导体结构100_6的平面图。图12A和图12B的实施例类似于图10A和10B的实施例，除了有源区104P不具有阶进。
在源极/漏极部件之间合并的风险相对较低的一些实施例中，相邻有源区104N的较窄部分104A之间的距离D3大于相邻有源区104的较宽部分104B之间的距离D4，并且有源区104N的较较窄部104A和有源区104P的第一部分104C之间的距离D7大于有源区104N的较宽部分104B和有源区104P的第二部分104D之间的距离D8。
根据一些实施例，有源区104N和104P的下部鳍元件103可以具有与图12A所示布局的有源区104P和104N基本相同的轮廓。在一些其他实施例中，有源区104N的下部鳍元件103可以具有上述平滑阶进。
图13A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。图13B-1和图13B-2是与图13A的线Y1-Y1和线Y2-Y2对应的SRAM单元的半导体结构100_7的截面图。图13B-3是与图13B-1的平面B-B相对应的平面图。图13A至图13B-3的实施例类似于图4A至图4G-3的实施例，除了半导体结构100_7可用于高密度设计的SRAM。
在一些实施例中，有源区104P(或上拉晶体管PU-1和PU-2的纳米结构108)的尺寸D6基本等于有源区104N(或传输门晶体管PG-1和PG-2的纳米材料108)的较窄部分104A的尺寸D1。
图14A示出了根据本公开的一些实施例的图4A的布局上的背侧接触插塞208的配置。
根据一些实施例，下拉晶体管PD-1和下拉晶体管PD-2的源极端子通过背侧接触插塞208电连接到背侧VSS电源轨。背侧电源轨可以降低BEOL(后端制程)金属层的整体电阻和/或衬底前侧金属布线的复杂性。
图14B-图14E是示出根据本公开的一些实施例，在与图14A的Y2-Y2线对应的各个中间阶段形成SRAM单元的半导体结构100_8的截面图。
图14B示出了根据一些实施例在翻转半导体结构100_8之后的半导体结构100_6。
根据一些实施例，半导体结构100_8被上下翻转，如图14B所示。在一些实施例中，载体衬底(未示出)可以在翻转半导体结构100_8之前形成并密封半导体结构100_6的前侧，以在后续的背侧工艺期间保护半导体结构100的组件。根据一些实施例，在翻转半导体结构100_8之后，衬底102的背侧(半导体结构100_8的背侧)面向上。
图14C示出了根据一些实施例的在去除工艺之后的半导体结构100_8。
根据一些实施例，使用诸如CMP的平坦化工艺、蚀刻工艺或其组合从半导体结构100_8的背侧去除衬底102和阱区PW和NW，直到暴露出隔离结构110，如图14C所示。在一些实施例中，下部鳍元件103也可以在去除过程中变薄。
图14D示出了根据一些实施例的在形成接触开口206之后的半导体结构100_8。
根据一些实施例，如图14D所示，使用光刻和蚀刻工艺对下部鳍元件103进行图案化工艺，以形成接触开口206。根据一些实施例，图案化工艺包括在半导体结构100_8的背侧上形成掩模层202。根据一些实施例，掩模层202具有与下拉晶体管PD-1的源极/漏极部件122N相对应的开口204。
掩模层202可以由氮化硅、氧化硅、碳掺杂二氧化硅(例如SiO2:C)、金属氧化物(例如AlO、TiO、LaO、HfO等)、无氮抗反射层(NFARL)、氮化钛(TiN)、氮化硼(BN)、其多层、另一种合适的材料或其组合制成。例如，掩模层202沉积在半导体结构100_8的背侧上，然后通过旋涂在掩模层的材料上形成光刻胶，并通过使用适当的光掩模将光刻胶暴露于光来图案化。光刻胶的暴露或未暴露部分可以根据使用正光刻胶还是负光刻胶来去除。可以使用图案化的光刻胶层蚀刻掩模层202的材料以形成开口204。
根据一些实施例，图案化工艺还包括使用掩模层202执行蚀刻工艺，以去除下部鳍元件103、半导体隔离部件126和介电隔离部件128，从而形成暴露源极/漏极部件122N的接触开口206。蚀刻工艺可以包括干蚀刻，如RIE、NBE、ICP蚀刻、CCP蚀刻、另一种合适的方法或其组合。
图14E示出了根据一些实施例的在形成背侧接触插塞208之后的半导体结构100_8。应当注意，图14E中的半导体结构100被示出为其前侧朝上。
根据一些实施例，硅化物层210形成在从接触开口206暴露的源极/漏极部件122N的背侧上，如图14E所示。在一些实施例中，硅化物层210由WSi、NiSi、TiSi和/或CoSi制成。在一些实施例中，硅化物层210的形成包括沉积金属材料，然后进行一个或多个退火工艺。根据一些实施例，来自源极/漏极部件122N的半导体材料(例如Si)与金属材料反应以形成硅化物层210。
根据一些实施例，如图14E所示，然后在接触开口206中的硅化物层210上形成背侧接触插塞208。根据一些实施例，接触插塞208电连接到随后形成的背侧VSS电源线。在一些实施例中，背侧接触插塞208在Y方向上的尺寸D2大于位于传输门晶体管PG-1正下方的下部鳍元件103的尺寸D1(即，有源区104N的较窄部分104A)。
根据一些实施例，接触插塞208的形成包括沉积一种或多种导电材料，以使接触插塞108过填充接触开口206。在一些实施例中，使用CVD、PVD、电子束蒸发、ALD、ECP、ELD、另一种合适的方法或其组合来沉积一种或多种导电材料，以过填充接触开口206。使用例如CMP平坦化一种或多种导电材料，直到暴露出掩模层202。
接触插塞208可以具有多层结构。例如，阻挡/粘合层(未示出)可以可选地沿着接触开口206的侧壁和底面沉积。阻挡层可以由Ta、TaN、Ti、TiN、CoW、另一种合适的材料或其组合制成。然后，在阻挡/粘合层(如果形成的话)上沉积金属块体层，以填充接触开口206的剩余部分。在一些实施例中，金属块体层由一种或多种导电材料制成，例如Co、Ni、W、Ti、Ta、Cu、Rh、Ir、Pt、Al、Ru、Mo或其组合。
半导体结构100_8可以经历进一步的背侧BEOL工艺，以在半导体结构100的背侧上形成各种互连导电部件(未示出)，例如背侧金属层、相邻两个金属层之间的通孔、钝化层、凸块焊盘等。
图15A示出了根据本公开的一些实施例的图13A的布局上的背侧接触插塞208的配置。图15B是对应于图15A的线Y2-Y2的SRAM单元的半导体结构100_9的截面图。
在一些实施例中，半导体结构100_9可用于具有高密度设计的SRAM。根据一些实施例，下拉晶体管PD-1和下拉晶体管PD-2的源极端子通过背侧接触插塞208电连接到背侧VSS电源轨，如图15A所示。根据一些实施例，背侧接触插塞208的材料和形成与上述图14B-图14E中描述的背侧接触插塞208的材料或形成相同或相似。
与具有高电流设计的SRAM相比，具有高密度设计的SRAM的有源区相对较窄，因此形成背侧接触插塞的处理更加困难。在本公开的实施例中，有源区104N包括其上形成下拉晶体管的较宽部分104B，这可以降低形成电连接到VSS电源轨的背侧接触插塞的处理难度。
根据一些实施例，有源区104N和104P的下部鳍元件103可以具有与图15A所示布局的有源区104P和104N基本相同的轮廓。在一些其他实施例中，有源区104P的下部鳍元件103可以具有上述平滑阶进。
图16A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。图16B-1和图16B-2是与图16A的线Y1-Y1和线Y2-Y2对应的SRAM单元的半导体结构100_10的截面图。图16B-3是与图16B-1的平面B-B相对应的平面图。
在一些实施例中，图16A的SRAM具有高电流设计。根据一些实施例，如图16A所示，每个有源区104N是不具有阶进的半导体条带。在一些实施例中，有源区104N在Y方向上具有尺寸D1。根据一些实施例，每个有源区104P是具有突出部分104R的半导体条带，如图16A所示。根据一些实施例，突出部分104R在Y方向上朝向相邻的有源区104P延伸距离D9。也就是说，根据一些实施例，如图16A所示，每个有源区104P包括较窄的第一部分104C和较宽的第二部分104D。根据一些实施例，第一部分104C是其上没有形成功能晶体管的伪区域，上拉晶体管PU-1和PU-2形成在较宽的第二部分104D上。在一些实施例中，第一部分104C在Y方向上具有尺寸D6。在一些实施例中，第二部分104D的尺寸D6’大于尺寸D6且小于尺寸D1。
根据本公开的一些实施例，通过形成具有阶进的有源区104P，下拉晶体管PD-1和PD-2可以具有更宽的沟道宽度(例如，尺寸D6’)，而不会增加SRAM单元的单元高度。因此，饱和电流的“α比率”，即上拉晶体管的Idsat与传输门晶体管Idsat的比率，可能会增加，这可能会提高所得SRAM单元的单元性能，例如，更高的操作电压(例如Vmax和/或Vmin)、更高的单元电流、更宽的读取容限度量和/或更快的操作速度。
在一些实施例中，距离D9在约2nm至约30nm的范围内。距离D9与栅极长度的比率在约2至约5的范围内。尺寸D6在约6nm至约35nm的范围内。尺寸D6与栅极长度的比率在约0.6至约2的范围内。在一些实施例中，尺寸D6’在约6nm至约35nm的范围内。尺寸D6’与栅极长度的比率在约0.6至约2的范围内。
在一些实施例中，尺寸D6’与尺寸D6的比率(D6’/D6)在约1.02至约2的范围内。如果该比率太小(例如，小于1.02)，则α比率可能增加得太小，并且所得SRAM的单元性能可能不会显著提高。如果该比率太大(例如，大于2)，则阶进过渡可能太长，使得有源区可能具有不期望的轮廓。
图17A示出了根据本公开的一些实施例的图2中SRAM的组GP的布局。图17B-1和图17B-2是与图17A的线Y1-Y1和线Y2-Y2对应的SRAM单元的半导体结构100_11的截面图。图17B-3是与图17B-1的B-B平面相对应的平面图。除了半导体结构100_11可用于具有高密度设计的SRAM之外，图17A至图17B-3的实施例类似于图16A至图16B-3的实现例。
在一些实施例中，有源区104P的第一部分104C的尺寸D6基本等于有源区104N(或传输门晶体管PG-1和PG-2以及下拉晶体管PD-1和PD-2的纳米结构108)的较窄部分104A的尺寸D1。在一些实施例中，有源区104P的第二部分104D(或上拉晶体管PU-1和PU-2的纳米结构108)的尺寸D6’大于尺寸D1。
图18A示出了根据本公开的一些实施例的图17A布局上的背侧接触插塞208的配置。图18B是对应于图18A的线Y2-Y2的SRAM单元的半导体结构100_12的截面图。
在一些实施例中，半导体结构100_12可用于具有高密度设计的SRAM。根据一些实施例，如图18A所示，上拉晶体管PU-1和PU-2的源极端子通过背侧接触插塞208电连接到背侧VDD电源轨。根据一些实施例，背侧接触插塞208的材料和形成类似于上述图14B-图14E中描述的背侧接触插塞208的材料与形成。
与具有高电流设计的SRAM相比，具有高密度设计的SRAM的有源区相对较窄，因此形成背侧接触插塞的处理更加困难。在本公开的实施例中，有源区104P包括形成上拉晶体管的较宽的第二部分104D，这可以降低形成电连接到VDD电源轨的背侧接触插塞的处理难度。
如上所述，本公开的方面涉及形成包括纳米结构晶体管的SRAM器件的半导体结构。有源区104N可以具有阶进，因此可以实现下拉晶体管PD-1/PD-2和传输门晶体管PG-1/PG-2的性能的独立调节。因为下拉晶体管PD-1/PD-2的沟道宽度大于传输门晶体管PG-1/PG-2的沟道宽度，饱和电流的β比率可能会增加，这可能会提高所得SRAM单元的单元性能，例如更高的操作电压(例如Vmax)、更高的单元电流、更宽的读取裕度度量和/或更快的操作速度。
可以提供半导体结构及其形成方法的实施例。形成半导体结构的方法可以包括形成有源区。有源区的第一部分可以比有源区的第二部分宽。结果，形成在有源区的第一部分上的下拉晶体管可以具有比形成在有源区的第二部分上的传输门晶体管更强的性能。因此，可以提高所得到SRAM单元的单元性能。
在一些实施例中，提供了一种用于形成半导体结构的方法。该方法包括形成第一有源区，在第一有源区中第一半导体层和第二半导体层交替堆叠在第一下部鳍元件上方。在平面图中，第一有源区包括第一部分和比第一部分窄的第二部分。该方法还包括去除第一有源区的第一半导体层。第一有源区的第一部分的第二半导体层形成多个第一纳米结构，并且第一有源区的第二部分的第二半导体层形成多个第二纳米结构。该方法还包括形成围绕第一纳米结构的第一栅极堆叠件，以及形成围绕第二纳米结构的第二栅极堆叠件。
在一些实施例中，第一栅极堆叠件围绕多个第一纳米结构以形成静态随机存取存储器单元的下拉晶体管，并且第一栅极堆叠件围绕多个第二纳米结构以形成静态随机存取存储器单元的传输门晶体管。
在一些实施例中，方法还包括：形成第二有源区，在第二有源区中第一半导体层和第二半导体层交替堆叠在第二下部鳍元件上方；去除第二有源区的第一半导体层以形成多个第三纳米结构和多个第四纳米结构；形成第一栅极堆叠件以围绕多个第三纳米结构；以及形成第二栅极堆叠件以围绕多个第二纳米结构，其中，多个第一纳米结构和多个第三纳米结构之间的第一距离基本等于多个第二纳米结构和多个第四纳米结构之间的第二距离。
在一些实施例中，在平面图中，第一有源区的第一部分具有沿第一水平方向延伸的第一侧壁，第二有源区的第二部分具有沿第一水平方向延伸的第二侧壁，并且第一侧壁通过连接壁连接到第二侧壁。
在一些实施例中，连接壁在垂直于第一水平方向的第二水平方向上延伸。
在一些实施例中，连接壁是弯曲的或是沿与第一水平方向倾斜的方向延伸的直线。
在一些实施例中，连接壁与第一栅极堆叠件或第二栅极堆叠件重叠。
在一些实施例中，方法还包括：在第一下部鳍元件上形成源极/漏极部件，以邻接多个第一纳米结构和多个第二纳米结构二者。
在一些实施例中，方法还包括：对第一下部鳍元件进行图案化，以形成暴露源极/漏极部件的底部的开口；以及在开口中形成接触插塞。
在一些实施例中，提供了一种用于形成半导体结构的方法。该方法包括在衬底上方交替地堆叠牺牲层和沟道层，并对牺牲层、沟道层和衬底进行图案化，以在衬底的p型阱中形成第一鳍结构、并在衬底的n型阱中形成为第二鳍结构。第一鳍结构包括条带部分和朝向第二鳍结构延伸的第一突出部分。该方法还包括跨过第一鳍结构和第二鳍结构形成伪栅极结构。伪栅极结构与第一鳍结构的第一突出部分重叠。
在一些实施例中，第一有源区的突出部分在平行于第一伪栅极结构的纵长轴的第一方向上朝向第二鳍结构延伸一距离。
在一些实施例中，第一有源区的条带部分在第一方向上具有第一尺寸，并且第二鳍结构在第一方向上具有第二尺寸，并且第二尺寸基本上等于第一尺寸。
在一些实施例中，牺牲层、沟道层和衬底被图案化以在衬底的p型阱中形成第三鳍结构，并且第一鳍结构包括朝向第三鳍结构延伸的第二突出部分。
在一些实施例中，图案化牺牲层、沟道层和衬底包括：在第一蚀刻工艺中蚀刻牺牲层、沟道层和衬底以形成第一半导体条带和第二半导体条带；以及在第一蚀刻工艺之后的第二蚀刻工艺中蚀刻第一半导体条带和第二半导体条带，其中，部分地切割第一半导体条带以形成第一鳍结构，并且部分地去除第二半导体条带以形成第二鳍结构。
在一些实施例中，方法还包括：去除伪栅极结构；去除第一鳍结构和第二鳍结构的牺牲层；以及形成围绕第一鳍结构和第二鳍结构的沟道层的栅极堆叠件。
在一些实施例中，提供了一种半导体结构。半导体结构包括第一静态随机存取存储器单元的第一下拉晶体管和第一静态随机存取存储器单元的传输门晶体管。第一下拉晶体管包括多个第一纳米结构和围绕第一纳米结构并沿第一方向延伸的第一栅极堆叠件。传输门晶体管包括多个第二纳米结构和围绕多个第二纳米结构并沿第一方向延伸的第二栅极堆叠件。多个第一纳米结构在第一方向上具有第一尺寸，多个第二纳米结构在第二方向上具有第二尺寸，并且第一尺寸大于第二尺寸。
在一些实施例中，第一下拉晶体管和传输门晶体管共享源极/漏极部件。
在一些实施例中，半导体结构还包括：第一静态随机存取存储器单元的上拉晶体管，其中，上拉晶体管包括：多个第三纳米结构；和第一栅极堆叠件，围绕多个第三纳米结构；以及鳍元件，位于多个第三纳米结构下方，其中，在平面图中，鳍元件是沿第二方向延伸的条带，条带具有与多个第三纳米结构重叠的阶进，阶进在面向多个第一纳米结构的第一侧具有凹陷，并且阶进在与第一侧相对的第二侧具有突起。
在一些实施例中，半导体结构还包括：鳍元件，位于多个第一纳米结构和多个第二纳米结构下方，其中，鳍元件是沿第二方向延伸的条带，条带具有与多个第一纳结构重叠的阶进，并且阶进在相对侧具有两个突起。
在一些实施例中，半导体结构还包括：第二静态随机存取存储器单元的第二下拉晶体管，其中，第二下拉晶体管包括：多个第三纳米结构；和第三栅极堆叠件，围绕多个第三纳米结构并沿第一方向延伸，其中，第一下拉晶体管和第二下拉晶体管共享源极/漏极部件；第一接触插塞，位于源极/漏极部件的背侧表面上；以及第二接触插塞，位于源极/漏极部件的前侧表面上。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
形成第一有源区，在所述第一有源区中第一半导体层和第二半导体层交替堆叠在第一下部鳍元件上方，其中，在平面图中，所述有源区包括第一部分和比所述第一部分窄的第二部分；
去除所述第一有源区的所述第一半导体层，其中，所述第一有源区的所述第一部分的所述第二半导体层形成多个第一纳米结构，并且所述第一有源区的所述第二部分的所述第二半导体层形成多个第二纳米结构；
形成第一栅极堆叠件以围绕所述多个第一纳米结构；以及
形成第二栅极堆叠件以围绕所述多个第二纳米结构。
2.根据权利要求1所述的形成半导体结构的方法，其中，所述第一栅极堆叠件围绕所述多个第一纳米结构以形成静态随机存取存储器单元的下拉晶体管，并且所述第二栅极堆叠件围绕所述多个第二纳米结构以形成所述静态随机存取存储器单元的传输门晶体管。
3.根据权利要求1所述的形成半导体结构的方法，还包括：
形成第二有源区，在所述第二有源区中所述第一半导体层和所述第二半导体层交替堆叠在第二下部鳍元件上方；
去除所述第二有源区的所述第一半导体层以形成多个第三纳米结构和多个第四纳米结构；
形成所述第一栅极堆叠件以围绕所述多个第三纳米结构；以及
形成所述第二栅极堆叠件以围绕所述多个第四纳米结构，
其中，所述多个第一纳米结构和所述多个第三纳米结构之间的第一距离基本等于所述多个第二纳米结构和所述多个第四纳米结构之间的第二距离。
4.根据权利要求1所述的半导体结构的形成方法，其中，在平面图中，所述第一有源区的所述第一部分具有沿第一水平方向延伸的第一侧壁，所述第二有源区的所述第二部分具有沿所述第一水平方向延伸的第二侧壁，并且所述第一侧壁通过连接壁连接到所述第二侧壁。
5.根据权利要求1所述的形成半导体结构的方法，还包括：
在所述第一下部鳍元件上形成源极/漏极部件，以邻接所述多个第一纳米结构和所述多个第二纳米结构二者。
6.根据权利要求5所述的形成半导体结构的方法，还包括：
对所述第一下部鳍元件进行图案化，以形成暴露所述源极/漏极部件的底部的开口；以及
在所述开口中形成接触插塞。
7.一种形成半导体结构的方法，包括：
在衬底上方交替地堆叠牺牲层和沟道层；
对所述牺牲层、所述沟道层和所述衬底进行图案化，以在所述衬底的p型阱中形成第一鳍结构、并在所述衬底的n型阱中形成为第二鳍结构，其中，所述第一鳍结构包括条带部分和朝向所述第二鳍结构延伸的第一突出部分；以及
跨过所述第一鳍结构和所述第二鳍结构形成伪栅极结构，其中，所述伪栅极结构与所述第一鳍结构的所述第一突出部分重叠。
8.根据权利要求7所述的形成半导体结构的方法，其中，所述第一有源区的所述第一突出部分在平行于所述第一伪栅极结构的纵长轴的第一方向上朝向所述第二鳍结构延伸一距离。
9.根据权利要求7所述的形成半导体结构的方法，其中，所述牺牲层、所述沟道层和所述衬底被图案化以在所述衬底的所述p型阱中形成第三鳍结构，并且所述第一鳍结构包括朝向所述第三鳍结构延伸的第二突出部分。
10.一种半导体结构，包括：
第一静态随机存取存储器单元的第一下拉晶体管，其中，所述第一下拉晶体管包括：
多个第一纳米结构；和
第一栅极堆叠件，围绕所述多个第一纳米结构并沿第一方向延伸；以及
所述第一静态随机存取存储器单元的传输门晶体管，其中，所述传输门晶体管包括：
多个第二纳米结构；和
第二栅极堆叠件，围绕所述多个第二纳米结构并沿所述第一方向延伸，
其中，所述多个第一纳米结构在所述第一方向上具有第一尺寸，所述多个第二纳米结构在所述第一方向上具有第二尺寸，并且所述第一尺寸大于所述第二尺寸。
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