CN118571915A - 用于基于纳米带的晶体管的金属栅极制造 - Google Patents

用于基于纳米带的晶体管的金属栅极制造 Download PDF

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Abstract

公开了一种用于基于纳米带的晶体管的金属栅极制造方法以及相关联的晶体管布置、IC结构、和器件。使用本文中描述的金属栅极制造方法制造的示例IC结构可以包括N型纳米带的第一堆叠、P型纳米带的第二堆叠、封围第一堆叠的纳米带的部分并且包括第一堆叠的相邻纳米带之间的NWF材料的第一栅极区、以及封围第二堆叠的纳米带的部分并且包括第二堆叠的相邻纳米带之间的PWF材料的第二栅极区，其中第二栅极区包括在第二堆叠的纳米带的侧壁处的PWF材料，并且进一步包括NWF材料，使得PWF材料在第二堆叠的纳米带的侧壁和NWF材料之间。

Description

用于基于纳米带的晶体管的金属栅极制造
背景技术
在过去的几十年内，集成电路(integrated circuit，IC)中特征的缩放一直是不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限基板面上增加功能单元的密度。例如，缩小晶体管大小允许在芯片上并入增加数量的存储器或逻辑器件，从而导致具有增加容量的产品的制造。然而，对不断增大的容量的努力并非没有问题。优化IC结构的每一个部分的必要性变得越来越重要。
附图说明
通过以下结合随附附图的详细描述，将容易理解实施例。为了便于该描述，类似的附图标记指定类似的结构元件。在随附附图的各图中，实施例是通过示例的方式、并且不是限制的方式图示的。
图1提供了根据本公开一些实施例的示例基于纳米带的场效应晶体管(field-effect transistor，FET)的透视图。
图2是根据一些实施例的使用金属栅极制造来制造具有基于纳米带的晶体管的IC结构的示例方法的流程图。
图3-图16根据一些实施例提供了根据图2的方法的在示例IC结构的制造中的各个阶段的截面侧视图。
图17是根据本文中公开的任何实施例的可以包括本文中公开的任何IC结构的晶片和管芯的俯视图。
图18是根据本文中公开的任何实施例的可以包括本文中公开的任何IC结构的IC器件的侧面截面视图。
图19是根据各种实施例的可以包括本文中公开的任何IC结构的IC封装的侧面截面视图。
图20是根据本文中公开的任何实施例的可以包括本文中公开的任何IC结构的IC器件组件的侧面截面视图。
图21是根据本文中公开的任何实施例的可以包括本文中公开的任何IC结构的示例电气设备的框图。
具体实施方式
本公开的系统、方法和设备每个具有若干创新方面，其中没有一个方面单独负责本文中公开的所有合期望的属性。本说明书中描述的主题的一个或多个实现方式的细节在下面的描述和随附附图中阐述。
为了说明本文中描述的基于纳米带的晶体管的金属栅极制造的目的，首先理解IC制造期间可能出现的现象可能是有用的。以下基本信息可以被视为可以从其适当解释本公开的基础。这样的信息仅是为了解释的目的而提供的，并且因此，不应该以任何方式解释为限制本公开及其潜在应用的广泛范围。
诸如双栅极晶体管、三栅极晶体管、FinFET、和纳米线/纳米带/纳米片晶体管之类的非平面晶体管指的是具有非平面体系结构的晶体管。与晶体管沟道仅具有一个限制表面的平面体系结构相比，非平面体系结构是晶体管沟道具有多于一个限制表面的任何类型的体系结构。限制表面指的是被栅极场限制的沟道表面的特定取向。相对于具有平面体系结构的晶体管(诸如单栅极晶体管)，非平面晶体管潜在地改善了性能。
基于纳米带的晶体管可能特别有利于互补金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)技术节点的持续缩放，这是由于有可能在沟道材料的所有四个侧面上形成栅极(因此，这样的晶体管有时称为“全环绕栅极”晶体管)。如本文中使用的，术语“纳米带”指的是半导体材料的细长结构，其纵轴平行于支撑结构(例如，基板、管芯、芯片或晶片；在本文中也简称为“支撑件”)，这样的结构构建在该支撑结构上方。通常，这样的结构的长度(即，沿着纵轴(在本附图中示出为沿着示例x-y-z坐标系的y轴)测量的尺寸)大于宽度(即，沿着本附图中示出的示例坐标系的x轴测量的尺寸)和厚度/高度(即，沿着本附图中示出的示例坐标系的z轴测量的尺寸)中的每一个。在一些设置中，术语“纳米带”或“纳米片”已经用于描述具有矩形横截面(即，垂直于结构纵轴的平面中的截面)的细长半导体结构，而术语“纳米线”已经用于描述类似的细长结构、但是具有圆形横截面。在本公开中，术语“纳米带”用于指代所有这样的纳米线、纳米带和纳米片，以及具有平行于支撑结构的纵轴并且具有任何几何形状的横截面(例如，椭圆形或具有圆角的多边形形状的横截面)的细长半导体结构。如果晶体管的沟道是纳米带的一部分，即晶体管的栅极堆叠可以缠绕的部分，那么晶体管可以被描述为“基于纳米带的晶体管”。形成晶体管沟道的纳米带部分中的半导体材料可以被称为“沟道材料”，其中晶体管的源极和漏极(S/D)区提供在沟道材料的任一侧上。
通常，基于纳米带的晶体管布置包括纳米带堆叠，其中每个堆叠包括两个或更多个堆叠在彼此上方的纳米带，其中单个栅极堆叠包括为整个堆叠或多个堆叠提供的栅极电极材料(其可以包括功函数材料)。可选地，栅极堆叠还可以包括每个纳米带周围的栅极电介质材料。这样基于纳米带的晶体管布置可以通过首先在支撑件(例如，基板、管芯、晶片或芯片)上方提供第一和第二半导体材料的交替层的堆叠来制造。第一半导体材料是稍后将形成纳米带的材料，而第二半导体材料是相对于第一半导体材料有蚀刻选择性的材料，使得其可以稍后被移除以将堆叠的不同纳米带彼此分离。例如，第一半导体材料可以是硅，而第二半导体材料可以是硅锗。在这样的制造过程中，第一半导体材料提供堆叠的底层以及底层上方的两层或更多层，与第二半导体材料的层交替。彼此交替的第一和第二半导体材料的堆叠有时被称为“超晶格”。制造过程进一步包括将超晶格以及可能的支撑件的上部部分图案化成鳍片，以限定未来纳米带的宽度。制造过程进一步包括将超晶格以及可能的支撑件的上部部分图案化成鳍片，以限定未来纳米带的宽度。鳍片底部部分的侧壁被通常称为“浅沟槽绝缘体”(shallowtrench insulator，STI)的绝缘体材料封围，并且被STI封围的这样的鳍片底部部分通常被称为“子鳍片”，类似于基于鳍片的晶体管的子鳍片部分。子鳍片可以包括超晶格的第一半导体材料的底层和其上方提供超晶格的支撑件的上部部分。制造过程进一步包括从鳍片移除第二半导体材料，以释放由子鳍片上方的第一半导体材料的鳍片部分形成的纳米带。在释放纳米带之后，在由较高水平的第一半导体材料形成的纳米带的部分周围提供栅极堆叠，而鳍片的子鳍片部分中的第一半导体材料可以保留，但不用作基于纳米带的晶体管的一部分。
基于纳米带的晶体管的性能可能取决于多个因素。阈值电压(通常缩写为Vth)指的是在晶体管的源极端子和漏极端子之间创建导电路径所需的最小栅极至源极电压。“阈值电压调谐”指的是将晶体管的阈值电压适配到期望值。阈值电压调谐的一些方法包括使用各种类型的功函数材料作为晶体管栅极电极的部分。一些材料适用于在N型金属氧化物半导体(N-type metal-oxide-semiconductor，NMOS)晶体管中使用，并且因此被称为“N型功函数(N-type work function，NWF)材料”。其他材料适用于在P型金属氧化物半导体(P-type metal-oxide-semiconductor，PMOS)晶体管中使用，并且因此被称为“P型功函数(P-type work function，PWF)材料”。材料的功函数可以定义为从材料中提取一个电子所需的最小热力学功(即能量)。因此，功函数以电子伏特(electronvolt，eV)或焦耳(Joule，J)来度量。功函数是金属的基本电子性质之一，这取决于整体组分和表面条件两者。在晶体管的上下文中，NWF材料一般是功函数小于沟道材料(即，晶体管的沟道区的半导体材料)的导带的金属，或者是功函数接近(例如，在+/-20％或+/-10％内)沟道材料的导带的金属，而PWF材料一般是功函数大于晶体管的沟道材料的价带的金属，或者是功函数接近(例如，在+/-20％内或+/-10％内)沟道材料的价带的金属。NWF材料的示例是基于钛和铝的金属和合金，诸如包括钛、铝和碳的金属和合金(例如TiAlC)，基于金属碳化物的金属和合金(例如TiC)，包括钴的金属和合金等。PWF材料的示例是基于金属氮化物(例如，TiN、MoN或WN)和钨的金属和合金。
基于纳米带的晶体管中的阈值电压调谐并非微不足道。特别地，如在CMOS制造领域中常见的，NMOS和PMOS晶体管两者都需要在同一支撑件(例如，基板或管芯)上实现。在基于NMOS和PMOS纳米带的晶体管的栅极堆叠中提供功函数材料的传统方法包括可以被称为“NMOS优先”的方法，这是由于以下事实：栅极图案化始于对形成未来NMOS晶体管基础的纳米带堆叠进行图案化(这样的纳米带和堆叠在下文中分别被称为“NMOS纳米带”和“NMOS堆叠”)，同时掩蔽形成未来PMOS晶体管基础的纳米带堆叠(这样的纳米带和堆叠在下文中分别被称为“PMOS纳米带”和“PMOS堆叠”)。典型的NMOS优先方法包括通过在NMOS堆叠的纳米带之间的栅极区中提供PWF材料和NWF材料两者，并且在PMOS堆叠的纳米带之间的栅极区(例如，栅极沟槽)中仅提供PWF材料而不提供NWF材料，来定义基础NMOS和PMOS功函数。随后沉积诸如钨之类的栅极填充材料，以填充栅极区中的剩余空间。
这样的方法在一些设置中可能可行，但在功函数材料均匀性和金属栅极应变方面也存在挑战。功函数材料均匀性的挑战可能是由NMOS堆叠中对具有NWF和PWF材料的薄层的需要以及对NWF材料的图案化的需要引起的。图案化过程可能氧化NWF材料并引起NWF材料的不均匀性(通过对具有NWF和PWF材料的薄层的需要而加剧)，从而影响器件性能。金属栅极应变的挑战可能是由NMOS优先方法包括在NMOS堆叠中沉积PWF和NWF材料两者而在PMOS堆叠中仅沉积PWF材料的事实引起的。不同的栅极电极材料施加不同的应变，并且本公开的发明人认识到，当施加由于诸如钨之类的材料所致的应变时，NMOS纳米带的性能得到改善，而当施加由于不是钨之类的材料所致的应变时，PMOS纳米带的性能得到改善。因为NMOS优先的方法包括在NMOS堆叠中沉积PWF和NWF材料两者，所以NMOS堆叠的栅极区具有相对小的剩余空间用于填充有像钨这样的材料。另一方面，因为在PMOS堆叠中仅沉积了PWF材料，所以PMOS堆叠的栅极区具有更多的空间可用于填充有像钨这样的材料。这与基于金属栅极应变来优化NMOS和PMOS纳米带的性能可能期望的相反(即，将期望在NMOS堆叠中具有更多的像钨这样的材料，并且在PMOS堆叠中具有更少的像钨这样的材料)，使得NMOS优先方法是次优的。与NMOS优先方法相关联的这些和其他挑战继而可能导致使用多种功函数材料来实现期望的阈值电压的必要性、复杂的光刻步骤、以及相对于功函数材料跨晶片沉积的准确控制的严格要求。
公开了基于纳米带的晶体管和相关联晶体管布置、IC结构和器件的制造方法，其可以改进上面描述的一个或多个挑战。本文中提出的金属栅极制造方法基于可以被称为“PMOS优先”方法的方法，这是由于以下事实：栅极图案化始于对PMOS纳米带的堆叠进行图案化，同时掩蔽NMOS纳米带的堆叠。这样的制造方法可以允许提高基于纳米带的晶体管的栅极区中的功函数材料的均匀性，和/或确保向NMOS和PMOS纳米带施加的适当的金属栅极应变，这继而可以减少或消除不期望的阈值电压移位，并在基于纳米带的晶体管中提供更大的阈值电压控制和均匀性。PMOS优先金属栅极制造方法可以在最终的IC结构中产生该方法的若干特征特性。例如，在一个方面中，使用PMOS优先金属栅极制造方法制造的示例IC结构可以包括N型纳米带的第一堆叠(即，第一堆叠的纳米带的部分是N型晶体管的沟道区)，P型纳米带的第二堆叠(即，第二堆叠的纳米带的部分是P型晶体管的沟道区)，封围第一堆叠的纳米带的部分并包括在第一堆叠的相邻纳米带之间的NWF材料的第一栅极区，以及封围第二堆叠的纳米带的部分并包括在第二堆叠的相邻纳米带之间的PWF材料的第二栅极区，其中第二栅极区包括在第二堆叠的纳米带侧壁处的PWF材料，并进一步包括NWF材料，使得PWF材料在第二堆叠的纳米带侧壁和NWF材料之间。在这样的IC结构中，在第一栅极区中，在第一堆叠的相邻纳米带之间可以不存在PWF材料。
如本文中描述的IC结构，特别是具有使用PMOS优先金属栅极制造形成的基于纳米带的晶体管的IC结构，可以在与IC相关联的一个或多个部件中或/和在各种这样的部件之间实现。在各种实施例中，与IC相关联的部件包括例如晶体管、二极管、功率源、电阻器、电容器、电感器、传感器、收发器、接收器、天线等。与IC相关联的部件可以包括安装在IC上的部件或连接到IC的部件。IC可以是模拟的或数字的，并且可以用于多个应用中，诸如微处理器、光电器件、逻辑块、音频放大器等，这取决于与IC相关联的部件。在一些实施例中，如本文中描述的IC结构可以包括在射频IC(radio frequency IC，RFIC)中，该射频IC例如可以包括在与RF接收器、RF发射器或RF收发器的IC相关联的任何部件中，例如如在基站(basestation，BS)或用户设备(user equipment，UE)内的电信中所使用的。这样的部件可以包括但不限于功率放大器、低噪声放大器、RF滤波器(包括RF滤波器阵列或RF滤波器组)、开关、上变频器、下变频器和双工器。在一些实施例中，如本文中描述的IC结构可以包括在存储器器件或电路中。在一些实施例中，如本文中描述的IC结构可以用作芯片组的一部分，用于在计算机中执行一个或多个相关功能。
出于解释目的，阐述了具体数字、材料和配置，以便提供对说明性实现方式的透彻理解。然而，对于本领域技术人员来说将显而易见的是，本公开可以在没有具体细节的情况下实践，或/和本公开可以仅通过一些所描述的方面来实践。在其他实例中，省略或简化了公知的特征，以免模糊说明性的实现方式。术语“基本上”、“靠近”、“近似”、“接近”和“大约”一般指的是基于本文中描述的或本领域已知的特定值的上下文，在目标值的+/-10％内，例如，在目标值的+/-5％内。类似地，指示各种元件的取向的术语——例如，“共面”、“垂直”、“正交”、“平行”、或元件之间的任何其他角度——一般指的是基于本文中描述的或本领域已知的特定值的上下文，在目标值的+/-10％内，例如，在目标值的+/-5％内。
在以下描述中，参考了形成以下描述一部分的随附附图，并且其中以图示的方式示出了可以实践的实施例。应理解，可以利用其他实施例，并且可以在不脱离本公开的范围的情况下进行结构或逻辑改变。因此，以下详细描述不应被理解为限制性的含义。为了方便起见，如果存在用不同字母指定的附图集合，例如图3A-图3C，则这样的集合在本文中可以被称为没有字母，例如，如“图3”。
在附图中，虽然本文中描述的各种器件和组件的示例结构的一些示意性图示可以被示出有精确的直角和直线，但这仅仅是为了便于说明，并且这些组件的实施例可以为弯曲、圆形、或以其他方式不规则的形状，这由用于制造半导体器件组件的制造过程规定，并且有时由于用于制造半导体器件组件的制造过程而不可避免。因此，应理解，当使用例如扫描电子显微镜(scanning electronmicroscopy，SEM)图像或透射电子显微镜(transmission electron microscope，TEM)图像检查本文中描述的任何结构时，这样的示意性图示可能不反映真实生活过程限制，所述过程限制可能使特征看起来不那么“理想”。在真实结构的这样的图像中，可能的处理缺陷也可以是可见的，例如：材料、锥形通孔或其他开口的不完全直的边缘，不同材料层的不经意的圆角或厚度变化，结晶区内偶然的螺旋、边缘或组合位错，和/或单个原子或原子团簇的偶然位错缺陷。可能还存在其他未在此列出但在器件制造领域内常见的缺陷。使用例如光学显微镜、TEM或SEM检查布局和掩模数据以及对器件的部分进行逆向工程以重构电路，和/或使用例如物理失效分析(PhysicalFailureAnalysis，PFA)检查器件的截面以检测本文中描述的各种器件元件的形状和位置，将允许确定使用如本文中描述的PMOS优先金属栅极制造形成的基于纳米带的晶体管的存在。
各种操作可以以最有助于理解所要求保护的主题的方式依次描述为多个离散的动作或操作。然而，描述的次序不应被解释为暗示这些操作一定是依赖于次序的。这些操作可能没有以呈现的次序来执行。所描述的操作可以以与所描述的实施例不同的次序来执行。在附加实施例中，可以执行各种附加操作，和/或可以省略所描述的操作。
出于本公开的目的，短语“A和/或B”意指(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。当参考测量范围使用时，术语“之间”包括测量范围的端部。
本说明书使用短语“在一实施例中”或“在实施例中”，它们每个可以指相同或不同的实施例中的一个或多个。如关于本公开的实施例使用的术语“包括”、“包含”、“具有”以及诸如此类是同义的。本公开可以使用基于透视的描述，诸如“上面”、“下面”、“顶部”、“底部”和“侧面”；这样的描述用于促进讨论，而不意图限制所公开的实施例的应用。随附附图不一定是按比例绘制的。除非另有指定，否则使用次序形容词“第一”、“第二”和“第三”等来描述共同的对象，仅仅指示类似对象的不同实例被引用，并且不意图暗示如此描述的对象必须在时间上、空间上、排序上或以任何其他方式处于给定的顺序。尽管一些材料可能以单数形式描述，但是这样的材料可以包括多种材料，例如，半导体材料可以包括两种或更多种不同的半导体材料。本文中用分子式指代的材料覆盖了包括分子式元素的所有材料，例如，TiC指代包括钛和碳的任何材料，WN指代包括钨和氮的任何材料，等等。
图1提供了根据本公开的一些实施例的具有基于纳米带的晶体管110的示例IC结构100的透视图。如图1中所示，IC结构100包括形成为基本上平行于支撑件102延伸的纳米带104的半导体材料。晶体管110可以基于纳米带104通过使栅极堆叠106缠绕纳米带的至少一部分(称为“沟道部分”)且通过使源极区和漏极区(在图1中示出为第一S/D区114-1和第二S/D区114-2)处于栅极堆叠106的任一侧上而形成。S/D区114中的一个是源极区，并且另一个是漏极区。然而，因为如在FET领域中常见的那样，源极和漏极的名称通常是可互换的，所以它们在本文中被简单地称为第一S/D区114-1和第二S/D区114-2。
可以在任何合适的支撑件102(诸如基板、管芯、晶片或芯片)上形成或实行本公开的实现方式。支撑件102可以是例如图17的晶片1500(下面讨论)，并且可以是管芯或者被包括在管芯中，该管芯例如图17的单个管芯1502(下面讨论)。支撑件102可以是由半导体材料系统(包括例如N型或P型材料系统)构成的半导体基板。在一个实现方式中，半导体基板可以是使用体硅或绝缘体上硅(silicon-on-insulator，SOI)子结构形成的晶体基板。在其他实现方式中，半导体基板可以使用可以或不可以与硅组合的替代材料来形成，该替代材料包括但不限于锗、硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铝镓、砷化铝、砷化铝铟、锑化铝铟、砷化铟铟、氮化镓、氮化镓铟、氮化铝铟或锑化镓，或者III-V族材料(即来自元素周期表第III和V族的材料)、II-VI族(即来自元素周期表第II和VI族的材料)、或IV族材料(即来自元素周期表第IV族的材料)的其他组合。在一些实施例中，基板可以是非晶态的。在一些实施例中，支撑件102可以是印刷电路板(printed circuitboard，PCB)基板、封装基板、中介层、晶片或管芯。尽管这里描述了可以形成支撑件102的材料的几个示例，但是可以用作基础的任何材料都落在本公开的精神和范围内，在该基础上可以构建具有使用如本文中描述的PMOS优先金属栅极制造形成的基于纳米带的晶体管的IC结构。尽管图1中仅示出了一个纳米带104，但是IC结构100可以包括这样纳米带的堆叠，其中多个纳米带104堆叠在彼此上方，例如，如图3-图16中所示，其示出了可以是IC结构100的示例的IC结构。在一些实施例中，堆叠的最下面的纳米带104正下方的支撑件102的一部分可以成形为远离基底延伸的子鳍片，如基于纳米带的晶体管领域中已知的。
例如，纳米带104可以采用纳米线或纳米带的形式。在一些实施例中，纳米带104的横截面的面积(即，图1中所示的示例坐标系x-y-z的x-z平面中垂直于纳米带104的纵轴120的面积)可以在大约25和10000平方纳米之间，包括其中的所有值和范围(例如，在大约25和1000平方纳米之间，或者在大约25和500平方纳米之间)。在一些实施例中，纳米带104的宽度(即，在平行于支撑件102的平面中并在垂直于纳米带104的纵轴120(例如，沿着图1中所示的示例坐标系的y轴)的方向上测量的尺寸)可以比纳米带104的高度(即，在垂直于支撑件102的平面中(例如，沿着图1中所示的示例坐标系的z轴)测量的尺寸)大至少大约3倍，包括其中的所有值和范围，例如，大至少大约4倍，或大至少大约5倍。尽管图1中所图示的纳米带104被示出为具有矩形截面，但是纳米带104可以代替地具有在拐角处呈圆形或者以其他方式呈不规则形状的截面，并且栅极堆叠106可以符合纳米带104的形状。术语纳米带的“面”可以指纳米带104的比垂直于它的侧面更大的侧面(当在基本上垂直于纳米带104的纵轴120的平面中测量时)，稍后的侧面被称为纳米带的“侧壁”。
在各种实施例中，纳米带104的半导体材料可以由半导体材料系统构成，该半导体材料系统包括例如N型或P型材料系统。在一些实施例中，纳米带104可以包括高迁移率氧化物半导体材料，诸如氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化镓、氮氧化钛、氧化钌或氧化钨。在一些实施例中，纳米带104可以包括半导体材料的组合。在一些实施例中，纳米带104可以包括单晶半导体，诸如硅(Si)或锗(Ge)。在一些实施例中，纳米带104可以包括化合物半导体，该化合物半导体具有来自周期表的第III族的至少一种元素(例如，Al、Ga、In)的第一子晶格和来自周期表的第V族的至少一种元素(例如，P、As、Sb)的第二子晶格。
对于一些示例N型晶体管实施例(即，对于其中晶体管110为NMOS晶体管的实施例)，纳米带104的沟道材料可以包括具有相对高的电子迁移率的III-V族材料，诸如但不限于InGaAs、InP、InSb和InAs。对于一些这样的实施例，纳米带104的沟道材料可以是三元III-V合金，诸如InGaAs、GaAsSb、InAsP或InPSb。对于一些InxGa1-xAs鳍片实施例，In含量(x)可以在0.6和0.9之间，并且可以有利地为至少0.7(例如，In0.7Ga0.3As)。对于一些示例P型晶体管实施例(即，对于其中晶体管110是PMOS晶体管的实施例)，纳米带104的沟道材料可以有利地是具有高空穴迁移率的IV族材料，诸如但不限于Ge或富含Ge的SiGe合金。对于一些示例实施例，纳米带104的沟道材料可以具有0.6和0.9之间的Ge含量，并且有利地可以是至少0.7。
在一些实施例中，纳米带104的沟道材料可以为薄膜材料，诸如高迁移率氧化物半导体材料，诸如氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化铟镓锌(indium gallium zinc oxide，IGZO)、氧化镓、氮氧化钛、氧化钌或氧化钨。一般而言，如果在纳米带中形成的晶体管是薄膜晶体管(thin-filmtransistor，TFT)，则纳米带104的沟道材料可以包括氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌、氧化镍、氧化铌、过氧化铜、IGZO、碲化铟、辉钼矿、二硒化钼、二硒化钨、二硫化钨、N型或P型非晶硅或多晶硅、锗、砷化铟镓、硅锗、氮化镓、氮化铝镓、亚磷酸铟和黑磷，它们中的每一个都可能掺杂有镓、铟、铝、氟、硼、磷、砷、氮、钽、钨和镁等中的一个或多个。在一些实施例中，纳米带104的沟道材料可以具有大约5和75纳米之间的厚度，包括其中的所有值和范围。在一些实施例中，可以在相对低的温度下沉积薄膜沟道材料，这允许在后端制造上所施加的热预算内沉积沟道材料，以避免损坏其他部件，例如前端部件，诸如逻辑器件。
包括栅极电极材料108和可选的栅极绝缘体材料112的栅极堆叠106可以完全或几乎完全缠绕纳米带104的一部分，如图1中所示，其中晶体管110的沟道材料的有源区(沟道区)对应于纳米带104被栅极堆叠106缠绕的部分。如图1中所示，栅极绝缘体材料112可以缠绕纳米带104的横向部分，并且栅极电极材料108可以缠绕栅极绝缘体材料112。
取决于晶体管110是PMOS晶体管还是NMOS晶体管(当晶体管110是PMOS晶体管时，PWF金属用作栅极电极材料108，并且当晶体管110是NMOS晶体管时，NWF金属用作栅极电极材料108)，栅极电极材料108可以包括至少一种PWF材料或NWF材料，如下面关于PMOS优先金属栅极制造方法更详细描述的。对于PMOS晶体管，可以用于栅极电极材料108的金属可以包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如氧化钌)。对于NMOS晶体管，可以用于栅极电极材料108的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。在一些实施例中，栅极电极材料108可以包括两个或更多个金属层的堆叠，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层，诸如上面描述的任何栅极填充材料(例如W)。出于其他目的，可以在栅极电极材料108附近包括另外的层，以便充当扩散阻碍层或/和粘合层。
在一些实施例中，栅极绝缘体材料112可以包括一种或多种高k电介质，其包括本文中参考可以围绕晶体管110的各部分的绝缘体材料所讨论的任何材料。在一些实施例中，在制造晶体管110期间，可以在栅极绝缘体材料112上实行退火过程，以改善栅极绝缘体材料112的质量。在一些实施例中，栅极绝缘体材料112可以具有可以在大约0.5纳米和3纳米之间的厚度，包括其中的所有值和范围(例如，在大约1和3纳米之间，或者在大约1和2纳米之间)。在一些实施例中，栅极堆叠106可以被栅极间隔物围绕，图1中未示出。这样的栅极间隔物将被配置为在栅极堆叠106和晶体管110的源极/漏极接触之间提供分离，并且可以由低k电介质材料制成，上面已经提供了其中的一些示例。栅极间隔物可以包括孔或气隙，以进一步降低其介电常数。
在一些实施例中，例如，当晶体管110为磁滞存储器单元(即，基于磁滞现象运转的一种类型的存储器)的存储晶体管时，栅极绝缘体112可以用磁滞材料替换或由磁滞材料补充。在一些实施例中，磁滞材料可以被提供为铁电(ferroelectric，FE)或反铁电(antiferroelectric，AFE)材料层。这样的FE/AFE材料可以包括即使在薄尺寸下也可以表现出足够的FE/AFE行为的一种或多种材料，例如诸如其中的至少大约10％处于正交晶相或四方晶相的绝缘体材料(例如，作为其中至多大约90％的材料可以是非晶的或处于单斜晶相的材料)。这样的材料的一些示例包括包含铪、氧和锆的材料(例如，铪锆氧化物(HfZrO，也称为HZO))，包含铪、氧和硅的材料(例如，硅掺杂的(Si掺杂的)氧化铪)，包含铪、氧和锗的材料(例如，锗掺杂的(Ge掺杂的)氧化铪)，包含铪、氧和铝的材料(例如，铝掺杂的(Al掺杂的)氧化铪)，以及包含铪、氧和钇的材料(例如，钇掺杂的(Y掺杂的)氧化铪)。然而，在其他实施例中，在薄尺寸下表现出FE/AFE行为的任何其他材料可以用于替换或补充栅极绝缘体112，并且在本公开的范围内。在一些实施例中，包括在栅极堆叠106中的FE/AFE材料可以具有在大约0.5纳米和10纳米之间的厚度，包括其中的所有值和范围(例如，在大约1和8纳米之间，或者在大约0.5和5纳米之间)。在其他实施例中，磁滞材料可以作为材料的堆叠来提供，这些材料一起表现出磁滞行为。这样的堆叠可以包括例如氧化硅和氮化硅的堆叠。除非另有指定，否则本文中提供的关于栅极绝缘体112的描述同样适用于栅极绝缘体112被磁滞材料替换或补充的实施例。
转向晶体管110的S/D区114，在一些实施例中，S/D区可以高度掺杂，例如，其中掺杂剂浓度大约为1021cm-3，以便有利地与相应的S/D电极(图1中未示出)形成欧姆接触，尽管这些区域也可以具有较低的掺杂剂浓度，并且在一些实现方式中可以形成肖特基接触。不考虑确切的掺杂水平，晶体管的S/D区是掺杂剂浓度高于其它区中掺杂剂浓度的区，例如，高于晶体管沟道中(即，在第一S/D区114-1和第二S/D区114-2之间延伸的沟道材料中)的掺杂剂浓度，并且因此，可以称为“高度掺杂”(highly doped，HD)区。即使如本文中描述的掺杂以实现阈值电压调谐，晶体管的沟道部分通常也包括掺杂浓度显著小于S/D区114的掺杂浓度的半导体材料。
一般可以使用植入/扩散过程或蚀刻/沉积过程形成晶体管110的S/D区114。在前一过程中，可以将诸如硼、铝、锑、磷或砷之类的掺杂剂离子植入到纳米带104中，以形成源极区和漏极区。激活掺杂剂并使它们进一步扩散到纳米带104中的退火过程可以跟随在离子植入过程之后。在后一过程中，纳米带104的各部分可以首先被蚀刻以在未来的S/D区114的位置处形成凹陷。然后可以实行外延沉积过程，以用用于制造S/D区114的材料填充凹陷。在一些实现方式中，可以使用诸如硅锗或碳化硅之类的硅合金来制造S/D区114。在一些实现方式中，外延沉积的硅合金可以用诸如硼、砷或磷之类的掺杂剂原位掺杂。在进一步的实施例中，S/D区114可以使用一种或多种替代的半导体材料(诸如锗或III-V族材料或合金)形成。并且在进一步的实施例中，一层或多层金属和/或金属合金可以用于形成S/D区114。在一些实施例中，第一和第二S/D区114之间的距离(即，沿着纳米带104的纵轴120测量的尺寸)可以在大约5和40纳米之间，包括其中的所有值和范围(例如，在大约22和35纳米之间，或者在大约20和30纳米之间)。
图1中所示的IC结构100，以及本公开其他附图中所示的IC结构，意图示出其中一些部件的相对布置，并且IC结构100或其部分可以包括未图示的其他部件(例如，到晶体管110的S/D区114的电接触，诸如晶体管110的栅极电极周围的间隔物层的附加层，等等)。例如，尽管没有在图1中具体图示，但是可以在耦合到晶体管110的第一S/D区114-1的第一S/D电极(其也可以称为“第一S/D接触”)和栅极堆叠106之间以及在耦合到晶体管110的第二S/D区114-2的第二S/D电极(其也可以称为“第二S/D接触”)和栅极堆叠106之间提供电介质间隔物，以便在源极、栅极和漏极之间提供电隔离。在另一个示例中，尽管没有在图1中具体图示，但是晶体管110的至少部分可以被绝缘体材料(诸如任何合适的层间电介质(interlayer dielectric，ILD)材料)围绕。在一些实施例中，这样的绝缘体材料可以是高k电介质，其包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以用于此目的的高k材料的示例可以包含但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、氧化钽、钽硅氧化物、铅钪钽氧化物和铌酸铅锌。在其他实施例中，围绕晶体管110的各部分的绝缘体材料可以是低k电介质材料。低k电介质材料的一些示例包括但不限于二氧化硅、掺碳氧化物、氮化硅、有机聚合物(诸如全氟环丁烷或聚四氟乙烯)、熔融石英玻璃(fusedsilica glass，FSG)、和有机硅酸盐(诸如硅倍半氧烷、硅氧烷或有机硅酸盐玻璃)。
图2是根据一些实施例的使用PMOS优先金属栅极制造来制造具有基于纳米带的晶体管的IC结构的示例方法200的流程图。尽管方法200的操作每个并且以特定次序被图示一次，但是这些操作可以以任何合适的次序被执行，并且根据期望被重复。例如，可以并行执行一个或多个操作，以基本上同时制造具有基于纳米带的晶体管的多个IC结构。在另一个示例中，可以以不同的次序执行操作，以反映IC器件的结构，在其中将实现使用PMOS优先金属栅极制造形成的基于纳米带的晶体管。
此外，示例制造方法200可以包括图2中未具体示出的其它操作，诸如如本领域已知的各种清洁或平面化操作。例如，在一些实施例中，可以在本文中描述的方法200的任何过程之前、之后或期间，清洁支撑件102以及随后沉积在其上的各种其它材料层，例如，以移除氧化物、表面结合的有机和金属污染物、以及表面下污染物。在一些实施例中，可以使用例如化学溶液(诸如过氧化物)、和/或组合臭氧的紫外线(ultraviolet，UV)辐射、和/或氧化表面(例如使用热氧化)然后移除氧化物(例如使用氢氟酸(hydrofluoric acid，HF))来实行清洁。在另一个示例中，可以在本文中描述的方法200的任何过程之前、之后或期间，对在本文中描述的中间IC结构进行平面化，例如，以移除覆盖层或多余的材料。在一些实施例中，可以使用湿法或干法平面化过程来实行平面化，例如，平面化是化学机械平面化(chemical mechanical planarization，CMP)，其可以被理解为一种利用抛光表面、研磨剂和浆料来移除覆盖层并平面化该表面的过程。
图3-图16提供了根据一些实施例使用根据图2的方法200的PMOS优先金属栅极制造形成的具有基于纳米带的晶体管的示例IC结构的制造中的各个阶段的截面侧视图。图3-图16中的每一个都包括用字母A、B和C标记的三个图(例如，图3包括图3A、3B和3C)，其提供了给定IC结构的不同截面侧视图。特别地，图3-图16中标记有字母A的那些图(例如，图3A、图4A等等)图示了沿着图3C中所示的平面AA在图1中所示的示例坐标系的y-z平面中的截面。图3-图16中标记有字母B的那些图(例如，图3B、图4B等等)图示了沿着图3C中所示的平面BB在图1中所示的示例坐标系的y-z平面中的截面。图3-图16中标记有字母C的那些图(例如，图3C、图4C等等)图示了沿着图3A和图3B中所示的平面CC在图1中所示的示例坐标系的x-z平面中的截面。为了不使附图混乱，仅在图3中示出了平面AA、BB和CC。
方法200可以以过程202开始，该过程202包括在支撑件上方提供释放的纳米带的NMOS堆叠和PMOS堆叠。图3的IC结构302图示了过程202的示例结果。IC结构302包括支撑件102，支撑件102上方提供有NMOS堆叠334和PMOS堆叠336。堆叠334、336中的每一个都包括堆叠在彼此上方的多个纳米带104。图3和随后的附图图示了堆叠334、336中的每一个中的四个纳米带104，但是，在其他实施例中，堆叠334、336可以包括任何其他数量的两个或更多个纳米带104。如上面描述的，纳米带104的材料组分可以不同，这取决于纳米带104是要实现NMOS晶体管还是PMOS晶体管。因此，NMOS堆叠334中的纳米带104的材料组分可以不同于PMOS堆叠336中的纳米带104的材料组分。纳米带104被“释放”，因为开口338形成在纳米带104的沟道部分周围，即，开口338是将提供栅极电极材料(诸如上面描述的栅极电极材料108)的地方。尽管在图3-图16中没有具体示出，但是开口338的壁可以衬有栅极绝缘体(诸如上面描述的任何栅极绝缘体112)的衬里。
图3A和图3B进一步图示了NMOS堆叠334和PMOS堆叠336的源极区和漏极区及接触。特别地，图3A图示了NMOS堆叠334的S/D区114-1和S/D区114-2，而图3B图示了PMOS堆叠336的S/D区114-1和S/D区114-2。图3A和图3B图示了绝缘体材料332，其将S/D区114与支撑件102的材料以及稍后将出现在开口338内的导电材料电隔离。从S/D区114的相应侧延伸到开口338中的绝缘体材料332的部分可以被称为“凹坑”333。在其他实施例中，凹坑333的形状可以不同于图3A和图3B中所示的形状，只要绝缘体材料332的凹坑333在S/D区114和稍后将沉积在开口338中的导电材料之间提供电隔离。绝缘体材料332可以包括任何合适的绝缘体材料，例如参考ILD材料描述的一种或多种材料。
图3A和图3B进一步图示了两个S/D接触340，其中第一S/D接触340-1可以为S/D区114-1的电接触，并且第二S/D接触340-2可以为S/D区114-2的电接触。每个S/D接触340可以包括接触填充材料342和一个或多个衬里344(在图3A和图3B以及随后的附图中示出为单个衬里344)。接触填充材料342可以与相应的S/D区114电接触，并且可以包括任何合适的导电材料，诸如铜。一个或多个衬里344可以包括间隔物材料、扩散阻碍材料、粘合材料等中的一种或多种(如本领域中已知的)，用于形成与IC结构的各种部件的接触。
为了不使图3之后的图3-图16的后续附图混乱，S/D区114、S/D接触340、绝缘体材料332、凹坑333、接触填充材料342和衬里344未在这些附图中单独标记，即使它们被确切地示出为它们出现在图3A和图3B中。此外，出于不使后续的附图混乱的目的，在后续的附图中没有标记图3中标记的所有开口338。
方法200然后可以继续进行过程204，过程204包括沉积可以堵塞纳米带104之间的开口338的牺牲材料，并且可以随后成功移除而不损害周围材料。图3的IC结构304图示了过程204的示例结果。如图4中所示，IC结构304包括开口338内的牺牲材料340。牺牲材料340可以是相对于纳米带104的半导体材料有蚀刻选择性的任何合适的材料，使得在稍后过程中，牺牲材料340可以被蚀刻掉，而基本上不蚀刻与开口338接触的材料，例如纳米带104的半导体材料和绝缘体材料332。如本领域中已知的，当用于蚀刻一种材料的蚀刻剂基本上不蚀刻另一种材料时，两种材料被称为相对于彼此是“蚀刻选择性的”(或者被称为具有“足够的蚀刻选择性”)，使得能够选择性蚀刻一种材料而不蚀刻另一种材料。例如，在一些实施例中，牺牲材料340可以包括铝和氧(例如，牺牲材料340可以是氧化铝)。可以用于过程204中以在开口338中提供牺牲材料340的沉积技术的示例可以包括原子层沉积(atomic layerdeposition，ALD)、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强CVD(plasma enhanced CVD，PECVD)或/和物理气相沉积(physical vapor deposition，PVD)过程，诸如溅射。如图3中所示，仔细控制沉积条件可以允许确保所有的开口338完全填充有牺牲材料340，尽管在一些实施例中，开口338可以仅部分填充有牺牲材料340。
方法200可以进一步包括过程206，在过程206中用掩模覆盖IC结构的NMOS部分，并从PMOS部分移除过程204中沉积的牺牲材料。图5的IC结构306图示了过程206的示例结果。如图5中所示，IC结构306包括覆盖NMOS堆叠334的掩模342，留下暴露的PMOS堆叠336，这允许从PMOS堆叠336的纳米带104之间的开口338移除牺牲材料340。因为PMOS堆叠336在NMOS堆叠334被处理之前被处理(就金属栅极图案化而言)，所以方法200是PMOS优先的方法。可以在过程206中使用任何合适的图案化技术来提供具有暴露PMOS堆叠336的开口的掩模342，诸如但不限于光刻或电子束(electron-beam，e-beam)图案化，可能结合合适的蚀刻技术，例如干法蚀刻，诸如例如射频(radio frequency，RF)反应离子蚀刻(reactive ionetch，RIE)或电感耦合等离子体(inductively coupled plasma，ICP)RIE。这同样适用于方法200中使用的其他掩模。此外，这些蚀刻技术中的任一种也可以用于过程206中，以蚀刻IC结构的被掩模342暴露的部分中的牺牲材料340，从而蚀刻PMOS堆叠336的纳米带104之间的开口338中的牺牲材料340。在一些实施例中，在过程206中执行的蚀刻可以包括各向异性蚀刻，其使用例如化学活性离子化气体(即，等离子体)形式的蚀刻剂(使用例如基于溴(Br)和氯(Cl)的化学物质)。在一些实施例中，在过程206的蚀刻期间，IC结构可以被加热到升高的温度，例如，加热到大约室温和200摄氏度之间的温度(包括其中的所有值和范围)，以促使蚀刻的副产物足够挥发以从表面移除。
在方法200的过程208中，可以移除过程206中沉积的掩模，并可以在所有暴露的表面上沉积一层PWF材料。图6的IC结构308图示了过程208的示例结果。如图6中所示，移除先前覆盖NMOS堆叠334的掩模342，留下暴露的NMOS堆叠334和PMOS堆叠336两者，并且在所有暴露的表面上沉积PWF材料344。因为在过程206中从PMOS堆叠336的纳米带104之间的开口338移除牺牲材料340，所以PWF材料344可以沉积到那些区域中。在一些实施例中，在过程208中沉积的PWF材料344可以完全填充开口338，如图6和后续附图中所示；然而，在其它实施例中，可能需要多轮沉积PWF材料344来完全填充开口338或至少夹断开口338，使得除了PWF材料344之外，稍后没有其它材料可以沉积在其中。PWF材料344的这样附加一轮沉积的示例是过程214，下面描述。因为牺牲材料340保留在NMOS堆叠334的纳米带104之间中，所以没有PWF材料344沉积在那里。图6A和图6B具体标记了PWF材料344的一部分346，该部分346在相邻S/D接触340之间的开口的侧壁上。图6A和图6B以及图6C进一步具体标记了NMOS堆叠334和PMOS堆叠336的栅极区顶部上的PWF材料344的一部分348(即，该部分348是堆叠的最上面的纳米带104顶部上的PWF材料344的一部分，基本上平行于支撑件102)。图6C还具体标记了NMOS堆叠334和PMOS堆叠336的栅极区的侧壁上的PWF材料344的一部分350(即，部分350是PWF材料344的远离支撑件102延伸的部分)。如图6中所描绘，部分346、348和350可以是PWF材料344的材料上连续的部分。在一些实施例中，部分346、348和350中的每一个的厚度352可以在大约0.5纳米和20纳米之间，例如在大约0.5纳米和10纳米之间，或者在大约1纳米和5纳米之间。可以用于过程208中以沉积PWF材料344的沉积技术的示例可以包括ALD或CVD，并且PWF材料344可以包括上面描述的任何PWF材料，例如TiN。PWF材料344可以包括相对于用于在后续过程中掩蔽IC结构的PMOS部分的掩模(例如，过程210的掩模354)有蚀刻选择性的任何合适的PWF材料，并且可以相对于纳米带104的材料有蚀刻选择性，以便当稍后从NMOS部分移除PWF材料344时不损坏纳米带104。
方法200可以进一步包括过程210，在过程210中用掩模覆盖IC结构的PMOS部分，并从暴露的NMOS部分移除过程208中沉积的PWF材料。图7的IC结构310图示了过程210的示例结果。如图7中所示，IC结构310包括覆盖PMOS堆叠336的掩模354，留下暴露的NMOS堆叠334，这允许从NMOS堆叠334的栅极区移除PWF材料344。这意味着PWF材料344的部分346从NMOS堆叠334的相邻S/D接触340之间的开口的侧壁被移除，如图7A中所示。这也意味着PWF材料344的部分348和350从NMOS堆叠334的栅极区的顶部和侧壁被移除，如图7C中所示。图7C进一步图示了，由于掩模354相对于PMOS堆叠336的对准，因此PWF材料344的一部分356(在图7C中示出在由虚线轮廓封围的区域中)可以保留在所有剩余PWF材料344的底部，远离PMOS堆叠336的纳米带104之间的PWF材料344延伸。在过程210中可以使用任何合适的过程来移除PWF材料344，而不显著影响NMOS堆叠334的纳米带104之间中的牺牲材料340，并且不显著影响NMOS堆叠334中的纳米带104本身。例如，可以使用任何合适的蚀刻技术，例如湿法蚀刻。
方法200然后可以进行过程212，在过程212中移除沉积在IC结构的PMOS部分上方的掩模，并且过程208中沉积的PWF材料的部分346凹入暴露的PMOS部分中。图8的IC结构312图示了过程212的示例结果。如图8B中所示，相邻S/D接触340的侧壁上的部分346是凹陷的。在一些实施例中，PMOS堆叠336上方的部分346的高度358可以在大约2纳米和20纳米之间，例如，在大约3纳米和20纳米之间，或者在大约3纳米和15纳米之间。在一些实施例中，可以完全移除部分346，仅留下PMOS堆叠336的最上面的纳米带104的顶部上的部分348。在过程212中可以使用任何合适的过程来凹陷PMOS堆叠336中的PWF材料344的部分346，诸如任何合适的选择性蚀刻技术。
在一些实施例中，在方法200的过程208中执行的单轮PWF材料沉积可能不足以夹断或完全填充PMOS堆叠336的开口338。在这样的实施例中，方法200可以进行过程214，在过程214中可以执行另一轮在所有暴露的表面上沉积PWF材料，类似于过程208的沉积。图9的IC结构314图示了过程214的示例结果。如图9中所示，NMOS堆叠334和PMOS堆叠336两者在过程212结束时都被暴露，这允许在两个堆叠的所有暴露的表面上沉积PWF材料344。在一些实施例中，在过程208和214中沉积的PWF材料344的材料组分可以相同，而在其他实施例中，在过程208和214中沉积的PWF材料344的材料组分可以不同。如与过程208一样，因为牺牲材料340保留在NMOS堆叠334的纳米带104之间中，所以在过程214中没有PWF材料344沉积在那里。类似于过程208，过程214导致在PMOS堆叠336的相邻S/D接触340之间的开口的侧壁上沉积PWF材料344的一部分366(类似于过程208的部分346)，在NMOS堆叠334和PMOS堆叠336的栅极区顶部上沉积PWF材料344的一部分368(类似于过程208的部分348)，以及在NMOS堆叠334和PMOS堆叠336的栅极区的侧壁上沉积PWF材料344的一部分370(类似于过程208的部分350)。然而，因为前一轮沉积的PWF材料344的部分346凹陷，而部分368保留在PMOS堆叠336中，所以在PMOS堆叠336的相邻S/D接触340之间的开口底部的PWF材料344的厚度大于在NMOS堆叠334的相邻S/D接触340之间的开口底部的PWF材料344的厚度。后者是在图9A-图9C中的每一个中标记的厚度372，其可以类似于厚度352。前者是在图9B和图9C中标记的厚度360，其是在先前轮中(例如，在过程208中)沉积的一层或多层PWF材料344的厚度和在当前轮中(即，在过程214中)沉积的PWF材料344的厚度372的总和。
由于因在过程210中使用的掩模354而在PWF材料344的保留在底部的部分356上方的PWF材料344的第二轮沉积，如果PWF材料344靠近PMOS堆叠336的底部(在图9C中示出在由虚线轮廓封围的区域中)，则在部分362中可能存在特性阶形剖面。在图9C的插图364中示出了部分362的放大版本，其图示了阶形剖面可以包括具有厚度372的一层PWF材料344(即，在过程214中沉积的PWF材料344)，以及具有厚度360的一层PWF材料344(即，在方法200的所有沉积轮中沉积的PWF材料344)。
尽管未在图2中具体示出，但是方法200可以包括移除沉积在NMOS堆叠334上方的PWF材料344、使保留在PMOS堆叠336上方的PWF材料344凹陷、以及沉积另一轮PWF材料344的附加轮。换句话说，在过程214之后，过程210、212和214的序列可以重复一次或多次，直到PMOS堆叠336的纳米带104之间的开口338被PWF材料344完全填充或者至少被夹断，使得没有其他材料(特别是没有NWF材料)可以沉积在那里。
如果过程214被执行一次或多次，则一旦沉积了所有期望的PWF材料344，方法200就可以继续进行与过程210基本上相同的过程216，其中用掩模覆盖IC结构的PMOS部分，并从暴露的NMOS部分移除在过程214的最后一次迭代中沉积的PWF材料。图10的IC结构316图示了过程216的示例结果。如图10中所示，IC结构316包括覆盖PMOS堆叠336的掩模374(类似于掩模354)，留下暴露的NMOS堆叠334，这允许从NMOS堆叠334的栅极区移除PWF材料344。这意味着从NMOS堆叠334的相邻S/D接触340之间的开口的侧壁和底部移除一层PWF材料344，如图10A中所示。这也意味着从NMOS堆叠334的栅极区的侧壁和顶部移除一层PWF材料344，如图10C中所示。因为掩模374不能总是与过程210中使用的掩模354的位置完全对准，所以在从未被掩模374覆盖的区域移除PWF材料344之后，PWF材料344的一部分376(在图10C中由虚线轮廓封围的区域中示出)可以保留在所有剩余PWF材料344的底部，远离PMOS堆叠336的纳米带104之间的PWF材料344延伸。部分376类似于部分356，除了它包括包含在其中的部分362的阶形剖面。
然后，方法200可以继续进行过程218，在过程218中用掩模覆盖IC结构的PMOS部分，并移除NMOS部分中剩余的牺牲材料。图11的IC结构318图示了过程218的示例结果。应当注意，过程218可以在过程216之后执行，或者，如果不包括过程214和216，则过程218可以在过程212之后。如图11中所示，IC结构318包括覆盖PMOS堆叠336并留下NMOS堆叠334暴露的掩模374，这允许从NMOS堆叠334的栅极区移除牺牲材料340。从NMOS堆叠334的栅极区移除牺牲材料340可以类似于在过程206中从PMOS堆叠336的栅极区移除牺牲材料340的方式来执行。作为执行过程218的结果，NMOS堆叠334的纳米带104之间的开口338再次打开。
方法200还可以包括与过程212基本上相同的过程220，其中移除沉积在IC结构的PMOS部分上方的掩模，并且在方法200的先前过程中沉积的PWF材料层346从暴露的PMOS部分凹陷。图12的IC结构320图示了过程220的示例结果。如图12B中所示，PMOS堆叠336的相邻S/D接触340的侧壁上的部分366是凹陷的。在一些实施例中，PMOS堆叠336上方的部分366的高度378可以类似于上面针对过程212描述的类似高度358。在一些实施例中，可以完全移除部分366，仅留下在PMOS堆叠336的最上面的纳米带104的顶部上的部分368。在过程220中可以使用任何合适的过程来凹陷PMOS堆叠336中的PWF材料344的部分366，诸如任何合适的选择性蚀刻技术。
方法200然后可以进行过程222，其中可以在所有暴露的表面上沉积一层NWF材料。图13的IC结构322图示了过程222的示例结果。如图13中所示，IC结构322在NMOS堆叠334和PMOS堆叠336的栅极区两者中都包括NWF材料380。因为在过程218中从NMOS堆叠334的纳米带104之间的开口338移除牺牲材料340，所以NWF材料380可以沉积到那些区域中，并且可以完全填充NMOS堆叠334的开口338，或至少夹断这些开口。因为PWF材料344填充或夹断PMOS堆叠336的纳米带104之间的开口338，所以没有NWF材料380沉积在那里。因为NWF材料380是在PWF材料344的所有轮沉积之后沉积的，所以NMOS堆叠334中将不会存在PWF材料344，从而在NMOS堆叠334的栅极区中留下更多空间用于更接近NMOS堆叠334的纳米带104的栅极填充材料。与传统的NMOS优先制造方法相比，这是有利的，因为如上面描述的，就施加在NMOS堆叠的纳米带上的金属栅极应变而言，具有更多的栅极填充材料(诸如钨)对于NMOS堆叠来说将是合期望的。
图13A和图13B具体标记了NWF材料380的处于相邻S/D接触340之间的开口的侧壁上的一部分386。图13A和图13B以及图13C进一步具体标记了NMOS堆叠334和PMOS堆叠336的栅极区顶部上的NWF材料380的一部分388(即，该部分388是堆叠的最上面的纳米带104上方的NWF材料380的一部分，基本上平行于支撑件102)。图13C还具体标记了NMOS堆叠334和PMOS堆叠336的栅极区的侧壁上的NWF材料380的一部分390(即，该部分390是NWF材料380的远离支撑件102延伸的一部分)。如图13中所描绘，部分386、388和390可以是NWF材料380的材料上连续的部分。在一些实施例中，部分386、388和390中的每一个的厚度392可以在大约0.5纳米和20纳米之间，例如在大约0.5纳米和10纳米之间，或者在大约1纳米和5纳米之间。图13C进一步图示了部分396(示出在虚线轮廓内)，其包括上面描述的PWF材料344的部分376，其中在过程222中一层NWF材料380沉积于其上。可以用于过程222中以沉积NWF材料380的沉积技术的示例可以包括ALD或CVD，并且NWF材料380可以包括上面描述的NWF材料中的任何一种，例如TiAlC。
方法200可以进一步包括过程224，在过程224中，在过程222中沉积的NWF材料的部分386凹入NMOS部分和PMOS部分两者中。图14的IC结构324图示了过程224的示例结果。如图14A中所示，NMOS堆叠334的部分386是凹陷的，但是其中的一些可能仍然保留。例如，NMOS堆叠334中的NWF材料380的部分386的高度384可以在大约1纳米与20纳米之间，例如，在大约3纳米与20纳米之间，或在大约3纳米与15纳米之间。如图14B中所示，一些NWF材料380可以保留在PMOS堆叠336中。然而，在其他实施例中，过程224可以导致从PMOS堆叠336移除所有的NWF材料380。在过程224中可以使用任何合适的过程来凹陷NWF材料380，诸如任何合适的选择性蚀刻技术。作为执行过程224的结果，对于NMOS堆叠334和PMOS堆叠336两者，可以在相邻的S/D接触340之间形成开口。
方法200还可以包括过程226，在过程226中栅极填充材料沉积在NMOS堆叠和PMOS堆叠的栅极区的剩余暴露部分上方。图15的IC结构326图示了过程226的示例结果。如图15A和图15B中所示，栅极填充材料394可以沉积到NMOS堆叠334和PMOS堆叠336顶部处的开口中(即，在相邻的S/D接触340的侧壁之间)。如图15C中所示，栅极填充材料394也可以沉积在NMOS堆叠334和PMOS堆叠336的侧壁上。因为PWF材料344填充或夹断PMOS堆叠336的纳米带104之间的开口338，所以没有栅极填充材料394沉积在那里。这与传统的NMOS优先制造方法形成鲜明对比，因为如上面描述的，就施加在PMOS堆叠的纳米带上的金属栅极应变而言，在PMOS堆叠的相邻纳米带之间存在诸如钨之类的一些栅极填充材料是不合期望的。可以在过程226中用于沉积栅极填充材料394的沉积技术的示例可以包括ALD、CVD、PVD等，并且栅极填充材料394可以包括任何合适的栅极填充材料(诸如钨)。
可选地，方法200还可以包括过程228，在过程228中，在过程226中沉积的栅极填充材料凹陷，并提供栅极接触材料。图16的IC结构328图示了过程228的示例结果，其中提供了栅极接触材料396。可以在过程228中用于沉积栅极接触材料396的沉积技术的示例可以包括ALD、CVD、PVD等，并且栅极接触材料396可以包括任何合适的导电材料。IC结构328是上面描述的IC结构100的一个示例。如果不执行过程228，则IC结构326是上面描述的IC结构100的一个示例。
执行方法200将在IC结构326中产生若干特性特征，这些特性特征在具有基于纳米带的晶体管的IC结构中将是看不到的，所述基于纳米带的晶体管不是使用如本文中描述的PMOS优先金属栅极制造形成的。例如，一个这样的特征是上面参考部分362、376和396描述的阶形剖面，其在最终的IC结构中将是可检测的。另一个这样的特征是在PMOS堆叠336的栅极区的侧壁上的PWF材料344上方存在NWF材料380，如图15C中所示的点划线轮廓内的区391中所示，因为在方法200中，NWF材料380是在PWF材料344之后沉积的。换句话说，在区391中，PWF材料344处于NWF材料380和PMOS堆叠336的纳米带104之间。方法200的使用的又另一个特征特性可以是NMOS堆叠334的栅极区的开口338仅填充有NWF材料380而没有PWF材料344，而PMOS堆叠336的栅极区的开口338仅填充有PWF材料344而没有NWF材料380。这与传统的NMOS优先金属栅极制造形成鲜明对比，在传统的NMOS优先金属栅极制造中，典型地，NWF材料和PWF材料两者都存在于NMOS堆叠的纳米带之间的开口中。方法200的使用的另一个特征特性可以是PMOS堆叠336的栅极区的开口338不包括任何栅极填充材料394。这也与传统的NMOS优先金属栅极制造形成鲜明对比，在传统的NMOS优先金属栅极制造中，典型地，栅极填充材料存在于PMOS堆叠的纳米带之间的开口中。
如本文中描述的(例如，如参考图1-图3所描述)，使用PMOS优先金属栅极制造制造的基于纳米带的晶体管可以用于实现任何合适的部件。例如，在各种实施例中，本文中描述的晶体管可以是以下中的一个或多个的一部分：中央处理单元、存储器器件(例如，高带宽存储器器件)、存储器单元、逻辑电路、输入/输出电路、现场可编程门阵列(fieldprogrammable gate array，FPGA)部件(诸如FPGA收发器或FPGA逻辑)、功率输送电路、放大器(例如，III-V放大器)、外围部件互连快速(Peripheral Component InterconnectExpress，PCIE)电路、双倍数据速率(Double Data Rate，DDR)传送电路、计算设备(例如，可穿戴或手持计算设备)等。
本文中公开的IC结构100(例如，实现为IC结构326或328的IC结构100)可以包括在任何合适的电子部件中。图17-图21图示了可以包括本文中公开的任何IC结构100的装置的各种示例。
图17是根据本文中公开的任何实施例的可以包括一个或多个IC结构100的晶片1500和管芯1502的俯视图。晶片1500可以由半导体材料构成，并且可以包括一个或多个管芯1502，所述一个或多个管芯1502具有在晶片1500的表面上形成的IC结构。每个管芯1502可以是包括任何合适的IC的半导体产品的重复单元。在半导体产品的制造完成之后，晶片1500可以经历切单(singulation)过程，在切单过程中管芯1502彼此分离以提供半导体产品的分立“芯片”。管芯1502可以包括一个或多个IC结构100(例如，如下面参考图18讨论的)、一个或多个晶体管(例如，下面讨论的图18的器件区1604的一些晶体管，例如，IC结构100的基于纳米带的晶体管)和/或支持电路以将电信号路由到晶体管，以及任何其他IC部件。在一些实施例中，晶片1500或管芯1502可以包括存储器器件(例如，随机存取存储器(random-access memory，RAM)器件，诸如静态RAM(SRAM)器件、磁RAM(MRAM)器件、电阻RAM(RRAM)器件、导电桥接RAM(CBRAM)器件等)、逻辑器件(例如，与门、或门、与非门、或或非门)、或任何其他合适的电路元件。这些器件中的多个器件可以组合在单个管芯1502上。例如，由多个存储器器件形成的存储器阵列可以与被配置为将信息存储在存储器器件中或执行存储在存储器阵列中的指令的处理器件(例如，图21的处理器件1802)或其它逻辑形成在同一管芯1502上。
图18是IC器件1600的侧面截面视图，其可以包括根据本文中公开的任何实施例的一个或多个IC结构100。一个或多个IC器件1600可以包括在一个或多个管芯1502中(图17)。IC器件1600可以包括器件区1604，该器件区1604包括本文中公开的一个或多个IC结构100，例如被实现为IC结构326或328的一个或多个IC结构100。器件区1604可以进一步包括与器件区1604中包括的晶体管的栅极(例如，IC结构100的栅极填充材料394)以及与器件区1604中包括的晶体管的S/D材料(例如，IC结构100的S/D区114)的电接触。
可以通过设置在器件区1604上的一个或多个互连层(在图18中图示为互连层1606-1610)向和/或从器件区1604的器件(例如，晶体管)路由电信号，诸如功率和/或输入/输出(input/output，I/O)信号。例如，器件区1604的导电特征(例如，IC结构100的栅极电极材料108)可以与互连层1606-1610的互连结构1628电耦合。一个或多个互连层1606-1610可以形成IC器件1600的金属化堆叠(也称为“ILD堆叠”)1619。
互连结构1628可以布置在互连层1606-1610内，以根据各种各样的设计路由电信号(特别是，该布置不限于图18中所描绘的互连结构1628的特定配置)。尽管图18中描绘了特定数量的互连层1606-1610，但是本公开的实施例包括具有比所描绘的更多或更少的互连层的IC结构。
在一些实施例中，互连结构1628可以包括填充有导电材料(诸如金属)的线路1628a和/或通孔1628b。线路1628a可以被布置成在基本上平行于支撑件102的表面的平面方向上路由电信号，器件区1604形成在该支撑件102的表面上。例如，从图18的视角来看，线路1628a可以在进出页面的方向上路由电信号。通孔1628b可以被布置成在基本上垂直于其上形成器件区1604的支撑件102的表面的平面方向上路由电信号。在一些实施例中，通孔1628b可以将不同互连层1606-1610的线路1628a电耦合在一起。
互连层1606-1610可以包括设置在互连结构1628之间的电介质材料1626，如图18中所示。在一些实施例中，设置在互连层1606-1610中的不同层中的互连结构1628之间的电介质材料1626可以具有不同的组分；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的组分可以相同。
第一互连层1606可以形成于器件区1604上方。在一些实施例中，如所示，第一互连层1606可以包括线路1628a和/或通孔1628b。第一互连层1606的线路1628a可以与器件区1604的接触(例如，到IC结构100的S/D区域114的接触)耦合。
第二互连层1608可以形成于第一互连层1606上方。在一些实施例中，第二互连层1608可以包括通孔1628b，以将第二互连层1608的线路1628a与第一互连层1606的线路1628a耦合。尽管为了清楚起见，线路1628a和通孔1628b在结构上用每个互连层内(例如，第二互连层1608内)的线来描画，但是在一些实施例中，线路1628a和通孔1628b可以是结构上和/或材料上连续的(例如，在双镶嵌过程期间同时填充的)。
根据结合第二互连层1608或第一互连层1606描述的类似技术和配置，可以在第二互连层1608上连续形成第三互连层1610(和附加互连层，根据期望)。在一些实施例中，在IC器件1600中的金属化堆叠1619中“更高”(即，更远离器件区1604)的互连层可以更厚。
IC器件1600可以包括阻焊材料1634(例如，聚酰亚胺或类似材料)和形成在互连层1606-1610上的一个或多个导电接触1636。在图18中，导电接触1636被图示为采用接合焊盘的形式。导电接触1636可以与互连结构1628电耦合，并且被配置为将器件区1604的(一个或多个)晶体管的电信号路由到其他外部器件。例如，焊料接合可以形成在一个或多个导电接触1636上，以将包括IC器件1600的芯片与另一个部件(例如，电路板)机械耦合和/或电耦合。IC器件1600可以包括附加的或替代的结构，以路由来自互连层1606-1610的电信号；例如，导电接触1636可以包括将电信号路由到外部部件的其他类似特征(例如，柱)。
图19是示例IC封装1650的侧面截面视图，其可以包括根据本文中公开的任何实施例的一个或多个IC结构100。在一些实施例中，IC封装1650可以是系统级封装(system-in-package，SiP)。
封装基板1652可以由电介质材料(例如，陶瓷、堆积膜、其中具有填料颗粒的环氧树脂膜、玻璃、有机材料、无机材料、有机和无机材料的组合、由不同材料形成的嵌入部分等)形成，并且可以具有通过电介质材料在面1672和面1674之间、或在面1672的不同位置之间、和/或在面1674上的不同位置之间延伸的导电路径。这些导电路径可以采取上面参考图18讨论的任何互连1628的形式。
封装基板1652可以包括通过封装基板1652耦合到导电路径(未示出)的导电接触1663，从而允许管芯1656和/或中介层1657内的电路电耦合到各个导电接触1664(或封装基板1652中包括的器件，未示出)。
IC封装1650可以包括中介层1657，该中介层1657经由中介层1657的导电接触1661、第一级互连1665、和封装基板1652的导电接触1663与封装基板1652耦合。图19中所图示的第一级互连1665是焊料凸块，但是可以使用任何合适的第一级互连1665。在一些实施例中，IC封装1650中可以不包括中介层1657；代替地，管芯1656可以通过第一级互连1665在面1672处直接耦合到导电接触1663。更一般地，一个或多个管芯1656可以经由任何合适的结构(例如，硅桥、有机桥、一个或多个波导、一个或多个中介层、导线接合等)耦合到封装基板1652。
IC封装1650可以包括一个或多个管芯1656，所述一个或多个管芯1656经由管芯1656的导电接触1654、第一级互连1658、和中介层1657的导电接触1660耦合到中介层1657。导电接触1660可以通过中介层1657耦合到导电路径(未示出)，从而允许管芯1656内的电路电耦合到各个导电接触1661(或中介层1657中包括的其他器件，未示出)。图19中所图示的第一级互连1658是焊料凸块，但是可以使用任何合适的第一级互连1658。如本文中所使用的，“导电接触”可以指用作不同部件之间的接口的导电材料(例如，金属)的一部分；导电接触可以凹入部件的表面、与部件的表面齐平、或者远离部件的表面延伸，并且可以采取任何合适的形式(例如，导电焊盘或插座)。
在一些实施例中，底部填充材料1666可以设置在第一级互连1665周围的封装基板1652和中介层1657之间，并且模制化合物(mold compound)1668可以设置在管芯1656和中介层1657周围并与封装基板1652接触。在一些实施例中，底部填充材料1666可以与模制化合物1668相同。视情况而定，可以用于底部填充材料1666和模制化合物1668的示例材料为环氧树脂模制材料。第二级互连1670可以耦合到导电接触1664。图19中所图示的第二级互连1670是焊球(例如，对于球栅阵列布置)，但是可以使用任何合适的第二级互连1670(例如，引脚栅极阵列布置中的引脚或者接点(land)栅极阵列布置中的接点)。第二级互连1670可以用于将IC封装1650耦合到另一部件，诸如电路板(例如，主板)、中介层、或另一IC封装，如本领域中已知的并且如下面参考图20所讨论的。
管芯1656可以采用本文中描述的管芯1502的任何实施例(例如，可以包括IC器件1600的任何实施例)的形式。在IC封装1650包括多个管芯1656的实施例中，IC封装1650可以被称为多芯片封装(multi-chip package，MCP)。管芯1656可以包括执行任何期望功能的电路。例如，一个或多个管芯1656可以是逻辑管芯(例如，硅基管芯)，并且一个或多个管芯1656可以是存储器管芯(例如，高带宽存储器)。
尽管图19中所图示的IC封装1650为倒装芯片封装，但是也可以使用其他封装体系结构。例如，IC封装1650可以是球栅阵列(ball grid array，BGA)封装，诸如嵌入式晶片级球栅阵列(embeddedwafer-level ball grid array，eWLB)封装。在另一个示例中，IC封装1650可以是晶片级芯片尺度封装(wafer-level chip scale package，WLCSP)或面板扇出(fanout，FO)封装。尽管在图19的IC封装1650中图示了两个管芯1656，但是IC封装1650可以包括任何期望数量的管芯1656。IC封装1650可以包括附加的无源部件，诸如设置在封装基板1652的第一面1672或第二面1674上或者设置在中介层1657的任一面上的表面安装电阻器、电容器和电感器。更一般地，IC封装1650可以包括本领域已知的任何其他有源或无源部件。
图20是IC器件组件1700的侧面截面视图，其可以包括一个或多个IC封装或其他电子部件(例如，管芯)，包括根据本文中公开的任何实施例的一个或多个IC结构100。IC器件组件1700包括设置在电路板1702(其可以是例如主板)上的多个部件。IC器件组件1700包括设置在电路板1702的第一面1740和电路板1702的相反的第二面1742上的部件；一般而言，部件可以设置在一个或两个面1740和1742上。下面参考IC器件组件1700讨论的任何IC封装可以采取上面参考图19讨论的IC封装1650的任何实施例的形式(例如，可以包括一个或多个IC结构100)。
在一些实施例中，电路板1702可以是包括多个金属层的PCB，所述多个金属层通过电介质材料层彼此分离并通过导电通孔互连。金属层中的任何一个或多个可以以期望的电路图案形成，以在耦合到电路板1702的部件之间路由电信号(可选地与其他金属层结合)。在其他实施例中，电路板1702可以是非PCB基板。
图20中所图示的IC器件组件1700包括通过耦合部件1716耦合到电路板1702的第一面1740的中介层上封装结构1736。耦合部件1716可以将中介层上封装结构1736电耦合和机械耦合到电路板1702，并且可以包括焊球(如图20中所示)、插座的公部分和母部分、粘合剂、底部填充材料、和/或任何其他合适的电耦合结构和/或机械耦合结构。
中介层上封装结构1736可以包括通过耦合部件1718耦合到封装中介层1704的IC封装1720。耦合部件1718可以采取针对应用的任何合适的形式，诸如上面参考耦合部件1716讨论的形式。尽管图20中示出了单个IC封装1720，但是多个IC封装可以耦合到封装中介层1704；实际上，附加的中介层可以耦合到封装中介层1704。封装中介层1704可以提供用于桥接电路板1702和IC封装1720的中间基板。IC封装1720可以是或包括例如管芯(图17的管芯1502)、IC器件(例如，图18的IC器件1600)、或任何其他合适的部件。一般而言，封装中介层1704可以将连接扩展到更宽的节距或将连接重新路由到不同的连接。例如，封装中介层1704可以将IC封装1720(例如，管芯)耦合到耦合部件1716的BGA导电接触集合，用于耦合到电路板1702。在图20中所图示的实施例中，IC封装1720和电路板1702附接到封装中介层1704的相反侧；在其他实施例中，IC封装1720和电路板1702可以附接到封装中介层1704的同一侧。在一些实施例中，三个或更多个部件可以通过封装中介层1704的方式互连。
在一些实施例中，封装中介层1704可以形成为PCB，其包括由电介质材料层彼此分隔并由导电通孔互连的多个金属层。在一些实施例中，封装中介层1704可以由环氧树脂、玻璃纤维增强的环氧树脂、具有无机填料的环氧树脂、陶瓷材料、或诸如聚酰亚胺之类的聚合物材料形成。在一些实施例中，封装中介层1704可以由替代的刚性或柔性材料形成，这些替代的刚性或柔性材料可以包括上面供在半导体基板中使用的相同材料，诸如硅、锗和其他III-V族和IV族材料。封装中介层1704可以包括金属线1710和通孔1708(包括但不限于硅通孔(through-siliconvias，TSV)1706)。封装中介层1704可以进一步包括嵌入式器件1714，其包括无源和有源器件两者。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电(electrostatic discharge，ESD)器件、和存储器器件。诸如RF器件、功率放大器、功率管理器件、天线、阵列、传感器、和微机电系统(microelectromechanical system，MEMS)器件之类的更复杂的器件也可以形成在封装中介层1704上。中介层上封装结构1736可以采用本领域已知的任何中介层上封装结构的形式。
IC器件组件1700可以包括IC封装1724，IC封装1724通过耦合部件1722耦合到电路板1702的第一面1740。耦合部件1722可以采取上面参考耦合部件1716讨论的任何实施例的形式，并且IC封装1724可以采取上面参考IC封装1720讨论的任何实施例的形式。
图20中所图示的IC器件组件1700包括通过耦合部件1728耦合到电路板1702的第二面1742的封装上封装结构1734。封装上封装结构1734可以包括通过耦合部件1730耦合在一起的IC封装1726和IC封装1732，使得IC封装1726设置在电路板1702和IC封装1732之间。耦合部件1728和1730可以采取上面讨论的耦合部件1716的任何实施例的形式，并且IC封装1726和1732可以采取上面讨论的IC封装1720的任何实施例的形式。封装上封装结构1734可以根据本领域已知的任何封装上封装结构来配置。
图21是示例电气设备1800的框图，其可以包括根据本文中公开的任何实施例的一个或多个IC结构100。例如，电气设备1800的部件中的任何合适的部件可以包括本文中公开的IC设备组件1700、IC封装1650、IC结构1600、或管芯1502中的一个或多个。多个部件在图21中被图示为包括在电气设备1800中，但是这些部件中的任何一个或多个可以被省略或复制，以适用于应用。在一些实施例中，电气设备1800中包括的一些或所有部件可以附接到一个或多个主板。在一些实施例中，这些部件中的一些或全部被制造到单个片上系统(system-on-a-chip，SoC)管芯上。
附加地，在各种实施例中，电气设备1800可以不包括图21中所图示的一个或多个部件，但是电气设备1800可以包括用于耦合到一个或多个部件的接口电路。例如，电气设备1800可以不包括显示设备1806，但是可以包括显示设备1806可以耦合到的显示设备接口电路(例如，连接器和驱动器电路)。在另一示例集合中，电气设备1800可以不包括音频输入设备1824或音频输出设备1808，但是可以包括音频输入设备1824或音频输出设备1808可以耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路)。
电气设备1800可以包括处理器件1802(例如，一个或多个处理器件)。如本文中所使用的，术语“处理器件”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何器件或器件的一部分。处理器件1802可以包括一个或多个数字信号处理器(digital signal processor，DSP)、专用集成电路(application-specific integrated circuit，ASIC)、中央处理单元(central processing unit，CPU)、图形处理单元(graphics processing unit，GPU)、密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器、或任何其他合适的处理器件。电气设备1800可以包括存储器1804，存储器1804本身可以包括一个或多个存储器器件，诸如易失性存储器(例如，动态随机存取存储器(dynamic random-access memory，DRAM))、非易失性存储器(例如，只读存储器(read-only memory，ROM))、闪速存储器、固态存储器、和/或硬盘驱动。在一些实施例中，存储器1804可以包括与处理器件1802共享管芯的存储器。该存储器可以用作缓存存储器，并且可以包括嵌入式动态随机存取存储器(embeddeddynamic random-access memory，eDRAM)或自旋转移矩磁性随机存取存储器(spintransfer torque magnetic random-access memory，STT-MRAM)。
在一些实施例中，电气设备1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置用于管理无线通信，以用于向和从电气设备1800传送数据。术语“无线”及其派生词可以用来描述电路、设备、系统、方法、技术、通信信道等，它们可以通过使用调制电磁辐射经由非固体介质来传送数据。该术语不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含任何导线。
通信芯片1812可以实现多个无线标准或协议中的任何一种，包括但不限于电气和电子工程师协会(Electrical and Electronic Engineers，IEEE)标准，其包括Wi-Fi(IEEE802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修正案)、长期演进(Long-TermEvolution，LTE)项目以及任何修正、更新和/或修订(例如，高级LTE项目、超移动宽带(ultramobile broadband，UMB)项目(也称为“3GPP2”)等)。IEEE 802.16兼容的宽带无线接入(Broadband Wireless Access，BWA)网络一般被称为WiMAX网络，这是代表微波接入全球互通的首字母缩写，其是通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(Global System for MobileCommunication，GSM)、通用分组无线电服务(General Packet Radio Service，GPRS)、通用移动电信系统(Universal Mobile Telecommunications System，UMTS)、高速分组接入(High Speed Packet Access，HSPA)、演进HSPA(E-HSPA)、或LTE网络进行操作。通信芯片1812可以根据增强型数据GSM演进(Enhanced Data for GSM Evolution，EDGE)、GSM EDGE无线电接入网(GSM EDGERadio Access Network，GERAN)、通用陆地无线电接入网(Universal Terrestrial Radio AccessNetwork，UTRAN)、或演进的UTRAN(E-UTRAN)进行操作。通信芯片1812可以根据码分多址(Code Division Multiple Access，CDMA)、时分多址(Time Division Multiple Access，TDMA)、数字增强型无绳电信(Digital EnhancedCordless Telecommunications，DECT)、演进数据优化(Evolution-Data Optimized，EV-DO)及其衍生协议、以及被指定为3G、4G、5G及以上的任何其他无线协议进行操作。在其他实施例中，通信芯片1812可以根据其他无线协议进行操作。电气设备1800可以包括天线1822，以便于无线通信和/或接收其他无线通信(诸如AM或FM无线电传输)。
在一些实施例中，通信芯片1812可以管理有线通信，诸如电、光或任何其他合适的通信协议(例如，以太网)。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于诸如Wi-Fi或蓝牙之类的短程无线通信，并且第二通信芯片1812可以专用于诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等之类的远程无线通信。在一些实施例中，第一通信芯片1812可以专用于无线通信，并且第二通信芯片1812可以专用于有线通信。
电气设备1800可以包括电池/功率电路1814。电池/功率电路1814可以包括一个或多个能量存储器件(例如，电池或电容器)和/或用于将电气设备1800的部件耦合到与电气设备1800分离的能源(例如，AC线路功率)的电路。
电气设备1800可以包括显示设备1806(或对应的接口电路，如上面讨论的)。显示设备1806可以包括任何视觉指示器，诸如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(liquid crystal display，LCD)、发光二极管显示器、或平板显示器。
电气设备1800可以包括音频输出设备1808(或对应的接口电路，如上面讨论的)。音频输出设备1808可以包括生成可听指示符的任何设备，诸如扬声器、耳机或耳塞。
电气设备1800可以包括音频输入设备1824(或对应的接口电路，如上面讨论的)。音频输入设备1824可以包括生成代表声音的信号的任何设备，诸如麦克风、麦克风阵列或数字仪器(例如，具有乐器数字接口(musical instrument digital interface，MIDI)输出的仪器)。
电气设备1800可以包括GPS设备1818(或对应的接口电路，如上面讨论的)。如本领域已知的，GPS设备1818可以与基于卫星的系统通信，并且可以接收电气设备1800的位置。
电气设备1800可以包括其他输出设备1810(或对应的接口电路，如上面讨论的)。其他输出设备1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射机、或者附加的存储设备。
电气设备1800可以包括其他输入设备1820(或对应的接口电路，如上面讨论的)。其他输入设备1820的示例可以包括加速度计、陀螺仪、罗盘、图像捕获设备、键盘、光标控制设备(诸如鼠标)、触笔、触摸板、条形码读取器、快速响应(QuickResponse，QR)码读取器、任何传感器、或射频标识(radio frequency identification，RFID)读取器。
电气设备1800可以具有任何期望的形状因子，诸如手持式或移动式电气设备(例如，手机、智能电话、移动互联网设备、音乐播放器、平板电脑、膝上型电脑、上网本电脑、超极本电脑、个人数字助理(personal digital assistant，PDA)、超便携式个人电脑等)、台式电气设备、服务器设备或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字录像机、或可穿戴电气设备。在一些实施例中，电气设备1800可以是处理数据的任何其他电子设备。
以下段落提供了本文中公开的实施例的各种示例。
示例1提供了一种IC结构，其包括支撑件(例如，基板、管芯、晶片或芯片，例如，本文中描述的支撑件102)；两个或更多个纳米带的第一堆叠，其在支撑件上方垂直堆叠在彼此上方，其中第一堆叠的纳米带的部分是N型晶体管的沟道区(即，第一堆叠是NMOS堆叠)；两个或更多个纳米带的第二堆叠，其在支撑件上方垂直堆叠在彼此上方，其中第二堆叠的纳米带的部分是P型晶体管的沟道区(即，第一堆叠是PMOS堆叠)；第一栅极区，其封围第一堆叠的纳米带的部分，并且包括第一堆叠的相邻纳米带之间的NWF材料；以及第二栅极区，其封围第二堆叠的纳米带的部分，并且包括在第二堆叠的相邻纳米带之间的PWF材料，其中第二栅极区在第二堆叠的纳米带的侧壁处包括PWF材料，并且进一步包括NWF材料，使得PWF材料在第二堆叠的纳米带的侧壁和NWF材料之间。
示例2提供了根据示例1所述的IC结构，其中第二堆叠的纳米带的侧壁和NWF材料之间的PWF材料的一侧与第二堆叠的纳米带的侧壁接触，并且另一侧与NWF材料接触。
示例3提供了根据示例1或2所述的IC结构，其中在第一栅极区中，在第一堆叠的相邻纳米带之间不存在PWF材料。
示例4提供了根据前述示例中任一项所述的IC结构，其中在第一栅极区中，NWF材料填充在第一堆叠的相邻纳米带之间的区域。
示例5提供了根据示例4所述的IC结构，其中第一栅极区进一步包括第一堆叠的相邻纳米带上的栅极电介质材料，并且其中NWF材料填充在第一堆叠的相邻纳米带上的栅极电介质材料之间的区域。
示例6提供了根据前述示例中任一项所述的IC结构，其中在第二栅极区中，PWF材料填充第二堆叠的相邻纳米带之间的区域。
示例7提供了根据示例6所述的IC结构，其中第二栅极区进一步包括第二堆叠的相邻纳米带上的栅极电介质材料，并且其中PWF材料填充在第二堆叠的相邻纳米带上的栅极电介质材料之间的区域。
示例8提供了根据前述示例中任一项所述的IC结构，进一步包括栅极填充材料，所述栅极填充材料包括在第一堆叠的最上面的纳米带上方的第一栅极区中的第一部分以及在第二堆叠的最上面的纳米带上方的第二栅极区中的第二部分，其中栅极填充材料不存在于第二栅极区中的第二堆叠的相邻纳米带之间。
示例9提供了根据示例8所述的IC结构，其中第一部分和第二部分是第一栅极区和第二栅极区中栅极填充材料的材料上连续的部分。
示例10提供了根据示例8或9所述的IC结构，其中在第一栅极区中，第一堆叠的纳米带的侧壁与NWF材料的一侧接触，并且NWF材料的另一侧与栅极填充材料接触。
示例11提供了根据前述示例中任一项所述的IC结构，其中在与第二堆叠的纳米带之一的纵轴基本上垂直的平面中的第二栅极区中的第二堆叠的截面中，第二堆叠的最下面的纳米带下方的PWF材料的一部分具有阶形剖面。
示例12提供了根据前述示例中任一项所述的IC结构，其中在与第二堆叠的纳米带之一的纵轴基本上垂直的平面中的第二栅极区中的第二堆叠的截面中，第二堆叠的最下面的纳米带下方的PWF材料的第一部分具有第一厚度，并且第二堆叠的最下面的纳米带下方的PWF材料的第二部分具有不同于第一厚度的第二厚度。
示例13提供了一种IC结构，其包括支撑件(例如，基板、管芯、晶片或芯片，例如，本文中描述的支撑件102)；两个或更多个纳米带的第一堆叠，其在支撑件上方垂直堆叠在彼此上方；两个或更多个纳米带的第二堆叠，其在支撑件上方垂直堆叠在彼此上方；第一栅极区，其封围第一堆叠的纳米带的部分，并且包括第一堆叠的相邻纳米带之间的NWF材料；以及第二栅极区，其封围第二堆叠的纳米带的部分，并且包括在第二堆叠的相邻纳米带之间的PWF材料，其中在第一栅极区中，在第一堆叠的相邻纳米带之间不存在PWF材料。
示例14提供了根据示例13所述的IC结构，其中在第一栅极区中，NWF材料填充在第一堆叠的相邻纳米带之间的区域。
示例15提供了根据示例14所述的IC结构，其中第一栅极区进一步包括第一堆叠的相邻纳米带上的栅极电介质材料，并且其中NWF材料填充在第一堆叠的相邻纳米带上的栅极电介质材料之间的区域。
示例16提供了根据示例13-15中任一项所述的IC结构，其中在第二栅极区中，PWF材料填充第二堆叠的相邻纳米带之间的区域。
示例17提供了根据示例13-16中任一项所述的IC结构，其中在与第二堆叠的纳米带之一的纵轴基本上垂直的平面中的第二栅极区中的第二堆叠的截面中，第二堆叠的最下面的纳米带下方的PWF材料的第一部分具有第一厚度，并且第二堆叠的最下面的纳米带下方的PWF材料的第二部分具有不同于第一厚度的第二厚度。
示例18提供了一种制造IC结构的方法，该方法包括：提供纳米带的第一堆叠和纳米带的第二堆叠；沉积一层或多层PWF材料，以部分围绕第一堆叠的纳米带的沟道区，并完全围绕第二堆叠的纳米带的沟道区；移除第一堆叠的纳米带的沟道区周围的所有PWF材料层；以及在移除第一堆叠的纳米带的沟道区周围的所有PWF材料层之后，沉积NWF材料以围绕第一堆叠的纳米带的沟道区。
示例19提供了根据示例18所述的方法，进一步包括在沉积一层或多层PWF材料以部分围绕第一堆叠的纳米带的沟道区之前，用牺牲材料堵塞第一堆叠的相邻纳米带的沟道区之间的区域。
示例20提供了根据示例19所述的方法，进一步包括在沉积NWF材料以围绕第一堆叠的纳米带的沟道区之前移除牺牲材料。
示例21提供了根据示例18-20中任一项所述的方法，其中所述IC结构是根据前述示例中任一项所述的IC结构。
示例22提供了一种IC封装，其包括IC管芯，该IC管芯包括根据示例1-17中任一项所述的IC结构；和耦合到IC管芯的另外的IC部件。
示例23提供了根据示例22所述的IC封装，其中所述另外的IC部件包括封装基板。
示例24提供了根据示例22所述的IC封装，其中所述另外的IC部件包括中介层。
示例25提供了根据示例22所述的IC封装，其中所述另外的IC部件包括另外的IC管芯。
示例26提供了一种计算设备，其包括载体基板和耦合到载体基板的IC结构，其中IC结构是根据示例1-17中任一项所述的IC结构，或IC结构包括在根据示例22-25中任一项所述的IC封装中。
示例27提供了根据示例26所述的计算设备，其中所述计算设备为可穿戴或手持式计算设备。
示例28提供了根据示例26或27所述的计算设备，其中所述计算设备进一步包括一个或多个通信芯片。
示例29提供了根据示例26-28中任一项所述的计算设备，其中所述计算设备进一步包括天线。
示例30提供了根据示例26-29中任一项所述的计算设备，其中所述载体基板为主板。
示例31提供了根据示例1-17中任一项所述的IC结构，其中所述IC结构包括中央处理单元或者是中央处理单元的一部分。
示例32提供了根据示例1-31中任一项所述的IC结构，其中所述IC结构包括存储器器件或者是存储器器件的一部分，该存储器器件例如是高带宽存储器器件。
示例33提供了根据示例1-32中任一项所述的IC结构，其中所述IC结构包括逻辑电路或者是逻辑电路的一部分。
示例34提供了根据示例1-33中任一项所述的IC结构，其中所述IC结构包括输入/输出电路或者是输入/输出电路的一部分。
示例35提供了根据示例1-34中任一项所述的IC结构，其中所述IC结构包括FPGA收发器或者是FPGA收发器的一部分。
示例36提供了根据示例1-35中任一项所述的IC结构，其中所述IC结构包括FPGA逻辑或者是FPGA逻辑的一部分。
示例37提供了根据示例1-36中任一项所述的IC结构，其中所述IC结构包括功率输送电路或者是功率输送电路的一部分。
示例38提供了根据示例1-37中任一项所述的IC结构，其中所述IC结构包括III-V放大器或者是III-V放大器的一部分。
示例39提供了根据示例1-38中任一项所述的IC结构，其中所述IC结构包括PCIE电路或DDR传送电路或者是PCIE电路或DDR传送电路的一部分。
上面对本公开的图示实现方式的描述(包括摘要中描述的内容)不意图穷举或将本公开限制为所公开的精确形式。虽然为了说明性的目的，在本文中描述了本公开的具体实现方式和示例，但是如相关领域的技术人员将认识到的，在本公开的范围内，各种等同修改是可能的。鉴于上面的详细描述，可以对本公开进行这些修改。

Claims (20)

1.一种集成电路(IC)结构，包括：
纳米带的第一堆叠，其中第一堆叠的纳米带的部分是N型晶体管的沟道区；
纳米带的第二堆叠，其中第二堆叠的纳米带的部分是P型晶体管的沟道区；
第一栅极区，其封围第一堆叠的纳米带的部分，并且包括在第一堆叠的相邻纳米带之间的N型功函数(NWF)材料；和
第二栅极区，其封围第二堆叠的纳米带的部分，并且包括在第二堆叠的相邻纳米带之间的P型功函数(PWF)材料，
其中所述第二栅极区包括在第二堆叠的纳米带的侧壁处的PWF材料，并且进一步包括NWF材料，使得PWF材料在第二堆叠的纳米带的侧壁和NWF材料之间。
2.根据权利要求1所述的IC结构，其中第二堆叠的纳米带的侧壁和NWF材料之间的PWF材料的一侧与第二堆叠的纳米带的侧壁接触，并且另一侧与NWF材料接触。
3.根据权利要求1所述的IC结构，其中在第一栅极区中，PWF材料不存在于第一堆叠的相邻纳米带之间。
4.根据权利要求1所述的IC结构，其中在第一栅极区中，NWF材料填充第一堆叠的相邻纳米带之间的区域。
5.根据权利要求4所述的IC结构，其中所述第一栅极区进一步包括在第一堆叠的相邻纳米带上的栅极电介质材料，并且其中所述NWF材料填充第一堆叠的相邻纳米带上的栅极电介质材料之间的区域。
6.根据权利要求1-5中任一项所述的IC结构，其中在第二栅极区中，PWF材料填充第二堆叠的相邻纳米带之间的区域。
7.根据权利要求6所述的IC结构，其中所述第二栅极区进一步包括在第二堆叠的相邻纳米带上的栅极电介质材料，并且其中所述PWF材料填充第二堆叠的相邻纳米带上的栅极电介质材料之间的区域。
8.根据权利要求1-5中任一项所述的IC结构，进一步包括栅极填充材料，所述栅极填充材料包括：
在第一堆叠的最上面的纳米带上方的第一栅极区中的第一部分，以及
在第二堆叠的最上面的纳米带上方的第二栅极区中的第二部分，
其中在第二栅极区中的第二堆叠的相邻纳米带之间不存在栅极填充材料。
9.根据权利要求8所述的IC结构，其中所述第一部分和所述第二部分是第一栅极区和第二栅极区中栅极填充材料的材料上连续的部分。
10.根据权利要求8所述的IC结构，其中在第一栅极区中，第一堆叠的纳米带的侧壁与NWF材料的一侧接触，并且NWF材料的另一侧与栅极填充材料接触。
11.根据权利要求1-5中任一项所述的IC结构，其中在与第二堆叠的纳米带之一的纵轴基本上垂直的平面中的第二栅极区中的第二堆叠的截面中，第二堆叠的最下面的纳米带下方的PWF材料的一部分具有阶形剖面。
12.根据权利要求1-5中任一项所述的IC结构，其中在与第二堆叠的纳米带之一的纵轴基本上垂直的平面中的第二栅极区中的第二堆叠的截面中，第二堆叠的最下面的纳米带下方的PWF材料的第一部分具有第一厚度，并且第二堆叠的最下面的纳米带下方的PWF材料的第二部分具有不同于第一厚度的第二厚度。
13.一种集成电路(IC)结构，包括：
纳米带的第一堆叠；
纳米带的第二堆叠；
第一栅极区，其封围第一堆叠的纳米带的部分，并且包括在第一堆叠的相邻纳米带之间的N型功函数(NWF)材料；和
第二栅极区，其封围第二堆叠的纳米带的部分，并且包括在第二堆叠的相邻纳米带之间的P型功函数(PWF)材料，
其中在第一栅极区中，NWF材料填充在第一堆叠的相邻纳米带之间的区域。
14.根据权利要求13所述的IC结构，其中在第一栅极区中，在第一堆叠的相邻纳米带之间不存在PWF材料。
15.根据权利要求14所述的IC结构，其中所述第一栅极区进一步包括在第一堆叠的相邻纳米带上的栅极电介质材料，并且其中所述NWF材料填充第一堆叠的相邻纳米带上的栅极电介质材料之间的区域。
16.根据权利要求13-15中任一项所述的IC结构，其中在第二栅极区中，PWF材料填充第二堆叠的相邻纳米带之间的区域。
17.根据权利要求13-15中任一项所述的IC结构，其中在与第二堆叠的纳米带之一的纵轴基本上垂直的平面中的第二栅极区中的第二堆叠的截面中，第二堆叠的最下面的纳米带下方的PWF材料的第一部分具有第一厚度，并且第二堆叠的最下面的纳米带下方的PWF材料的第二部分具有不同于第一厚度的第二厚度。
18.一种制造集成电路(IC)结构的方法，所述方法包括：
提供纳米带的第一堆叠和纳米带的第二堆叠；
沉积一层或多层P型功函数(PWF)材料，以部分围绕第一堆叠的纳米带的沟道区，并围绕第二堆叠的纳米带的沟道区；
移除第一堆叠的纳米带的沟道区周围的PWF材料；和
在移除第一堆叠的纳米带的沟道区周围的PWF材料之后，沉积N型功函数(NWF)材料以围绕第一堆叠的纳米带的沟道区。
19.根据权利要求18所述的方法，进一步包括：
在沉积所述一层或多层PWF材料之前，用牺牲材料堵塞第一堆叠的相邻纳米带的沟道区之间的区域，以部分围绕第一堆叠的纳米带的沟道区。
20.根据权利要求19所述的方法，进一步包括：
在沉积NWF材料以围绕第一堆叠的纳米带的沟道区之前，移除牺牲材料。
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