CN118335159A - 快闪存储器装置、快闪存储器装置的方法以及快闪存储器控制器 - Google Patents

快闪存储器装置、快闪存储器装置的方法以及快闪存储器控制器 Download PDF

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CN118335159A CN202410008090.2A CN202410008090A CN118335159A CN 118335159 A CN118335159 A CN 118335159A CN 202410008090 A CN202410008090 A CN 202410008090A CN 118335159 A CN118335159 A CN 118335159A
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Abstract

本发明涉及一种快闪存储器装置、快闪存储器装置的方法以及快闪存储器控制器。该快闪存储器控制器用于储存装置中，并通过特定的通信接口耦接到储存装置的快闪存储器装置，快闪存储器控制器通过特定的通信接口向快闪存储器装置发送注入除错资讯的设置特征信号，以配置快闪存储器装置的除错电路的操作，使除错电路自动产生对快闪存储器装置的存取操作的除错资讯，快闪存储器控制器发出的存取命令信号，将快闪存储器装置产生的除错资讯通过输入/输出控制电路和特定的通信接口传送给快闪存储器控制器，而不控制快闪存储器装置的储存单元阵列产生存取失败错误。

Description

快闪存储器装置、快闪存储器装置的方法以及快闪存储器控 制器
技术领域
本发明有关于一种快闪存储器控制机制，尤指一种快闪存储器控制器、快闪存储器装置及相应的方法。
背景技术
一般而言，传统的快闪存储器控制器在进入一除错模式时会控制其硬体元件产生一编程失败测试(program failure test)、一缓冲编程失败测试(cache program failuretest)或一擦除失败测试(erase failure test)的除错资讯，并接着控制其韧体元件检查该除错资讯以便执行一错误处理操作(error handle operation)，也就是说，除错资讯的产生及检查的过程仅由现有的快闪存储器控制器自行处理，并不涉及外接于现有快闪存储器控制器的一快闪存储器装置，这样的测试结果会是不可靠的。
发明内容
因此本发明的目的之一在于提供一种快闪存储器控制器、快闪存储器装置及相应的方法，以解决上述的问题。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口耦接到储存装置的快闪存储器控制器的快闪存储器装置。快闪存储器装置包括输入/输出控制电路、命令暂存器、地址暂存器、储存单元阵列、至少一个地址解码器、状态暂存器、电压产生器和具有除错电路的控制电路。输入/输出控制电路通过特定的通信接口耦接到快闪存储器控制器。命令暂存器耦接于输入/输出控制电路，并用以缓冲快闪存储器控制器所传来的输入/输出控制电路所传送的命令资讯。地址暂存器耦接于输入/输出控制电路，并用以缓冲从快闪存储器控制器所传送并通过输入/输出控制电路的地址资讯。储存单元阵列至少具有第一平面以及不同于第一平面的第二平面。至少一地址解码器耦接至储存单元阵列。状态暂存器耦接于输入/输出控制电路。电压产生器耦接至储存单元阵列。控制电路耦接于逻辑控制电路、储存单元阵列、地址暂存器、命令暂存器与状态暂存器，并用以自动产生快闪存储器控制器所传送的一存取命令信号的一存取操作的除错资讯、将产生的除错资讯传送到状态暂存器以及控制状态暂存器通过输入/输出控制电路和特定的通信接口将除错资讯从快闪存储器装置传送到快闪存储器控制器，而不控制电压产生器使储存单元阵列产生存取失败错误。该存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与模拟的编程失败、模拟的缓冲编程失败或模拟的擦除失败有相关联，而除错电路不控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口耦接到储存装置的快闪存储器控制器的快闪存储器装置的方法。该方法包括：提供输入/输出控制电路，通过特定的通信接口耦接到快闪存储器控制器；提供一命令暂存器，耦接输入/输出控制电路，用以缓冲快闪存储器控制器所传送并通过输入/输出控制电路的命令资讯；提供一地址暂存器，耦接输入/输出控制电路，用以缓冲快闪存储器控制器传送至输入/输出控制电路的地址资讯；提供一储存单元阵列，至少具有一第一平面以及一不同于第一平面的第二平面；提供至少一地址解码器，耦接至储存单元阵列；提供一状态暂存器，耦接至输入/输出控制电路；提供电压产生器，耦接至储存单元阵列；利用除错电路自动产生快闪存储器控制器发送的存取命令信号的存取操作的除错资讯，不控制电压产生器使储存单元阵列产生存取失败错误；以及将产生的除错资讯传送至状态暂存器，并控制状态暂存器通过输入/输出控制电路和特定的通信接口将除错资讯从快闪存储器装置传送至快闪存储器控制器。存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与模拟的编程失败、模拟的缓冲编程失败或模拟的擦除失败有相关联，除错电路不控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口耦接到储存装置的快闪存储器装置的快闪存储器控制器。该快闪存储器控制器包括输入/输出电路和处理器。输入/输出电路通过特定的通信接口耦接至快闪存储器装置，并用以在快闪存储器装置与处理器之间传送命令与数据。处理器耦接于输入/输出电路，并用以控制输入/输出电路通过特定的通信接口传送一注入除错资讯的设置特征信号至快闪存储器装置，以配置快闪存储器装置的除错电路的操作，令该除错电路自动产生从该快闪存储器控制器所发送的一存取命令信号的一存取操作的除错资讯、将产生的除错资讯从快闪存储器装置通过输入/输出控制电路以及特定的通信接口传送至快闪存储器控制器，而不控制快闪存储器装置的储存单元阵列产生存取失败错误。存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与模拟的编程失败、模拟的缓冲编程失败或模拟的擦除失败有相关联，除错电路不控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口耦接到储存装置的快闪存储器控制器的快闪存储器装置。快闪存储器装置包括输入/输出控制电路、命令暂存器、地址暂存器、储存单元阵列、至少一个地址解码器、状态暂存器、电压产生器和具有除错电路的控制电路。输入/输出控制电路通过特定的通信接口耦接到快闪存储器控制器。命令暂存器耦接输入/输出控制电路，并用以缓冲快闪存储器控制器所传来并通过输入/输出控制电路所传送的命令资讯。地址暂存器耦接于输入/输出控制电路，并用以缓冲快闪存储器控制器所传来并通过输入/输出控制电路所传送的地址资讯。储存单元阵列至少具有第一平面以及不同于第一平面的第二平面。至少一地址解码器耦接至储存单元阵列。状态暂存器耦接于输入/输出控制电路。电压产生器耦接至储存单元阵列。控制电路耦接于逻辑控制电路、储存单元阵列、地址暂存器、命令暂存器与状态暂存器，并用以自动产生快闪存储器所传送的一存取命令信号的一存取操作的除错资讯、将产生的除错资讯传送到状态暂存器以及并控制状态暂存器将快闪存储器装置的除错资讯通过输入/输出控制电路和特定的通信接口传送到快闪存储器控制器，并且实际控制电压产生器使储存单元阵列产生存取失败错误。存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与真正的编程失败、真正的缓冲编程失败或真正的擦除失败有相关联，并且除错电路会控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口耦接到储存装置的快闪存储器控制器的快闪存储器装置的方法。该方法包括：提供输入/输出控制电路，通过特定的通信接口耦接到快闪存储器控制器；提供一命令暂存器，耦接于输入/输出控制电路，以缓冲快闪存储器控制器所传送并通过输入/输出控制电路的命令资讯；提供一地址暂存器，耦接于输入/输出控制电路，以缓冲快闪存储器控制器所传送并通过输入/输出控制电路的地址资讯；提供一储存单元阵列，至少具有一第一平面以及一不同于第一平面的第二平面；提供至少一地址解码器，耦接至储存单元阵列；提供一状态暂存器，耦接至输入/输出控制电路；提供电压产生器，耦接至储存单元阵列；利用除错电路自动产生快闪存储器控制器所发送的一存取命令信号的一存取操作的除错资讯，实际控制电压产生器使储存单元阵列产生存取失败的错误；将产生的除错资讯传送至状态暂存器，并控制状态暂存器通过输入/输出控制电路和特定的通信接口将除错资讯从快闪存储器装置传送至快闪存储器控制器；该存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与真正的编程失败、真正的缓冲编程失败或真正的擦除失败有相关联，并且除错电路会控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口耦接到储存装置的快闪存储器装置的快闪存储器控制器。该快闪存储器控制器包括输入/输出电路和处理器。输入/输出电路通过特定的通信接口耦接至快闪存储器装置，并用以在快闪存储器装置与处理器之间传送命令与数据。处理器耦接于输入/输出电路，并用以控制输入/输出电路通过特定的通信接口传送一注入错误资讯的设置特征信号至快闪存储器装置，以配置快闪存储器装置的除错电路的操作，使除错电路自动产生快闪存储器控制器所发送的一存取命令信号的一存取操作的除错资讯、将产生的除错资讯从快闪存储器装置通过输入/输出控制电路以及特定的通信接口传送至快闪存储器控制器以及实际控制快闪存储器装置的储存单元阵列产生存取失败的错误。存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与真正的编程失败、真正的缓冲编程失败或真正的擦除失败有相关联，并且除错电路会控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口连接到储存装置的快闪存储器控制器的快闪存储器装置。快闪存储器装置包括输入/输出控制电路、命令暂存器、地址暂存器、储存单元阵列、至少一个地址解码器、状态暂存器、电压产生器和具有除错电路的控制电路。输入/输出控制电路通过特定的通信接口耦接到快闪存储器控制器。命令暂存器耦接于输入/输出控制电路，并用以缓冲快闪存储器控制器所传来并通过输入/输出控制电路所传送的命令资讯。地址暂存器耦接于输入/输出控制电路，并用以缓冲快闪存储器控制器所传送并通过输入/输出控制电路的地址资讯。储存单元阵列至少具有第一平面以及不同于第一平面的第二平面。至少一地址解码器耦接至储存单元阵列。状态暂存器耦接于输入/输出控制电路。电压产生器耦接至储存单元阵列。控制电路耦接于逻辑控制电路、储存单元阵列、地址暂存器、命令暂存器及状态暂存器，并用以因应于接收到从快闪存储器控制器所传送的一注入除错资讯的命令信号来自动产生一存取操作的除错资讯、将产生的除错资讯传送到状态暂存器以及控制状态暂存器通过输入/输出控制电路和特定的通信接口将快闪存储器装置的除错资讯传送到快闪存储器控制器，而不控制电压产生器使储存单元阵列产生存取失败错误。存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与模拟的编程失败、模拟的缓冲编程失败或模拟的擦除失败有相关联，除错电路不会控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口耦接到储存装置的快闪存储器控制器的快闪存储器装置的方法。该方法包括：提供输入/输出控制电路，通过特定的通信接口耦接到快闪存储器控制器；提供一命令暂存器，耦接输入/输出控制电路，用以缓冲快闪存储器控制器所传送并通过输入/输出控制电路的命令资讯；提供一地址暂存器，耦接输入/输出控制电路，用以缓冲快闪存储器控制器所传送并通过输入/输出控制电路的地址资讯；提供一储存单元阵列，至少具有一第一平面以及一不同于第一平面的第二平面；提供至少一地址解码器，耦接至储存单元阵列；提供一状态暂存器，耦接至输入/输出控制电路；提供电压产生器，耦接至储存单元阵列；使用一除错电路以因应于接收到快闪存储器控制器所发送的一注入除错资讯的命令信号来自动产生存取操作的除错资讯，而不控制电压产生器使储存单元阵列产生存取失败错误；将产生的除错资讯传送至状态暂存器，并控制状态暂存器通过输入/输出控制电路和特定的通信接口将除错资讯从快闪存储器装置传送至快闪存储器控制器；存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与模拟的编程失败、模拟的缓冲编程失败或模拟的擦除失败相关联，除错电路不控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口耦接到储存装置的快闪存储器装置的快闪存储器控制器。该快闪存储器控制器包括输入/输出电路和处理器。输入/输出电路通过特定的通信接口耦接至快闪存储器装置，并用以在快闪存储器装置与处理器之间传送命令与数据。处理器耦接输入/输出电路，并用以控制输入/输出电路通过特定的通信接口发出一注入除错资讯的命令信号至快闪存储器装置，使除错电路用以因应于接收到从快闪存储器控制器所发送的一注入除错资讯的命令信号来自动产生存取操作的除错资讯、用以将产生的除错资讯从快闪存储器装置通过输入/输出控制电路和特定的通信接口传送到快闪存储器控制器而不控制一快闪存储器装置的储存单元阵列产生存取失败错误。存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与模拟的编程失败、模拟的缓冲编程失败或模拟的擦除失败有相关联，除错电路不控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口耦接到储存装置的快闪存储器控制器的快闪存储器装置。快闪存储器装置包括输入/输出控制电路、命令暂存器、地址暂存器、储存单元阵列、至少一个地址解码器、状态暂存器、电压产生器和具有除错电路的控制电路。输入/输出控制电路通过特定的通信接口耦接到快闪存储器控制器。命令暂存器耦接输入/输出控制电路，并用以缓冲快闪存储器控制器所传来并通过输入/输出控制电路所传送的命令资讯。地址暂存器耦接输入/输出控制电路，并用以缓冲快闪存储器控制器所传送并通过输入/输出控制电路的地址资讯。储存单元阵列至少具有第一平面以及不同于第一平面的第二平面。至少一地址解码器耦接至储存单元阵列。状态暂存器耦接输入/输出控制电路。电压产生器耦接至储存单元阵列。控制电路耦接逻辑控制电路、储存单元阵列、地址暂存器、命令暂存器与状态暂存器，并用以因应于接收到快闪存储器控制器发出的一注入错误资讯的命令信号来自动产生存取操作的除错资讯、将产生的除错资讯传送到状态暂存器并控制状态暂存器通过输入/输出控制电路和特定的通信接口将快闪存储器装置的除错资讯传送到快闪存储器控制器，并且实际控制电压产生器使储存单元阵列产生存取失败的错误。存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与真正的编程失败、真正的缓冲编程失败或真正的擦除失败相关联，并且除错电路会控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口耦接到储存装置的快闪存储器控制器的快闪存储器装置的方法。该方法包括：提供输入/输出控制电路，通过特定的通信接口耦接到快闪存储器控制器；提供一命令暂存器，耦接输入/输出控制电路，用以缓冲快闪存储器控制器所传送并通过输入/输出控制电路的命令资讯；提供一地址暂存器，耦接输入/输出控制电路，用以缓冲快闪存储器控制器所传送并通过输入/输出控制电路的地址资讯；提供一储存单元阵列，至少具有一第一平面以及一不同于第一平面的第二平面；提供至少一地址解码器，耦接至储存单元阵列；提供一状态暂存器，耦接至输入/输出控制电路；提供电压产生器，耦接至储存单元阵列；除错电路因应于接收到快闪存储器控制器所发送的一注入错误资讯的命令信号来自动产生一存取操作的除错资讯，并且实际地控制电压产生器使储存单元阵列产生存取失败的错误；将产生的除错资讯传送至状态暂存器，并控制状态暂存器通过输入/输出控制电路和特定的通信接口将除错资讯从快闪存储器装置传送至快闪存储器控制器；存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与真正的编程失败、真正的缓冲编程失败或真正的擦除失败相关联，并且除错电路会控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
根据本发明的实施例，揭露了一种用于储存装置中并通过特定的通信接口耦接到储存装置的快闪存储器装置的快闪存储器控制器。该快闪存储器控制器包括输入/输出电路和处理器。输入/输出电路通过特定的通信接口耦接至快闪存储器装置，用以在快闪存储器装置与处理器之间传送命令与数据。处理器耦接输入/输出电路，用以控制输入/输出电路通过特定的通信接口一发出注入错误的命令信号至快闪存储器装置，使除错电路因应于接收到快闪存储器控制器所发送的一注入错误资讯的命令信号来自动产生一存取操作的除错资讯、用以将快闪存储器装置产生的除错资讯通过输入/输出控制电路和特定的通信接口传送至快闪存储器控制器以实际控制快闪存储器装置的储存单元阵列产生存取失败的错误。存取操作为编程操作、缓冲编程操作或擦除操作；除错资讯系与真正的编程失败、真正的缓冲编程失败或真正的擦除失败相关联，并且除错电路控制储存单元阵列产生编程失败错误、缓冲编程失败错误或擦除失败错误。
附图说明
图1是根据本发明一实施例的包括一快闪存储器控制器和一快闪存储器装置的一储存装置的示例示意图。
图2是根据本发明不同实施例的错误处理除错操作/模式的四种不同控制方案的示意图。
图3是根据本发明的一个实施例从快闪存储器控制器所发送到快闪存储器装置以配置/设置该除错电路的操作的特征资讯或至少一参数的一特定的注入除错资讯的设置特征信号的示例格式示意图。
图4是显示根据本发明一实施例的快闪存储器控制器发送一特定的注入除错资讯的设置特征信号到快闪存储器装置以配置/设置一最大除错资讯数量的示例格式示意图。
图5是根据本发明的一个实施例从快闪存储器控制器发送到快闪存储器装置以配置/设置除错电路的操作之特征资讯或一或多个参数的一特定的注入错误资讯的设置特征信号的示例格式示意图。
图6是根据本发明一实施例的快闪存储器控制器发送一特定的注入错误资讯的设置特征信号到快闪存储器装置以配置/设置一个或多个最大失败区块数量的示例格式示意图。
图7是根据本发明的一实施例的快闪存储器控制器发送一特定的注入错误资讯的设置特征信号到快闪存储器装置以配置/设置一区块地址区域的示例格式示意图。
图8是根据本发明的一实施例的快闪存储器控制器向快闪存储器装置发送一特定的注入错误资讯的设置特征信号以配置/设置一页面地址区域的示例格式示意图。
图9是根据本发明一实施例的快闪存储器控制器向快闪存储器装置发送至少一个写入/编程命令信号例如四个写入/编程命令子序列的示例示意图。
图10是根据本发明另一实施例的快闪存储器控制器向快闪存储器装置发送至少一个写入/编程命令信号例如四个缓冲编程命令子序列的示例示意图。
图11是根据本发明另一实施例的快闪存储器控制器发送至少一个擦除命令信号例如四个擦除命令子序列至快闪存储器装置的示例示意图。
图12是根据本发明一实施例的快闪存储器控制器向快闪存储器装置发送至少一个写入/编程命令信号例如四个写入/编程命令子序列的示例示意图。
图13是根据本发明另一实施例的快闪存储器控制器向快闪存储器装置发送至少一个写入/编程命令信号例如四个缓冲编程命令子序列的示例示意图。
图14是根据本发明另一实施例的快闪存储器控制器向快闪存储器装置发送至少一个擦除命令信号例如四个擦除命令子序列的示例示意图。
【符号说明】
100:储存装置
105:快闪存储器控制器
110:快闪存储器装置
1051:处理器
1052:输入/输出电路
1101:输入/输出控制电路
1102:逻辑控制电路
1103:控制电路
1104:电压产生器
1105:地址暂存器
1106:命令暂存器
1107:储存单元阵列
1108:列地址解码器
1109:行地址解码器
1111:除错电路
1112P,1112CP,1112E:计数器
1112R:随机电路
1113:状态暂存器
具体实施方式
图1是根据本发明一实施例的包括一快闪存储器控制器105和一快闪存储器装置110的一储存装置100的示例示意图，快闪存储器装置110例如是包括多个芯片/裸晶的一NAND型快闪存储器装置。快闪存储器控制器105至少包括一处理器1051和一输入/输出电路1052，处理器1051耦接到输入/输出电路1052并用于控制输入/输出电路1052通过一特定的通信接口发送存取(例如读取、写入/编程、缓冲编程(cache program)或擦除)命令信号/序列到快闪存储器装置110以控制和存取该快闪存储器装置110。
快闪存储器装置110包括一输入/输出控制电路1101、一逻辑控制电路1102、具有一除错电路1111的一控制电路1103、一电压产生器1104例如一高压产生器(但不限于)、一地址暂存器1105、一命令暂存器1106、一储存单元阵列(memory cell array)1107、一列地址解码器(row address decoder)1108、一行地址解码器(column address decoder)1109和一状态暂存器1113。
快闪存储器控制器105通过特定的通信接口耦接到快闪存储器装置110，并通过向快闪存储器装置110发送一个或多个命令来控制或存取快闪存储器装置110，该特定的通信接口例如包括至少一信号埠/接脚，例如数据接脚DQ0～DQ7或其他数据接脚(图1中未显示)以及逻辑控制接脚例如一命令锁存启用(Command Latch Enable，CLE)接脚CLE、一地址锁存启用(Address Latch Enable，ALE)接脚ALE、一读取启用(Read Enable，RE)接脚RE和其他的逻辑控制接脚。数据接脚DQ0～DQ7耦接该输入/输出控制电路1101，该些逻辑控制接脚耦接该逻辑控制电路1102。储存单元阵列1107具有两个或多个平面(plane)，图1中未显示。
在实作上，当快闪存储器控制器105发送一命令信号的命令数据时，快闪存储器控制器105会控制接脚ALE的信号为低电压准位及控制接脚CLE的信号为高电压准位，使得快闪存储器装置110可以知道通过接脚DQ0～DQ7所接收到的数据是命令数据，接着可以通过输入/输出控制电路1101将接收到的命令数据储存到命令暂存器1106中。类似地，当快闪存储器控制器105发送一地址数据时，快闪存储器控制器105会控制接脚ALE的信号为高电压准位及控制接脚CLE的信号为低电压准位，使得快闪存储器装置110可以知道接脚DQ0～DQ7所接收到的数据是地址数据，接着可以通过输入/输出控制电路1101将接收到的地址数据储存到地址暂存器1105中。为简洁起见，与接脚RE及/或其他接脚(图1中未显示)相关的操作不再详述。
另外，控制电路1103(或除错电路1111)可以控制电压产生器1104输出不同的电压准位给列地址解码器1108和行地址解码器1109，使得列地址解码器1108和行地址解码器1109能够根据该些不同的电压准位、地址暂存器1105中缓冲的一或多个所接收到的地址及命令暂存器1106中缓冲的一或多个所接收到的命令，来控制储存单元阵列1107进行一编程操作、一缓冲编程操作或一擦除操作。
除错电路1111耦接到逻辑控制电路1102和状态暂存器1113，该除错电路1111可以被安排为在一控制方案中控制该电压产生器1104作动并且在一不同的控制方案中不控制电压产生器1104进行作动，例如，除错电路1111可以控制电压产生器1104输出或调整提供给储存单元阵列1107的多个电压准位及/或多个电压时间周期。在一实施例中，如果除错电路1111不控制该电压产生器1104，则电压产生器1104可以是可选的并且不受除错电路1111所控制；然而，这并非是本案的限制。另外，除错电路1111可以产生、写入并储存相应的除错资讯(其用以表示一模拟的失败/失败结果或表示一真正的失败/失败结果)至该状态暂存器1113中，其中该除错资讯可以包括有一编程失败的除错资讯、一缓冲编程失败的除错资讯及/或一擦除失败的除错资讯，该除错资讯可以被发送给快闪存储器控制器15以进行除错和检查，因此视为是除错资讯。除错电路1111例如(但不限于)包括一随机模组/电路1112R和至少一个计数器例如三个计数器1112P、1112CP和1112E，该三个计数器1112P、1112CP和1112E分别与编程操作、缓冲编程操作和擦除操作有相关联。
本发明旨在提供一种技术解决手段，能够简化由运行在快闪存储器控制器105上的一韧体元件所执行的一错误处理除错操作的一流程(或过程)，快闪存储器控制器105系外部耦接到快闪存储器装置110例如NAND型快闪存储器并包括一个或多个芯片或裸晶(但不限于)。理想上，在一正常操作模式下，当快闪存储器控制器105向快闪存储器装置110一发送编程/擦除(或缓冲编程)的命令信号/序列时，快闪存储器装置110可以正确地执行编程/擦除(或缓冲编程)操作；也就是说，编程/擦除(或缓冲编程)操作之失败的错误实际上发生的可能性很小。
为了测试快闪存储器控制器105(及/或快闪存储器装置110)是否能够处理这种错误情况，快闪存储器控制器105可以配置或启用快闪存储器装置110的一错误处理除错操作/模式，而该快闪存储器装置110在该错误处理除错操作/模式中能够因应于快闪存储器控制器105的一特定的控制命令信号及/或以伪随机方式(pseudo-random manner)，自动产生或写入一编程/擦除(或缓冲编程)失败的除错资讯，接着快闪存储器装置110可以将产生的除错资讯传输至该快闪存储器控制器105，使得运行在快闪存储器控制器105上的韧体元件可以基于该除错资讯来执行该错误处理除错操作以处理一模拟的存取失败的错误或一真正的存取失败的错误，例如快闪存储器控制器105的错误处理操作可以指的是对于真正的或模拟的错误条件的一种因应和恢复的程序，而所产生的除错资讯可以指示出该存取失败的错误是一种模拟的存取失败的错误亦或是一种真正的存取失败的错误；本发明在以下段落中提供了各种不同的实施例。
图2是根据本发明不同实施例的错误处理除错操作/模式的四种不同控制方案的示意图。
在一第一控制方案中，快闪存储器控制器105可以发送一特定的设置特征信号(例如一注入除错资讯的设置特征信号(debug injection set-feature signal))以启用/禁用或是配置该快闪存储器装置110的错误处理除错操作，而该快闪存储器储存装置110可以伪随机地产生并写入一除错资讯至状态暂存器1113，接着通过输入/输出控制电路1101将除错资讯从其状态暂存器1113传输至快闪存储器控制器105，而无需真正地控制其储存单元阵列1107来产生存取失败的错误，也就是说，此时所产生的除错资讯指的一种模拟的存取失败的错误的除错资讯，「注入除错资讯的设置特征信号」之词是指使用一设置特征信号格式(set-feature signal format)以仅产生一除错资讯，而不实际地产生一存取失败的错误。例如，当接收到从快闪存储器控制器105发送的一存取命令信号(例如编程命令、缓冲编程命令或擦除命令)时，快闪存储器装置110会产生相应的存取操作的一存取失败的一除错资讯，而不实际产生该存取失败的错误，也就是说，快闪存储器装置110仅仅产生除错资讯，并且仍然正确地对储存单元阵列1107执行相应的存取操作，而不会在储存单元阵列1107中产生存取失败错误。该除错资讯会被传输并提供给快闪存储器控制器105以检查该快闪存储器控制器105是否可以正确处理这种错误情况。在第一控制方案中，除错电路1111被设置为因应于接收到的存取命令信号来决定是否进入一错误处理除错模式，并且在当处于错误处理除错模式时自动地产生该存取操作的除错资讯，而该快闪存储器控制器105不会知道是否及何时该存取命令信号的除错资讯将会从快闪存储器装置110传输到快闪存储器控制器105。如此，可以更全面地执行该错误处理除错操作以检查该快闪存储器控制器105是否可以真正地处理这种错误。
在一第二控制方案中，快闪存储器控制器105可以发送一特定的设置特征信号(例如一注入错误资讯的设置特征信号(error injection set-feature signal)，不同于注入除错资讯的设置特征信号)以启用/禁用或配置快闪存储器装置110的该错误处理除错操作，而快闪存储器装置110可以伪随机地产生除错资讯并将其写入其状态暂存器1113，接着通过输入/输出控制电路1101将除错资讯从其状态暂存器1113传输至快闪存储器控制器105，并且实际地控制其储存单元阵列1107真正产生一存取失败的错误。亦即，此时所产生的除错资讯所指的是一种真正的存取失败的错误，而「注入错误资讯的设置特征信号」是指使用一设置特征信号格式来产生除错资讯并且也实际地产生了存取失败的错误。例如，当接收到快闪存储器控制器105所发送的一存取命令信号(例如编程命令、缓冲编程命令或擦除命令)时，快闪存储器装置110可以产生相应的存取操作的一存取失败的一除错资讯，并且也还产生存取失败的错误。也就是说，快闪存储器装置110除了产生除错资讯之外，也未能正确地对储存单元阵列1107进行该相应的存取操作。该除错资讯会被传送并提供给快闪存储器控制器105，以检查快闪存储器控制器105是否能够正确地处理这种错误情况。在该第二控制方案中，除错电路1111被设置为因应于接收到的存取命令信号来决定是否进入一错误处理除错模式，并且当处于该错误处理除错模式时自动产生该存取操作的除错资讯，而快闪存储器控制器105不会知道是否及何时该存取命令信号的除错资讯将会从快闪存储器装置110传输到快闪存储器控制器105。因此，可以更全面地执行错误处理除错操作以检查快闪存储器控制器105是否可以处理这样的错误。
在一第三控制方案中，快闪存储器控制器105可以发送一特定的命令信号(例如一注入除错资讯的命令信号)来启用和触发快闪存储器装置110的错误处理除错操作，而快闪存储器装置110可以立即产生并将除错资讯写入其状态暂存器1113，接着通过输入/输出控制电路1101将除错资讯从其状态暂存器1113传输至快闪存储器控制器105，而不实际控制其储存单元阵列1107产生存取失败的错误，也就是说，仅仅产生存取失败的除错资讯，不会产生储存单元阵列1107的编程/擦除(或缓冲编程)失败的错误。亦即，所产生的除错资讯所指的巾一种模拟的存取失败的错误，而「注入除错资讯的命令信号」指的是使用一命令信号格式来仅仅产生除错资讯而不实际产生存取失败的错误。在该第三控制方案中，当快闪存储器控制器105决定进入一存取命令信号的除错模式时，快闪存储器装置110会立即将该存取命令信号的除错资讯回报给该快闪存储器控制器105，而不会产生存取失败错误(例如编程失败的错误、缓冲编程失败的错误或擦除失败的错误)。
在一第四控制方案中，快闪存储器控制器105可以发送一特定的命令信号(例如一注入错误资讯的命令信号，不同于该注入除错资讯的命令信号)来启用和触发快闪存储器装置110进行其错误处理除错操作，该快闪存储器装置110可以立即产生除错资讯并将其写入其状态暂存器1113，以及接着通过输入/输出控制电路1101将除错资讯从其状态暂存器1113传输至快闪存储器控制器105，并且同时实际控制其储存单元阵列1107产生存取失败错误，亦即产生除错资讯也同时产生编程/擦除(或缓冲编程)失败的错误到储存单元阵列1107中。也就是说，此时所产生的除错资讯会指示出一种真正的存取失败的错误，“注入除错资讯的命令信号”之词是用以指示出系使用一命令信号格式来产生除错资讯并实际产生存取失败的错误。在第四控制方案中，当快闪存储器控制器105决定对于一存取命令信号进入除错模式时，快闪存储器装置110会立即将存取命令信号的除错资讯回报给快闪存储器控制器105，并产生一存取失败的错误(例如编程失败的错误、缓冲编程失败或擦除失败的错误)。
以下段落将描述上述四种控制方案的实施例。
第一种控制方案：
快闪存储器控制器105可以发送一个或多个特定的设置特征信号来启用/禁用或配置快闪存储器装置110的错误处理除错操作的参数，使得快闪存储器装置110能够以伪随机方式自动产生和写入除错资讯(与模拟的编程失败、模拟的擦除失败及/或模拟的缓冲编程失败有相关联的除错资讯)至其状态暂存器1113，并将除错资讯传回给快闪存储器控制器105，而无需实际控制其储存单元阵列1107产生存取失败错误，亦即略过错误的产生。在本实施例中，快闪存储器控制器105控制快闪存储器装置110自动在其状态暂存器1113中写入并记录除错资讯，而通过双向的通信/操作(包括快闪存储器控制器105控制快闪存储器装置110自动产生除错资讯以及快闪存储器装置110将产生的除错资讯传输回给快闪存储器控制器105)，快闪存储器控制器105所执行的错误处理除错操作的测试结果就会是正确并准确的。
在一个实施例中，所产生的模拟的编程失败、模拟的缓冲编程失败及/或模拟的擦除失败的除错资讯均可以包括有平面/区块/储存页面地址的除错资讯及/或可以指示出一或多个模拟的存取失败。实作上，例如，当决定产生除错资讯时，快闪存储器装置110(或除错电路1111)被设置为决定出该除错资讯系与哪一个(哪些)平面有相关联，而如果一个平面被决定为与一存取命令信号的除错资讯有相关联，则该平面可以被视为是该存取命令信号的模拟的编程失败、模拟的缓冲编程失败及/或模拟的擦除失败的一失败平面(failplane)，而对于储存区块或储存页的描述也是类似的，相应的操作不再详述。
在第一控制方案中，实作上，除错电路1111的操作的设置可以由快闪存储器控制器105进行配置，通过从快闪存储器控制器105发送一特定的注入除错资讯的设置特征信号到快闪存储器装置110来启用或禁用除错电路1111的操作。
图3是根据本发明的一个实施例从快闪存储器控制器105所发送到快闪存储器装置110以配置/设置该除错电路1111的操作的特征资讯或至少一参数的一特定的注入除错资讯的设置特征信号的示例格式示意图。如图3所示，当快闪存储器控制器105或快闪存储器装置110被供电(或开机启动)时，快闪存储器控制器105的处理器1051可以控制输入/输出电路1052发送一特定的注入除错资讯的设置特征信号至快闪存储器装置110以启用或禁用该除错电路1111的操作或是来配置该操作的一个或多个参数。
例如，该特定的注入除错资讯的设置特征信号可以包括诸如EFh(但不限于)的一设置特征命令(周期类型由CMD所指示)和该设置特征命令EFh之后的相应控制资讯，该控制资讯例如包括一特征资讯FA(周期类型由ADDR所指示并对应于注入除错资讯)及/或一个或多个参数数据P1、P2、P3和P4(周期类型由DIN所指示)。如果总共使用的参数数据的个数少于四个，则可以使用一个或多个位元或者使用一个位元组或多个位元组来实现一个参数数据。所有参数数据的一总数据长度也可以配置为满足或匹配快闪存储器控制器/装置的产品标准中规定的要求；例如(但不限于)，所有参数数据的总数据长度可以配置为四个位元组。参数数据的数量并非是本案的限制。
为了设定该除错电路1111的操作的特征或参数，特征资讯(或特征地址)FA的内容被决定为与除错电路1111的操作有相关联，因此快闪存储器装置110在接收到这样的特征资讯FA时就可以知道后续的参数数据P1、P2、P3和P4是被用于设置/配置该除错电路1111的操作。特征资讯FA的对应的资讯和描述例如如下表所示：
在一个实施例中，特征资讯FA例如可以是一特征地址，例如0x24(亦即24h)的值，其中数值尾端的“h”表示该数值是十六进制。在其他实施例中，保留地址的示例，例如00h、03h～0Fh、11h～1Fh、24h～2Fh或其他保留地址，均可用于实现该特征资讯FA。这并非是本案的限制。
注入除错资讯的设置特征信号的参数数据P1用于指示除错电路1111注入/产生的是何种除错资讯，例如(但不限于)，所决定的除错资讯可以是模拟的一编程失败的除错资讯、一模拟的缓冲编程失败的除错资讯或一模拟的擦除失败的除错资讯。参数数据P1例如包括八个位元，其中第一位元bit0用于指示是注入一模拟的编程失败的除错资讯，第二位元bit1用于指示是注入一模拟的缓冲编程失败的除错资讯，第三位元bit2用于指示是注入一模拟的擦除失败的除错资讯，其他位元bit3～bit7则可以保留。
例如(但不限于)，如果第一位元bit0等于第一逻辑位元“1”，则启用注入模拟的编程失败之除错资讯的操作，如果第一位元bit0等于一第二逻辑位元“0”，则禁用该操作。而如果是第二位元bit1等于“1”，则启用注入模拟的缓冲编程失败之除错资讯的操作，如果第二位元bit1等于“0”，则禁用该操作。类似地，如果第三位元bit2等于“1”，则启用注入模拟的擦除失败之除错资讯的操作，如果第三位元bit2等于“0”，则禁用该操作。然而，这些例子并非是本案的限制。
例如(但不限于)，快闪存储器控制器105可以发送一注入除错资讯的设置特征信号，该信号携带有参数数据P1，在参数数据P1其中的第一位元bit0被配置为“1”而位元bit1和位元bit2均被配置为“0”，以启用该注入模拟的编程失败之除错资讯的操作、禁用注入该模拟的缓冲编程失败之除错资讯的操作以及禁用注入该模拟的擦除失败之除错资讯的操作。因此，除错电路1111在接收到参数数据P1的该内容资讯后，便可得知快闪存储器控制器105欲开启的是注入模拟的编程失败之除错资讯的操作。
注入除错资讯的设置特征信号的参数数据P2用于指示多个最大失败平面数，该些最大失败平面数分别用来限制模拟的编程失败、模拟的缓冲编程失败和模拟的擦除失败的平面个数，例如(但不限于)，参数数据P2可以包括八个位元，其中第一部分位元例如P2[1:0](亦即参数数据P2的第一位元和第二位元)用于指示出一最大失败平面数，该最大失败平面数用来限制模拟的编程失败的平面个数，第二部分位元例如P2[3:2](亦即参数数据P2的第三位元和第四位元)用于指示一最大失败平面数，而该最大失败平面数用来限制模拟的缓冲编程失败的平面个数，第三部分位元例如P2[5:4](亦即参数数据P2的第五位元和第六位元)用于指示一最大失败平面数，而该最大失败平面数用来限制模拟的擦除失败的平面个数，其他位元P2[7:6]则可以保留；这些例子都并不是本案的限制。
注入除错资讯的设置特征信号的参数数据P3用于指示该快闪存储器控制器105所配置的一发生频率，例如，该发生频率用于指示至少一个阈值，该至少一个阈值对应于至少一个累计的命令个数(accumulated command number)，例如一累计的编程命令个数、累计的缓冲编程命令个数和累计的擦除命令个数，而当一累计的命令个数变得高于一对应的阈值时，除错电路1111会立即产生对应的除错资讯。不同的出现频率会分别与不同的阈值有相关联，一较高的阈值是表示除错电路1111以较低出现频率来产生除错资讯。快闪存储器控制器105可以通过发送该注入除错资讯的设置特征信号的参数数据P3的相应内容资讯来更新至少一个阈值。
另外，在一个实施例中，在一预设设定下的除错电路1111可以包括一内建的阈值，例如内建的编程命令阈值、内建的缓冲编程命令阈值和内建的擦除命令阈值。或者，在一个实施例中，快闪存储器控制器105可以使用并发送一注入除错资讯的设置特征信号，其中该信号包括一设置特征命令EFh、一特征地址FA和参数数据例如四个位元组，其中特定的地址FA是表示当特定的地址分别等于特征地址0x14、0x26或0x27时该特定的设置特征信号是分别用于重新配置一编程命令阈值、一缓冲编程命令阈值或一擦除命令阈值，而参数数据的四个位元组是用于表示所要配置的阈值的实际数值。
注入除错资讯的设置特征信号的参数数据P4是被快闪存储器控制器105所用来指示是否控制除错电路1111实际产生一或多个存取失败的错误至快闪存储器装置110的储存单元阵列1107中，例如(但不限于)，当参数数据P4的一位元被设置为第一逻辑位元“1”时，除错电路1111的操作被配置为实际上不产生存取失败错误到储存单元阵列1107中，亦即仅仅产生除错资讯并略过存取失败的错误的产生，而当参数数据P4被设置为第二逻辑位元“0”时，除错电路1111的操作被配置为实际会将错误产生到储存单元阵列1107中，亦即实际将存取失败的错误产生到储存单元阵列1107中。需要说明的是，在第一种控制方案中，快闪存储器控制器105会将参数数据P4的上述位元设置为“1”，以指示和控制该除错电路1111不产生存取失败错误至储存单元阵列1107中。
例如(但不限于)，在第一控制方案的一个实施例中，快闪存储器控制器105可以发送一注入除错资讯的设置特征信号，于其中参数数据P1的位元bit0被配置为“1”而参数数据P1的其他位元被配置为“1”，而快闪存储器装置110的除错电路1111在接收到该注入除错资讯的设置特征信号之后就可以知道是注入模拟的编程失败之除错资讯的操作会被启用。并且，基于所接收到的注入除错资讯的设置特征信号中的第一部分位元P2[1:0]，除错电路1111可以获得并获知模拟的编程失败之除错资讯所对应的一最大失败平面个数。此外，基于所接收到的注入除错资讯的设置特征信号中的参数数据P3的值，除错电路1111可以获得并获知要与累计的编程命令个数进行比较的一阈值。另外，基于接收到的注入除错资讯的设置特征信号中的参数数据P4的位元为“1”，除错电路1111可以获得并获知基于这是第一控制方案所执行的除错模式或操作。
因此，在已通过接收到的注入除错资讯的设置特征信号配置了该除错电路1111的操作之后，快闪存储器装置110的除错电路1111会被安排为随机地(或以伪随机方式)来产生除错资讯。第一部分位元P2[1:0]是用以指示出对于注入模拟的编程失败之除错资讯的操作而言快闪存储器装置110的储存单元阵列的一或多个平面实际上的一最大失败平面个数会被限制于位元P2[1:0]的值。也就是说，实际决定的失败平面数量应等于或小于该最大失败平面。例如，如果P2[1:0]位元的值(即最大失败平面数)被配置为4，则表示除错电路1111产生的模拟编程失败的除错资讯实际上所关联的平面个数可能是1、2、3或4。
反之，如果位元P2[1:0]的值被配置为1，则表示除错电路1111产生的模拟的编程失败的除错资讯实际上有关联的平面数量仅等于1。需要说明的是，本例中与模拟的编程失败有相关联的一平面是由除错电路1111从储存单元阵列1107的所有平面中所随机决定出的，亦即任何一个平面都有可能被选为是一模拟的编程失败的平面。
如果除错电路1111决定具有序列号PLN2的一平面是一模拟的编程失败的平面，则除错电路1111被设置为决定一失败平面索引等于序列号PLN2，并接着写入该资讯(即失败平面索引)至状态暂存器1113的状态中，使得快闪存储器装置110可以因应于快闪存储器控制器105所执行的一轮询操作将状态暂存器1113的除错资讯回报回给快闪存储器控制器105。也就是说，失败平面索引是回报回给快闪存储器控制器105之除错资讯的一部分。
注入模拟的缓冲编程失败之除错资讯的操作和注入模拟的擦除失败之除错资讯的操作也类似于上述操作。第二部分位元P2[3:2]用于指示出对于注入模拟的缓冲编程失败之除错资讯的操作而言快闪存储器装置110的储存单元阵列的一或多个平面实际上的一最大失败平面个数会被限制于位元P2[3:2]的值。第三部分位元P2[5:4]用于指示出对于注入模拟的擦除失败之除错资讯的操作而言快闪存储器装置110的储存单元阵列的一或多个平面实际上的一最大失败平面个数会被限制于位元P2[5:4]的值。为简洁起见，其他的操作不再详述。
在第一控制方案的实施例中，除错电路1111可以在所接收到的命令信号的数量(亦即命令个数)累计到足够时才产生除错资讯，并且采用上述计数器来计数。例如，第一计数器1112P的一预设计数值为零，当快闪存储器装置110接收到编程操作的一编程命令信号时，累计的编程命令个数会加1，而第一计数器1112P的计数值会加1，而当第一计数器1112P的计数值高于参数数据P3所设定的一第一阈值TH1时，快闪存储器装置110(或除错电路1111)会自动即时产生模拟的编程失败之除错资讯，并接着将第一计数器1112P的计数值重置为零。而所产生的模拟编程失败之除错资讯接着会被传送并储存到状态暂存器1113中，状态暂存器1113再将所产生的除错资讯传送到输入/输出控制电路1101，以便通过特定的通信接口的数据接脚DQ0～DQ7或其他数据接脚将所产生的除错资讯传送回给快闪存储器控制器105。
同样地，第二计数器1112CP的一预设计数值为零，当快闪存储器装置110接收到缓冲编程操作的一缓冲编程命令信号时，累计的缓冲编程命令个数会加1，且第二计数器1112CP的计数值会加1，而当第二计数器1112CP的计数值高于参数数据P3所设定的一第二阈值TH2时，快闪存储器装置110(或除错电路1111)会自动即时产生模拟的缓冲编程失败之除错资讯，并接着将第二计数器1112CP的计数值重置为零。而所产生的模拟的缓冲编程失败之除错资讯接着会被传送并储存到状态暂存器1113中，状态暂存器1113再将所产生的除错资讯传送到输入/输出控制电路1101，以便通过特定的通信接口的数据接脚DQ0～DQ7或其他数据接脚将所产生的除错资讯传送回给快闪存储器控制器105。
同样地，第三计数器1112E的一预设计数值为零，当快闪存储器装置110接收到擦除操作的一擦除命令信号时，累计的擦除命令个数会加一，第三计数器1112E的计数值会加一，而当第三计数器1112E的计数值高于参数数据P3所设定的一第三阈值TH3时，快闪存储器装置110(或除错电路1111)会自动即时产生模拟的擦除失败之除错资讯，并接着将第三计数器1112E的计数值重置为零，而所产生的模拟的擦除失败之除错资讯接着会被传送并储存到状态暂存器1113中，状态暂存器1113再将所产生的除错资讯传送到输入/输出控制电路1101，以便通过特定的通信接口的数据接脚DQ0～DQ7或其他数据接脚将所产生的除错资讯传送回给快闪存储器控制器105。
需要说明的是，上述至少一阈值的数值可以是预设值，也可以由快闪存储器控制器105进行动态调整和改变。
另外，在第一控制方案的一个实施例中，除错电路1111还包括一个最大失败平面数，该最大失败平面数用于指示出在一预设设定中或由快闪存储器控制器105所配置的设定中模拟的编程失败之除错资讯的一最大失败平面数、模拟的缓冲编程失败之除错资讯的一最大失败平面数及/或模拟的擦除失败之除错资讯的一最大失败平面数。该最大失败平面数的数量可以由快闪存储器控制器105所设置；这均非是本案的限制。
另外，随机模组/电路1112R用于对于模拟的编程失败、模拟的缓冲编程失败及/或模拟的擦除失败之除错资讯来产生至少一个第一伪随机数，而除错电路1111根据所产生的伪随机数和参数数据P2中所决定的一最大失败平面数来决定失败平面的实际总数量，而实作上该除错电路1111可以通过将所产生的伪随机数除以该最大失败平面数来执行一模数运算(modulo operation)以生一余数作为该失败平面的实际总数量；例如(但不限于)，如果产生的第一伪随机数等于2且最大失败平面数等于4，则除错电路1111通过将2除以4来产生余数2作为失败平面的实际总数量。
此外，随机模组/电路1112R还能够产生至少一第二伪随机数。在决定出失败平面的实际总数之后，除错电路1111会根据所产生的至少一个第二伪随机数和所有平面的总数来决定哪一个或哪些平面是失败平面，例如，实作上，对于决定哪一个平面是失败平面，除错电路1111会通过将所产生的至少一个第二伪随机数除以所有平面的总数来执行模数运算以产生一余数作为将被配置为失败平面之一特定的平面的一序号，亦即使用所有平面的总数来除第二伪随机数以进行模数运作。除错电路1111会重复产生第二伪随机数并重复上述操作，直到所决定的失败平面的数量等于失败平面的总数为止。
例如(但不限于)，为了注入模拟的编程失败之除错资讯(模拟的缓冲编程失败之除错资讯或模拟的擦除失败之除错资讯)，如果快闪存储器装置110的所有平面的总数为4并且它们的序号分别为PLN0、PLN1、PLN2、PLN3，当实际判断出的失败平面总数为2时(根据上述的第一伪随机数)，则除错电路1111可以产生两个第二伪随机数例如8和3，分别采用8和3除以所有平面的总数(亦即4)来产生两个余数，例如0和3；也就是说，在这个例子中，除错电路1111会决定具有序列号为PLN0和PLN3的两个平面是失败平面。而除错电路1111在决定出实际的失败平面之后，会将除错资讯传送并写入状态暂存器1113，其中除错资讯包括哪些平面是失败平面的资讯。接着，快闪存储器控制器105(或处理器1051)可以对快闪存储器装置110进行轮询操作，以使快闪存储器装置110通过通信接口回传或发送哪些平面是失败平面的除错资讯给快闪存储器控制器105。
另外，在一实施例中，例如(但不限于)，快闪存储器控制器105可以向快闪存储器装置110发送包括诸如70h之特定的命令的一轮询信号，而接着快闪存储器装置110可以回报或发送数据0xE1以表示存在有失败平面。接着快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN0的平面索引的资讯，而接着快闪存储器装置110可以向快闪存储器装置110回报或发送0xE0的数据以指示具有平面索引(或序列号)PLN0的平面不是失败平面，其中数据0xE0的尾端位元“0”以指示没有除错资讯。类似地，快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN1的平面索引的资讯，而接着快闪存储器装置110可以向快闪存储器装置110回报或发送0xE0的数据以指示具有平面索引(或序列号)PLN1的平面不是失败平面。接着，快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN2的平面索引的资讯，而接着快闪存储器装置110可以回报或发送0xE1的数据到指示具有平面索引(或序列号)PLN2的平面是一模拟的编程失败之平面，其中0xE1的尾端位元“1”是指示模拟的编程失败。接着，快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN3的平面索引的资讯，而接着快闪存储器装置110可以向快闪存储器装置110回报或发送0xE0的数据以指示具有平面索引(或序列号)PLN3的平面不是失败平面。这些例子并非是本案的限制。如此一来，运行在快闪存储器控制器105上的韧体就可以确切地知道只有平面索引为PLN2的平面是一模拟的编程失败之平面，而其他平面均不是失败平面。
类似地，例如(但不限于)，快闪存储器控制器105可以向快闪存储器装置110发送包括诸如70h之特定的命令的一轮询信号，而接着快闪存储器装置110可以回报或发送0xE1的数据以指示存在有失败平面。接着，快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN0的平面索引的资讯，接着快闪存储器装置110可以向快闪存储器装置110回报或发送0xE2的数据以指示具有平面索引(或序列号)PLN0的平面是一模拟的缓冲编程之失败平面，其中0xE2的尾端位元“2”指示一模拟的缓冲编程失败。类似地，快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN1的平面索引的资讯，接着快闪存储器装置110可以向快闪存储器装置110回报或发送0xE0的数据以指示具有平面索引(或序列号)PLN1的平面不是失败平面。接着，快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN2的平面索引的资讯，接着快闪存储器装置110可以回报或发送0xE0的数据以指示具有平面索引(或序列号)PLN2的平面不是失败平面。接着，快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN3的平面索引的资讯，接着快闪存储器装置110回报或发送0xE0的数据以指示具有平面索引(或序列号)PLN3的平面不是失败平面。这些例子均并非是本案的限制。如此一来，运行在快闪存储器控制器105上的韧体就可以确切地知道只有平面索引为PLN0的平面是模拟的缓冲编程之失败平面，而其他平面都不是失败平面。
类似地，例如(但不限于)，快闪存储器控制器105可以向快闪存储器装置110发送包括诸如70h之特定的命令的一轮询信号，接着快闪存储器装置110可以回报或发送0xE1的数据以指示存在有失败平面。接着，快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN0的平面索引的资讯，接着快闪存储器装置110可以向快闪存储器装置110回报或发送0xE0的数据以指示具有平面索引(或序列号)PLN0的平面不是失败平面。快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN1的平面索引的资讯，接着快闪存储器装置110可以回报或发送0xE3的数据以指示具有平面索引(或序列号)PLN1的平面是模拟的擦除失败的平面，其中0xE3的尾端位元“3”是指示模拟的擦除失败。接着，快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN2的平面索引的资讯，接着快闪存储器装置110可以回报或发送0xE0的数据以指示具有平面索引(或序列号)PLN2的平面不是失败平面。接着，快闪存储器控制器105可以向快闪存储器装置110发送另一个轮询信号，该轮询信号包括诸如78h的特定的命令和诸如PLN3的平面索引的资讯，接着快闪存储器装置110回报或发送0xE0的数据以指示具有平面索引(或序列号)PLN3的平面不是失败平面。这些例子均并非是本案的限制。如此一来，运行在快闪存储器控制器105上的韧体便可准确得知只有平面索引号为PLN1的平面为模拟的擦除失败的平面，而其他平面均非失败平面。
需要说明的是，除错电路1111只需要控制状态暂存器1113中记录的一失败位元资讯为逻辑位元“1”(但不限于)，以表示该失败位元资讯所对应的特定的平面为一失败平面，快闪存储器控制器105可以执行上述轮询操作就能够获得该失败位元资讯，对快闪存储器装置110来说不需要另外实现硬体电路就可以完成。
在第一控制方案的一个实施例中，快闪存储器控制器105可以使用并发送另一个特定的注入除错资讯的设置特征信号到快闪存储器装置110以配置一最大除错资讯数量(亦即除错资讯的最大数量)，其中该最大除错资讯数量是可以由快闪存储器装置110的除错电路1111所产生之用于编程操作、缓冲编程操作及/或擦除操作的最大除错资讯数量。图4是显示根据本发明一实施例的快闪存储器控制器105发送一特定的注入除错资讯的设置特征信号到快闪存储器装置110以配置/设置一最大除错资讯数量的示例格式示意图。如图4所示，当快闪存储器控制器105或快闪存储器装置110被供电(或开机启动)时，快闪存储器控制器105的处理器1051可以控制输入/输出电路1052发送该特定的注入除错资讯的设置特征至快闪存储器装置110以配置/设置一个或多个最大除错资讯数量。
例如，特定的注入除错资讯的设置特征信号可以包括诸如EFh(但不限于)的设置特征命令(周期类型由CMD所指示)和设置特征命令EFh之后的一相应控制资讯，该控制资讯例如包括有一特征资讯FA(周期类型由ADDR指示)例如不同的特征地址0x25(即25h)及/或一个或多个参数数据P1、P2、P3和P4(由周期类型由DIN指示)，其中数值尾端的“h”表示该数值是十六进制。如果总共使用的参数数据的个数少于四个，则可以使用一个或多个位元或者使用一个位元组或多个位元组来实现一个参数数据。所有参数数据的总数据长度可以被设置为满足或匹配快闪存储器控制器/装置产品的标准所规定的要求；例如(但不限于)，所有参数数据的总数据长度可以配置为四个位元组。参数数据的数量并非是本案的限制。
在图4中，注入除错资讯的设置特征信号的参数数据P1和P2用于指示一最大擦除除错资讯计数(亦即模拟的擦除失败之除错资讯的最大数量)的值，而注入除错资讯的设置特征信号的参数数据P3和P4用于指示一最大编程(或缓冲编程)除错资讯计数的值(亦即模拟的编程(或缓冲编程)失败的最大除错资讯数)，例如，当所产生的模拟的擦除失败的除错资讯的累计命令数量等于参数数据P1和P2所指示的该最大擦除除错资讯计数的值时，除错电路1111会停止产生模拟的擦除失败的除错资讯，类似地，当模拟的编程(及/或缓冲编程)失败产生的除错资讯的累计命令数等于参数数据P3和P4指示的最大编程除错资讯计数的值时，除错电路1111会停止产生模拟的编程(及/或缓冲编程)失败的除错资讯。
另外，需要说明的是，在一个实施例中，快闪存储器控制器105可以向快闪存储器装置110发送一特定的获取特征(get-feature)信号，以请求快闪存储器装置110返回或传回上述的配置资讯，以检查该资讯是否正确。
另外，在一个实施例中，快闪存储器控制器105可以向快闪存储器装置110发送一特定的获取特征信号，以请求快闪存储器装置110返回或传回除错电路1111在一特定的时间段的期间内对于模拟的编程失败、模拟的缓冲编程失败及/或模拟的擦除失败所产生的除错资讯的累计命令数量。另外，快闪存储器控制器105也可以使用并发送一获取特征信号至快闪存储器装置110，以控制快闪存储器装置110停止产生除错资讯的操作。
该获取特征信号可以依次包括一获取特征命令和一获取特征地址，例如对应的特征地址。为简洁起见，不详细描述相应的操作。
在第一控制方案中注入模拟的缓冲编程失败的除错资讯的操作和注入模拟的擦除失败的除错资讯的操作均与上述注入模拟的编程失败的除错资讯的操作类似，为简洁起见，不再详细描述。
第二种控制方案：
在第二控制方案的实施例中，快闪存储器控制器105除了包括在第一控制方案的上述操作中产生除错资讯的操作外，还可以控制快闪存储器装置110自动令储存单元阵列1107实际产生编程失败错误、缓冲编程失败错误或擦除失败错误。快闪存储器控制器105可以发送一个或多个特定的设置特征信号(例如注入错误资讯的设置特征信号)以启用/禁用或配置快闪存储器装置110的错误处理除错操作，令快闪存储器装置110可以以伪随机方式自动产生除错资讯(与真正的编程失败、真正的擦除失败及/或真正的缓冲编程失败有相关的除错资讯)并写入其状态暂存器1113，并将除错资讯传回给快闪存储器控制器105，同时实际控制其储存单元阵列1107产生存取失败错误，亦即不略过错误的产生。
通过双向的通信/操作(包括快闪存储器控制器105控制快闪存储器装置110自动产生除错资讯以及快闪存储器装置110将产生的除错资讯传回给快闪存储器控制器105)并实际控制其储存单元阵列1107产生存取失败错误，快闪存储器控制器105进行错误处理除错操作的测试结果也可以更加正确和准确。
在不同于第一控制方案的第二控制方案中，实作上，除错电路1111的操作的设定也可以由快闪存储器控制器105通过从快闪存储器控制器105发送一特定的注入错误资讯的设置特征信号至快闪存储器装置110来进行配置，以启用或禁用除错电路1111的操作。
图5是根据本发明的一个实施例从快闪存储器控制器105发送到快闪存储器装置110以配置/设置除错电路1111的操作之特征资讯或一或多个参数的一特定的注入错误资讯的设置特征信号的示例格式示意图。如图5所示，当快闪存储器控制器105或快闪存储器装置110被供电(或开机启动)时，快闪存储器控制器105的处理器1051可以控制输入/输出电路1052发送一特定的注入错误资讯的设置特征信号至快闪存储器装置110以启用或禁用除错电路1111的操作或配置该操作的一个或多个参数。
例如，特定的注入错误资讯的设置特征信号可以包括一设置特征命令(周期类型由CMD所指示)例如EFh(但不限于)和该设置特征命令EFh之后的一相应控制资讯，该控制资讯例如包括有一特征资讯FA(周期类型由ADDR所指示)及/或一个或多个参数数据P1、P2、P3和P4(周期类型由DIN所指示)。如果总共使用的参数数据的个数少于四个，则可以使用一个或多个位元或者使用一个位元组或多个位元组来实现一个参数数据。所有参数数据的总数据长度可以被设置为满足或匹配快闪存储器控制器/装置产品的标准中所规定的要求；例如(但不限于)，所有参数数据的总数据长度可以配置为四个位元组。参数数据的数量并非是本案的限制。
图5中的注入错误资讯的设置特征信号的参数数据P1、P2、P3的作用及说明类似于图3中的注入除错资讯的设置特征信号的参数数据P1、P2和P3的作用及说明，为简洁起见，不再详述。图5中注入错误资讯的设置特征信号的参数数据P4是由快闪存储器控制器105所使用来指示是否控制除错电路1111实际产生一或多个存取失败的错误到快闪存储器装置110的储存单元阵列1107中。例如(但不限于)，当参数数据P4的一位元被设置为一第一逻辑位元“1”，除错电路1111的操作被配置为实际上不将错误产生到储存单元阵列1107中，亦即仅仅产生除错资讯并略过存取失败的错误的产生。而当参数数据P4的位元被设置为一第二逻辑位元“0”时，除错电路1111的操作被配置为实际将错误产生到储存单元阵列1107中，亦即实际将存取失败的错误产生到储存单元阵列1107中。需要说明的是，在第二种控制方案中，快闪存储器控制器105将参数数据P4的上述位元设置为“0”，以指示和控制除错电路1111实际产生存取失败的错误至储存单元阵列1107。
为了控制储存单元阵列1107实际产生存取失败的错误，除错电路1111可以控制电压产生器1104输出不同的电压准位(其用以提供给储存单元阵列1107的一或多个控制闸极)及/或不同的电压时间周期。例如(但不限于)，在一正常的编程操作中，电压产生器1104被安排用以产生并施加不同的电压准位在一控制闸极上直到一特定的页/区块/平面中的一储存单元的一阈值电压变得等于一预期的电压准位为止才停止施加电压。为了在该储存单元中实际产生一真正的编程失败错误(真正的缓冲编程错误或真正的擦除失败错误)，除错电路1111可以控制电压产生器1104调整该控制闸极上的电压准位以使得该储存单元的阈值电压不够或太高，或者在另一实施例中除错电路1111也可以控制电压产生器1104停止电压准位的输出，另外，除错电路1111也可以控制电压产生器1104调整该电压时间周期，使得该控制闸极上的电压准位的控制操作超时。
在第二种控制方案中，为了实际产生失败区块(亦即具有编程、缓冲编程或擦除失败的错误的区块)，快闪存储器控制器105可以使用并发送另一个特定的注入错误资讯的设置特征信号至快闪存储器装置110，以对于真正的编程失败、真正的缓冲编程失败及/或真正的擦除失败而言配置由快闪存储器装置110的除错电路1111所控制的储存单元阵列1107中可以产生的一最大失败区块数量。图6是根据本发明一实施例的快闪存储器控制器105发送一特定的注入错误资讯的设置特征信号到快闪存储器装置110以配置/设置一个或多个最大失败区块数量的示例格式示意图。如图6所示，当快闪存储器控制器105或快闪存储器装置110被供电(或开机启动)时，快闪存储器控制器105的处理器1051可以控制输入/输出电路1052发送一特定的注入错误资讯的设置特征信号至快闪存储器装置110以配置/设置一个或多个最大失败区块数量。
例如，该特定的注入错误资讯的设置特征信号可以包括一设置特征命令(周期类型由CMD所指示)例如EFh(但不限于)和该设置特征命令EFh之后的一相应控制资讯，该控制资讯例如包括一特征资讯FA(周期类型由ADDR所指示)例如不同的特征地址0x25(即25h；但不限于)及/或一个或多个参数数据P1、P2、P3和P4(周期类型由DIN所指示)，其中数值尾端的“h”表示该数值是十六进制。如果总共使用的参数数据的个数少于四个，则可以使用一个或多个位元或者使用一个位元组或多个位元组来实现一个参数数据。所有参数数据的总数据长度可设置为满足或匹配快闪存储器控制器/装置产品标准中所规定的要求；例如(但不限于)，所有参数数据的总数据长度可以配置为四个位元组。参数数据的数量并非是本案的限制。
在图6中，该注入错误资讯的设置特征信号的参数数据P1和P2用于指示出一最大擦除失败区块计数(亦即最大擦除失败区块数量)的值，该注入错误资讯的设置特征信号的参数数据P3和P4用于指示一最大编程(或缓冲编程)失败区块计数(即最大编程(或缓冲编程)失败区块数量)的值。例如，当所产生的擦除失败区块的累计数量等于参数数据P1和P2指示的最大擦除失败区块计数的值时，除错电路1111会停止产生擦除失败的区块。类似地，当产生的编程(及/或缓冲编程)失败区块的累计数量等于参数数据P3和P4指示的最大编程失败区块计数的值时，除错电路1111停止产生编程(并且/或缓冲编程)失败的区块。
此外，在第二控制方案的一个实施例中，为了实际产生多个失败区块(即具有编程、缓冲编程或擦除失败错误的区块)，快闪存储器控制器105可以使用并发送另一个特定的注入错误资讯的设置特征信号到快闪存储器装置110以对于真正的编程失败、真正的缓冲编程失败及/或真正的擦除失败来配置储存单元阵列1107中快闪存储器装置110可能产生错误的区块地址区域。图7是根据本发明的一实施例的快闪存储器控制器105发送一特定的注入错误资讯的设置特征信号到快闪存储器装置110以配置/设置一区块地址区域的示例格式示意图。如图7所示，当快闪存储器控制器105或快闪存储器装置110被供电(或开机启动)时，快闪存储器控制器105的处理器1051可以控制输入/输出电路1052发送一特定的注入错误资讯的设置特征信号至快闪存储器装置110以配置/设置该区块地址区域。
例如，该特定的注入错误资讯的设置特征信号可以包括一设置特征命令(周期类型由CMD所指示)例如EFh(但不限于)和该设置特征命令EFh之后的一相应控制资讯，该控制资讯例如包括一特征资讯FA(周期类型由ADDR所指示)例如不同的特征地址0x26(即26h)及/或一个或多个参数数据P1、P2、P3和P4(周期类型由DIN所指示)，其中数值尾端的“h”表示该数值是十六进制。如果总共使用的参数数据的个数少于四个，则可以使用一个或多个位元或者使用一个位元组或多个位元组来实现一个参数数据。所有参数数据的总数据长度可以设置为满足或匹配快闪存储器控制器/装置产品标准中所规定的要求；例如(但不限于)，所有参数数据的总数据长度可以配置为四个位元组。参数数据的数量并非是本案的限制。
在图7中，该注入错误资讯的设置特征信号的参数数据P1和P2用于指示该区块地址区域的一起始区块地址的值，该注入错误资讯的设置特征信号的参数数据P3和P4用于指示该区块地址区域的一结束区块地址的值。而在接收到该特定的设置特征信号后，如果需要产生除错资讯，则快闪存储器装置110可以产生与该区块地址区域内的一个或多个区块有相关联的除错资讯。类似地，快闪存储器控制器105可以使用并发送一特定的获取特征信号到快闪存储器装置110以请求/控制快闪存储器装置110回报或传输该起始区块地址的值和该结束区块地址的值回给该快闪存储器控制器105，以便检查这些值是否正确。上述的例子亦可以应用于快闪存储器装置110的储存空间，该储存空间被划分为一组用于SLC模式的静态区区块与一组用于TLC模式的动态区区块的范例，而快闪存储器控制器105可被安排用来测试该些静态区块而不是测试该些动态区块，在这个例子中，快闪存储器控制器105可以向快闪存储器装置110发送该特定的获取特征信号以指定该些静态区块的一特定的区块地址区域/范围。该区块可以是单一个裸晶/芯片上的单一个区块，也可以是由分别在不同裸晶/芯片上的不同区块所形成的一超级区块。
此外，在第二控制方案的一个实施例中，为了实际产生多个失败页面(即具有编程、缓冲编程或擦除失败错误的页面)，快闪存储器控制器105可以使用并发送另一个特定的注入错误资讯的设置特征信号至快闪存储器装置110以对于真正的编程失败、真正的缓冲编程失败及/或真正的擦除失败来配置该储存单元阵列1107中快闪存储器装置110所能够产生错误的一页面地址区域。图8是根据本发明的一实施例的快闪存储器控制器105向快闪存储器装置110发送一特定的注入错误资讯的设置特征信号以配置/设置一页面地址区域的示例格式示意图。如图8所示，当快闪存储器控制器105或快闪存储器装置110被供电(或开机启动)时，快闪存储器控制器105的处理器1051可以控制输入/输出电路1052发送该特定的注入错误资讯的设置特征信号至快闪存储器装置110以配置/设置该页面地址区域。
例如，特定的注入错误资讯的设置特征信号可以包括一设置特征命令(周期类型由CMD所指示)例如EFh(但不限于)和该设置特征命令EFh之后的一相应控制资讯，该控制资讯例如包括一特征资讯FA(周期类型由ADDR所指示)例如不同的特征地址0x26(即26h)及/或一个或多个参数数据P1、P2、P3和P4(周期类型由DIN所指示)，其中数值尾端的“h”表示该数值是十六进制。如果总共使用的参数数据的个数少于四个，则可以使用一个或多个位元或者使用一个位元组或多个位元组来实现一个参数数据。所有参数数据的总数据长度可以配置为满足或匹配快闪存储器控制器/装置产品标准中所规定的要求；例如(但不限于)，所有参数数据的总数据长度可以配置为四个位元组。参数数据的数量并非是本案的限制。
在图8中，该注入错误资讯的设置特征信号的参数数据P1和P2用于指示该页面地址区域的一起始页面地址的值，该注入错误资讯的设置特征信号的参数数据P3和P4用于指示该页面地址区域的一结束页面地址的值。类似地，快闪存储器控制器105可以使用并发送一特定的获取特征信号至快闪存储器装置110以请求/控制快闪存储器装置110回报或传输该起始页面地址的值和该结束页面地址的值回给快闪存储器控制器105，以便检查这些值是否正确。该页面可以是单一个裸晶/芯片上的单一个页面，或者也可以是由不同裸晶/芯片上的不同页面所形成的一超级页面。
另外，需要说明的是，在一个实施例中，快闪存储器控制器105可以向快闪存储器装置110发送一特定的获取特征信号，以请求快闪存储器装置110返回或传回上述配置的资讯，因此以检查资讯是否正确。
可选地，在一个实施例中，快闪存储器控制器105可以发送一特定的获取特征信号给快闪存储器装置110以要求快闪存储器装置110返回或传回该除错电路1111对于真正的编程失败、真正的缓冲编程失败及/或真正的擦除失败在一特定的时间段内所产生的当前累计的失败区块/页面的数量。此外，快闪存储器控制器105可以使用并发送一获取特征信号至快闪存储器装置110以控制快闪存储器装置110停止产生一或多个失败区块/页面。
该获取特征信号可以依次包括有一获取特征命令和一获取特征地址例如对应的特征地址。为简洁起见，不再详细描述相应的操作。
需要说明的是，在一个实施例中，当产生一特定的平面的一失败区块/页面时，该失败区块/页面的数量会等于1，而在其他实施例中，如果所产生的除错资讯是用于超过两个以上的不同平面上一区块(或超级区块)的，则失败区块/页面的数量会等于或大于2。
在第二种控制方案中该注入带有错误资讯的缓冲编程失败之除错资讯的操作以及注入带有错误资讯的擦除失败之除错资讯的操作会类似于上述的注入带有错误资讯的编程失败之除错资讯的操作。为简洁起见，不再详细描述。
第三种控制方案：
在其他实施例中，快闪存储器控制器105可以发送一特定的注入除错资讯的命令信号以控制快闪存储器装置110执行该特定的命令信号之一相应的处理操作(例如编程、缓冲编程或擦除)并即时产生并回报该相应处理操作的除错资讯给快闪存储器控制器105，而不实际控制其储存单元阵列1107产生存取失败的错误。图9是根据本发明一实施例的快闪存储器控制器105向快闪存储器装置110发送至少一个写入/编程命令信号例如四个写入/编程命令子序列(command sub-sequence)的示例示意图。如图9所示，快闪存储器控制器105依次向快闪存储器装置110发送四个写入命令子序列，一第一写入命令子序列依次包括SLC编程指令/命令例如0xA2(但不限于)、一页面编程命令(page program command)例如命令0x80(但不限于)、一编号为0的平面(the 0-th plane)的5个周期长度(five-cycle)地址资讯(包括列地址及行地址)、编号为0的平面之待编程的页面数据以及一中间确认命令(intermediate confirm command)例如一改变写入命令(change write command)例如是命令0x11(但不限于)，其中编号为0的平面的地址资讯包括一页面地址、一区块地址、一裸晶/芯片地址和一平面地址。
一第二写入命令子序列依次包括一页面编程命令0x80、一编号为1的平面的5个周期长度地址资讯、该编号为1的平面的待编程的页面数据以及一改变写入命令0x11，其中该编号为1的平面的地址资讯包括一页面地址、一区块地址、一裸晶/芯片地址和一平面地址。一第三写入命令子序列依次包括一特定的注入除错资讯的编程命令例如0x82(具有该页面编程命令0x80的功能并可以用来替代页面编程命令0x80)、编号为2的平面的地址资讯、编号为2的平面的待编程的页面数据以及一改变写入命令0x11，其中编号为2的平面的地址资讯包括一页面地址、一区块地址、一裸晶/芯片地址和一平面地址。一第四写入命令子序列依次包括一页面编程命令0x80、编号为3的平面的地址资讯、编号为3的平面的待编程的页面数据以及一写入确认命令(write confirm command)例如确认命令例如命令0x10(但不限于)，其中编号为3的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址和平面地址。tProg系表示快闪存储器装置110的实际的页面编程时间。
如此一来，快闪存储器装置110在接收到四个写入命令子序列后，基于该特定的注入除错资讯的编程命令0x82，快闪存储器装置110便可知编号为2的平面是快闪存储器控制器105所决定的一模拟的编程失败的平面，而其他平面均并非是失败平面。此外，如果在接收到该特定的注入除错资讯的编程命令0x82后，该页面地址、区块地址、裸晶/芯片地址和平面地址就可以用于指示出哪一个是失败的页面/区块/裸晶。实作上，基于接收到特定的注入除错资讯的编程命令0x82，除错电路1111可以执行该特定的注入除错资讯的编程命令0x82所指示的一写入/编程操作，以将编号为2的平面的页面数据正确地写入到在编号为2的平面中的相应地址，并且仅仅产生除错资讯(包括页面地址、区块地址、裸晶/芯片地址和平面地址)到状态暂存器1113中，而不控制储存单元阵列1107产生存取失败的错误。需要说明的是，在本例中，由于编号为0、1、3的三个平面的页面编程/写入命令0x80均并没有被特定的注入除错资讯的编程命令0x82所取代，因此除错电路1111没有对于编号为0、1、3的三个平面产生相应的除错资讯，也就是说，快闪存储器控制器105可以直接决定哪一个平面是失败平面，并立即控制快闪存储器装置110产生所决定之失败平面的除错资讯。
此外，上述操作还可以适用于不同的写入/编程模式，例如多层储存单元(MLC，multiple-level-cell)模式、三层储存单元(TLC，triple-level-cell)模式或四层储存单元(QLC，quad-level-cell)模式等。在不同的写入/编程模式下，快闪存储器控制器105还可以使用并发送该特定的注入除错资讯的编程命令0x82来替换原来的写入/编程命令0x80，以指示对于一特定的平面、一特定的裸晶、一特定的区块或一特定的页面地址来产生除错资讯。
图10是根据本发明另一实施例的快闪存储器控制器105向快闪存储器装置110发送至少一个写入/编程命令信号例如四个缓冲编程命令子序列的示例示意图。如图10所示，快闪存储器控制器105依次向快闪存储器装置110发送四个写入(或缓冲编程)命令子序列。一第一写入命令子序列依次包括SLC编程指令/命令例如0xA2(但不限于)、一注入除错资讯的缓冲编程命令例如0x83(具有一写入命令的功能，可以代替页面编程命令0x80)、编号为0的平面的5个周期长度地址资讯(列地址及行地址)、编号为0的平面的待编程的页面数据以及一中间确认命令例如一改变写入命令例如是命令0x11(但不限于)，其中编号为0的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址和平面地址。
一第二写入命令子序列依次包括一页面编程命令0x80、编号为1的平面的5个周期长度地址资讯、编号为1的平面的待编程的页面数据和一改变写入命令0x11，其中编号为1的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址和平面地址。一第三写入命令子序列依次包括一页面编程命令0x80、编号为2的平面的地址资讯、编号为2的平面的待编程的页面数据和一改变写入命令0x11，其中编号为2的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址和平面地址。一第四写入命令子序列依次包括一页面编程命令0x80、编号为3的平面的地址资讯、编号为3的平面的待编程的页面数据以及一缓冲写入确认命令例如缓冲编程确认命令例如是不同于命令0x10的命令0x15(但不限于)，其中编号为3的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址和平面地址。tProg表示快闪存储器装置110的实际的页面编程时间。
如此一来，快闪存储器装置110在接收到四个写入命令子序列后，便可知该四个写入命令子序列是用于对于不同平面执行缓冲编程操作，并基于该注入除错资讯的缓冲编程命令0x83而得知编号为0的平面为由快闪存储器控制器105所决定出的一模拟的缓冲编程失败平面，而其他平面不是失败平面。此外，如果接收到该注入除错资讯的缓冲编程命令0x83，相关的页面地址、区块地址、裸晶/芯片地址和平面地址可以用于指示哪一个页/区块/裸晶是存取失败的。实作上，基于接收到该注入除错资讯的缓冲编程命令0x83，除错电路1111可以执行该注入除错资讯的缓冲编程命令0x83所指示的缓冲写入(或缓冲编程)操作以正确写入编号为0之平面的多个页面数据至该编号为0之平面的多个相应的地址中，并且只产生除错资讯(包括页面地址、区块地址、裸晶/芯片地址和平面地址)到状态暂存器1113，而不控制储存单元阵列1107实际产生存取失败的错误。需要说明的是，在本例子中，由于编号为1、2、3的三个平面的页面编程/写入命令0x80并没有被一注入除错资讯的缓冲编程命令0x83所取代，因此除错电路1111对于编号为1、2、3的三个平面并不会产生相应的除错资讯，也就是说，快闪存储器控制器105可以直接决定哪一个平面是模拟的缓冲编程失败的平面，并立即控制快闪存储器装置110产生所决定出的失败的平面之除错资讯。
此外，上述操作还可以适用于不同的写入/编程模式，例如多层储存单元MLC模式、三层储存单元TLC模式或四层储存单元QLC模式等。在不同的写入/编程模式下，快闪存储器控制器105还可以使用并发送该注入除错资讯的缓冲编程命令0x83来替换原来的写入/编程命令0x80，以指示对于一特定的平面、一特定的裸晶、一特定的区块或一特定的页面地址来产生除错资讯。
图11是根据本发明另一实施例的快闪存储器控制器105发送至少一个擦除命令信号例如四个擦除命令子序列至快闪存储器装置110的示例示意图。在图11中，快闪存储器控制器105依序地发送四个擦除命令子序列到快闪存储器装置110，一第一擦除命令子序列依序地包括诸如0x60(即60h)的一擦除命令和编号为0的平面的3个周期长度(three-cycle)的地址资讯(例如区块地址)，其中区块地址表示该编号为0的平面的一待擦除数据区块的一逻辑地址，一第二擦除命令子序列依次包括一注入除错资讯的擦除命令例如0x61(不同于擦除命令0x60)和编号为1的平面的区块地址资讯，其中该区块地址表示该编号为1的平面的一待擦除数据区块的一逻辑地址，一第三擦除命令子序列依次包括诸如0x60(即60h)的一擦除命令和编号为2的平面的3个周期长度的区块地址资讯，其中该区块地址资讯表示出该编号为2的平面的一待擦除数据区块的一逻辑地址，一第四擦除命令子序列依次包括擦除命令例如0x60(即60h)、编号为3的平面的3个周期长度地址资讯(如区块地址)和一擦除确认命令例如命令0xD0(即D0h)，其中该区块地址表示该编号为3的平面的一待擦除数据区块的一逻辑地址；tErase表示快闪存储器装置110的实际的区块擦除时间。
如此一来，快闪存储器装置110在接收到四个擦除命令子序列后，快闪存储器装置110便可得知四个擦除命令子序列是针对不同平面进行擦除操作的，并基于注入除错资讯的擦除命令0x61来得知编号为1的平面为快闪存储器控制器105所决定的一模拟的擦除失败平面，而其他平面均不是擦除失败的平面。此外，如果在接收到注入除错资讯的擦除命令0x61之后，则该区块地址资讯可用于指示出哪一个区块是要被擦除并且失败。实作上，基于接收到注入除错资讯的擦除命令0x61，除错电路1111可以执行由该注入除错资讯的擦除命令0x61所指示的一擦除操作以正确擦除该编号为1的平面的一或多个区块并且仅仅产生除错资讯(包括区块地址资讯)至该状态暂存器1113而不控制储存单元阵列1107实际上产生存取错误。需要说明的是，在本例子中，由于编号为0、2、3的三个平面的原先的擦除命令0x60并没有被一注入除错资讯的擦除命令0x61所取代，因此除错电路1111并没有对于编号为0、2、3的三个平面来产生相应的除错资讯，也就是说，快闪存储器控制器105可以直接判断哪一个平面是一模拟的擦除失败的平面，并立即控制快闪存储器装置110产生所决定出的模拟的擦除失败平面之除错资讯。
应当注意，在其他实施例中，注入除错资讯的编程命令、注入除错资讯的缓冲编程命令及/或注入除错资讯的擦除命令均可以通过使用一或多个不同的命令来实现，该一或多个不同的命令可以被配置为不同于一标准的命令(或厂商特定的命令)的其他不同的命令，并且也可以通过使用保留命令(例如0Bh、12h、14h、18h、1Bh～1Ch、62h～64h、AAh、76h、82h～83h、86h和8Eh)来实现，其中数值尾端的“h”表示该数值是十六进制。下表显示了可用于实现该一或多个命令的保留命令的不同示例：
第四种控制方案：
在第四控制方案的实施例中，快闪存储器控制器105除了包括如第三控制方案的上述操作中的产生除错资讯的操作之外，还另可以控制快闪存储器装置110自动使储存单元阵列1106实际产生编程失败、缓冲编程失败或擦除失败的错误。快闪存储器控制器105可以发送一个或多个特定的注入错误的命令来触发该快闪存储器装置110的错误处理除错操作，使得快闪存储器装置110可以即时并自动地产生并写入除错资讯(与真正的编程失败、真正的擦除失败及/或真正的缓冲编程失败有相关的除错资讯)至其状态暂存器1113并将除错资讯传输回给该快闪存储器控制器105，以及实际控制其储存单元阵列1107产生存取失败的错误，亦即不会过略过错误的产生操作。
通过双向的通信/操作(包括快闪存储器控制器105控制快闪存储器装置110自动产生除错资讯以及快闪存储器装置110将产生的除错资讯传回给快闪存储器控制器105)并实际控制其储存单元由于阵列1107产生存取失败的错误，快闪存储器控制器105所执行的错误处理除错操作的测试结果也能够更加快速、正确、准确。
在第四控制方案的实施例中，快闪存储器控制器105可以发送一特定的注入错误资讯的命令信号以控制快闪存储器装置110对该特定的注入错误资讯的命令信号进行一相应的处理操作(例如编程、缓冲编程或擦除)并即时产生该相应的处理操作的除错资讯以回传给快闪存储器控制器105，以及实际控制其储存单元阵列1107产生存取失败的错误。
图12是根据本发明一实施例的快闪存储器控制器105向快闪存储器装置110发送至少一个写入/编程命令信号例如四个写入/编程命令子序列的示例示意图。如图12所示，快闪存储器控制器105依次向快闪存储器装置110发送四个写入命令子序列，例如(但不限于)，一第一写入命令子序列依次包括一SLC编程指令/命令例如0xA2(但不限于)、一页面编程命令例如命令0x80(但不限)、编号为0的平面的5个周期长度地址资讯(列地址与行地址)、编号为0的平面的待编程的页面数据以及一中间确认命令例如是一改变写入命令例如命令0x11(但不限于)，其中编号为0的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址和平面地址。
一第二写入命令子序列依次包括一页面编程命令0x80、编号为1的平面的5个周期长度地址资讯、编号为1的平面的待编程的页面数据和一改变写入命令0x11，其中编号为1的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址和平面地址。一第三写入命令子序列依次包括一特定的注入错误的编程命令例如0x86(具有页面编程命令0x80的功能可用来代替页面编程命令0x80，且不同于第三控制方案中的注入除错资讯的编程命令0x82)、编号为2的平面的地址资讯、编号为2的平面的待编程的页面数据以及一改变写入命令0x11，其中编号为2的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址和平面地址。一第四写入命令子序列依次包括一页面编程命令0x80、编号为3的平面的地址资讯、编号为3的平面的待编程的页面数据和一写入确认命令例如确认命令0x10(但不限于)，其中编号为3的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址、平面地址。tProg表示快闪存储器装置110的实际的页面编程时间。
如此一来，快闪存储器装置110在接收到四个写入命令子序列后，基于特定的注入错误的编程命令例如0x86，快闪存储器装置110便可得知编号为2的平面为快闪存储器控制器105所决定的真正的编程失败的平面，而其他平面均非失败的平面。此外，如果接收到特定的注入错误的编程命令0x86时，页面地址、区块地址、裸晶/芯片地址和平面地址可用于指示哪一个页面/区块/裸晶是关于实际的存取失败的。在实作上，除错电路1111可根据特定的注入错误的编程命令0x86的接收来进行特定的注入错误的编程命令0x86所指示的写入/写入操作，从而没有正确地写入编号为2的平面的页面数据至编号为2的平面的对应地址，而能够正确产生除错资讯(包括页面地址、区块地址、裸晶/芯片地址、平面地址)到状态暂存器1113，亦即控制储存单元阵列1107产生存取错误在所指定的页面地址、区块地址、裸晶/芯片地址和平面地址处。需要说明的是，在本例子中，由于编号为0、1、3的三个平面的页面编程/写入命令0x80没有被特定的注入错误的编程命令0x86所取代，因此除错电路1111没有对于编号为0、1、3的三个平面来产生相应的除错资讯。也就是说，快闪存储器控制器105可以直接决定哪一个平面是失败的平面，并立即控制快闪存储器装置110产生所决定的失败平面的除错资讯以及相应的存取错误。
此外，上述操作还可以适用于不同的写入/编程模式，例如多层储存单元MLC模式、三层储存单元TLC模式或四层储存单元QLC模式等。在不同的写入/编程模式下，快闪存储器控制器105还可以使用并发送该特定的注入错误的编程命令0x86来替换原来的写入/编程命令0x80，以指示对于一特定的平面、一特定的裸晶、一特定的区块或一特定的页面地址来产生除错资讯。
图13是根据本发明另一实施例的快闪存储器控制器105向快闪存储器装置110发送至少一个写入/编程命令信号例如四个缓冲编程命令子序列的示例示意图。如图13所示，快闪存储器控制器105依次向快闪存储器装置110发送四个写入或缓冲编程命令子序列。一第一写入命令子序列依次包括SLC编程指令/命令例如0xA2(但不限于)、一注入错误的缓冲编程命令如0x8E(具有写入命令功能，可以代替页面编程命令0x80，与注入除错资讯的缓冲编程命令不同)、编号为0的平面的5个周期长度地址资讯(列地址和行地址)、编号为0的平面的待编程的页面数据以及诸如命令0x11(但不限于)的一改变写入命令等的一中间确认命令，其中编号为0的平面的地址资讯包括有页面地址、区块地址、裸晶/芯片地址和平面地址。
一第二写入命令子序列依次包括一页面编程命令0x80、编号为1的平面的5个周期长度地址资讯、编号为1的平面的待编程的页面数据和一改变写入命令0x11，其中编号为1的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址和平面地址。一第三写入命令子序列依次包括一页面编程命令0x80、编号为2的平面的地址资讯、编号为2的平面的待编程的页面数据和一改变写入命令0x11，其中编号为2的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址和平面地址。一第四写入命令子序列依次包括一页面编程命令0x80、编号为3的平面的地址资讯、编号为3的平面的待编程的页面数据以及一缓冲写入确认命令例如是一缓冲编程确认命令(例如命令0x15(但不限于)，不同于命令0x10)，其中编号为3的平面的地址资讯包括页面地址、区块地址、裸晶/芯片地址和平面地址。tProg表示快闪存储器装置110的实际的页面编程时间。
如此一来，快闪存储器装置110在接收到四个写入命令子序列后，便可知四个写入命令子序列是用于执行不同平面的缓冲编程操作，基于注入错误的缓冲编程命令0x8E而能够得知编号为0的平面为由快闪存储器控制器105决定的一真正的缓冲编程失败的平面，而其他平面不是失败的平面。此外，如果接收到注入错误的缓冲编程命令0x8E，则页面地址、区块地址、裸晶/芯片地址和平面地址均可用于指示哪一个页面/区块/裸晶的存取失败。实际上，基于注入错误的缓冲编程命令0x8E的接收，除错电路1111可以执行由该注入错误的缓冲编程命令0x8E所指示的缓冲写入(或缓冲编程)操作，以没有正确地写入编号为0的平面的多个页面数据至该编号为0的平面中的多个对应地址，并正确地产生除错资讯(包括页面地址、区块地址、裸晶/芯片地址、平面地址)至该状态暂存器1113，亦即实际地控制储存单元阵列1107真正地产生存取错误。需要说明的是，在本例子中，由于编号为1、2、3的三个平面的页面编程/写入命令0x80并没有被注入错误的缓冲编程命令0x8E替换，所以除错电路1111不会对于编号为1、2、3的三个平面来产生相应的除错资讯。也就是说，快闪存储器控制器105可以直接决定哪一个平面是真正的缓冲编程失败的平面，并立即控制快闪存储器装置110产生所决定的失败平面的除错资讯和存取错误。
此外，上述操作还可以适用于不同的写入/编程模式，例如多层储存单元MLC模式、三层储存单元TLC模式或四层储存单元QLC模式等。在不同的写入/编程模式下，快闪存储器控制器105还可以使用并发送注入错误的缓冲编程命令0x8E来替换原来的写入/编程命令0x80，以指示对于一特定的平面、一特定的裸晶、一特定的区块或一特定的页面地址来产生除错资讯。
图14是根据本发明另一实施例的快闪存储器控制器105向快闪存储器装置110发送至少一个擦除命令信号例如四个擦除命令子序列的示例示意图。在图14中，快闪存储器控制器105依序地发送四个擦除命令子序列到快闪存储器装置110。一第一擦除命令子序列依序地包括诸如0x60(即60h)的一擦除命令和编号为0的平面的3个周期长度地址资讯(例如区块地址)，其中区块地址表示编号为0的平面的一待擦除的数据区块的一逻辑地址。一第二擦除命令子序列依次包括一注入错误的擦除命令例如0x62(不同于擦除命令0x60，也不同于注入除错资讯的擦除命令0x61)和编号为1的平面的区块地址的资讯，其中区块地址表示编号为1的平面的一待擦除的数据区块的一逻辑地址。一第三擦除命令子序列依次包括诸如0x60(即60h)的一擦除命令和编号为2的平面的3个周期长度地址资讯(例如区块地址)，其中区块地址资讯表示编号为2的平面的一待擦除的数据区块的一逻辑地址。一第四擦除命令子序列依次包括一擦除命令例如0x60(即60h)、编号为3的平面的3个周期长度地址资讯(例如区块地址)和一擦除确认命令例如命令0xD0(即D0h)，其中区块地址表示编号为3的平面的一待擦除的数据区块的一逻辑地址。tErase表示快闪存储器装置110的实际的区块擦除时间。
如此一来，快闪存储器装置110在接收到四个擦除命令子序列后，便可得知四个擦除命令子序列是针对不同平面进行擦除操作的，并基于注入错误的擦除命令0x62而能够得知编号为1的平面是由快闪存储器控制器105所决定的真正的擦除失败的平面，而其他平面不是擦除失败的平面。此外，如果接收到注入错误的擦除命令0x62，区块地址资讯可用于指示要擦除哪一个区块及发生存取失败。实作上，基于接收到注入错误的擦除命令0x62，除错电路1111可以执行由注入错误的擦除命令0x62所指示的擦除操作以没有正确地擦除编号为1的平面的区块，以及正确地产生相关的除错资讯(包括区块地址资讯)到状态暂存器1113中，亦即控制储存单元阵列1107产生存取错误。需要说明的是，在本例子中，由于编号为0、2、3的三个平面的原先的擦除命令0x60并没有被注入错误的擦除命令0x62替换，因此除错电路1111并没有对于编号为0、2、3的三个平面来产生相应的除错资讯。也就是说，快闪存储器控制器105可以直接决定出哪一个平面是真正的擦除失败的平面，并即时控制快闪存储器装置110产生所决定的失败平面的除错资讯和存取失败的错误。
此外，实作上，为了控制储存单元阵列1107实际产生存取失败的错误，除错电路1111可以控制电压产生器1104输出并提供给储存单元阵列1107的一或多个控制闸极的不同的电压准位及/或不同的电压时间段。例如(但不限于)，在正常的编程操作中，电压产生器1104被安排为产生并施加多个不同的电压准位在一控制闸极上直到一特定的页面/区块/平面中的储存单元的阈值电压变得等于预期的电压准位为止才停止。当接收到上述注入错误资讯的命令信号时，除错电路1111可以控制电压产生器1104调整控制闸极上的该些电压，令储存单元的阈值电压不足够或是过高，以实际产生储存单元中发生的真正的编程失败错误(真正的缓冲编程错误或真正的擦除失败错误)。或者，除错电路1111也可以控制电压产生器1104停止输出电压准位。或者，除错电路1111也可以控制电压产生器1104调整该电压时间周期，以令控制闸极上的电压准位的控制操作变得超时。
此外，在其他实施例中，也可以组合上述控制方案的操作。快闪存储器控制器105可以发送一或多个设置特征信号来启用和配置该除错电路1111的操作，也可以发送一或多个相应的存取命令信号来即时控制/触发该除错电路1111来产生除错资讯及/或存取失败的错误。
以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。

Claims (20)

1.一种快闪存储器装置，用于一储存装置中，通过一特定的通信接口连接到该储存装置的一快闪存储器控制器，以及该快闪存储器装置包括：
一输入/输出控制电路，通过该特定的通信接口耦接于该快闪存储器控制器；
一命令暂存器，耦接于该输入/输出控制电路，用以缓冲从该快闪存储器控制器通过输入/输出控制电路所传送的命令资讯；
一地址暂存器，耦接于该输入/输出控制电路，用于缓冲从该快闪存储器控制器通过该输入/输出控制电路所传送的地址资讯；
一储存单元阵列，至少具有一第一平面以及不同于该第一平面的一第二平面；
至少一地址解码器，耦接至该储存单元阵列；
一状态暂存器，耦接于该输入/输出控制电路；以及
一控制电路，具有一除错电路，耦接于该逻辑控制电路、该储存单元阵列、该地址暂存器、该命令暂存器与该状态暂存器，该除错电路用于自动产生从该快闪存储器控制器所发出的一存取命令信号的一存取操作的一除错资讯、将所产生的该除错资讯传送到该状态暂存器以及控制该状态暂存器通过该输入/输出控制电路和该特定的通信接口从该快闪存储器装置将该除错资讯传送到该快闪存储器控制器；
其中该存取操作为一编程操作、一缓冲编程操作或一擦除操作；该除错资讯与一模拟的编程失败、一模拟的缓冲编程失败或一模拟的擦除失败有相关联，以及该除错电路不控制该储存单元阵列产生一编程失败的错误、一缓冲编程失败的错误或一擦除失败的错误。
2.如权利要求1所述的快闪存储器装置，其特征在于，该除错电路会因应于该存取命令信号的接收来决定是否要进入一错误处理除错模式，并当处于该错误处理除错模式中时自动地产生该存取操作的该除错资讯。
3.如权利要求1所述的快闪存储器装置，其特征在于，该除错电路根据在从该快闪存储器控制器发送到该快闪存储器装置的一注入除错资讯的设置特征信号中所携带的一第一参数数据的内容，决定该除错资讯系与该模拟的编程失败、该模拟的缓冲编程失败和该模拟的擦除失败中的其中一个有相关联；该注入除错资讯的设置特征信号包括有对应于注入除错资讯的一特征地址。
4.如权利要求1所述的快闪存储器装置，其特征在于，该除错电路根据在从该快闪存储器控制器发送到该快闪存储器装置的一注入除错资讯的设置特征信号中携带的一第二参数数据的内容所指示的一最大失败平面数，以伪随机方式决定该除错资讯的一失败平面总数；该注入除错资讯的设置特征信号包括有对应于注入除错资讯的一特征地址。
5.如权利要求4所述的快闪存储器装置，其特征在于，该除错电路根据该除错资讯的所决定的该失败平面总数，以伪随机方式决定该储存单元阵列的一特定的平面是否是该除错资讯有关的一失败平面。
6.如权利要求1所述的快闪存储器装置，其特征在于，当多个存取命令信号的一累计数量变得高于一特定的阈值时，该除错电路会因应于一存取命令信号的接收来决定进入一错误处理除错模式，以及该除错电路会在该错误处理除错模式下自动产生该存取操作的该除错资讯；该特定的阈值是在从该快闪存储器控制器发送到该快闪存储器装置的一注入除错资讯的设置特征信号中所携带的一第三参数数据的内容所指示出的；该注入除错资讯的设置特征信号包括有对应于注入除错资讯的一特征地址。
7.如权利要求1所述的快闪存储器装置，其特征在于，该快闪存储器装置另包括一电压产生器，该电压产生器耦接至该储存单元阵列；该除错电路会因应于从该快闪存储器控制器发送给该快闪存储器装置中的一注入除错资讯的设置特征信号中所携带的一第四参数数据的内容，产生该除错资讯并控制该状态暂存器从该快闪存储器装置发送该除错资讯给该快闪存储器控制器而不会控制该电压产生器使该储存单元阵列产生存取失败的错误；该注入除错资讯的设置特征信号包括有对应于注入除错资讯的一特征地址。
8.如权利要求1所述的快闪存储器装置，其特征在于，当先前所产生的除错资讯的一累计数量变得等于从该快闪存储器控制器发送给该快闪存储器装置中的一注入除错资讯的设置特征信号中所携带的一部分参数数据的内容所指示的一最大存取失败资讯数量时，该除错电路会停止产生该除错资讯；该注入除错资讯的设置特征信号包括有对应于注入除错资讯的一特征地址。
9.一种快闪存储器装置的方法，该快闪存储器装置用于一储存装置中并通过一特定的通信接口耦接到该储存装置的一快闪存储器控制器，以及该方法包括：
提供一输入/输出控制电路，该输入/输出控制电路通过该特定的通信接口耦接于该快闪存储器控制器；
提供一命令暂存器，该命令暂存器耦接于该输入/输出控制电路以缓冲从该快闪存储器控制器通过输入/输出控制电路所传送的命令资讯；
提供一地址暂存器，该地址暂存器耦接于该输入/输出控制电路以缓冲从该快闪存储器控制器通过该输入/输出控制电路所传送的地址资讯；
提供一储存单元阵列，该储存单元阵列至少具有一第一平面以及不同于该第一平面的一第二平面；
提供至少一地址解码器，该至少一地址解码器耦接至该储存单元阵列；
提供一状态暂存器，该状态暂存器耦接至该输入/输出控制电路；
利用一除错电路自动产生从该快闪存储器控制器所发出的一存取命令信号的一存取操作的一除错资讯；以及
将所产生的该除错资讯传送到该状态暂存器以及控制该状态暂存器通过该输入/输出控制电路和该特定的通信接口从该快闪存储器装置将该除错资讯传送到该快闪存储器控制器；
其中该存取操作为一编程操作、一缓冲编程操作或一擦除操作；该除错资讯与一模拟的编程失败、一模拟的缓冲编程失败或一模拟的擦除失败有相关联，以及该除错电路不控制该储存单元阵列产生一编程失败的错误、一缓冲编程失败的错误或一擦除失败的错误。
10.如权利要求9所述的方法，其特征在于，使用该除错电路的步骤包括：
因应于该存取命令信号的接收来决定是否要进入一错误处理除错模式，并当处于该错误处理除错模式中时自动地产生该存取操作的该除错资讯。
11.如权利要求9所述的方法，其特征在于，使用该除错电路的步骤包括：
根据在从该快闪存储器控制器发送到该快闪存储器装置的一注入除错资讯的设置特征信号中所携带的一第一参数数据的内容，决定该除错资讯系与该模拟的编程失败、该模拟的缓冲编程失败和该模拟的擦除失败中的其中一个有相关联；
其中该注入除错资讯的设置特征信号包括有对应于注入除错资讯的一特征地址。
12.如权利要求9所述的方法，其特征在于，使用该除错电路的步骤包括：
根据在从该快闪存储器控制器发送到该快闪存储器装置的一注入除错资讯的设置特征信号中携带的一第二参数数据的内容所指示的一最大失败平面数，以伪随机方式决定该除错资讯的一失败平面总数；
其中该注入除错资讯的设置特征信号包括有对应于注入除错资讯的一特征地址。
13.如权利要求12所述的方法，其特征在于，使用该除错电路的步骤包括：
根据该除错资讯的所决定的该失败平面总数，以伪随机方式决定该储存单元阵列的一特定的平面是否是该除错资讯有关的一失败平面。
14.如权利要求9所述的方法，其特征在于，使用该除错电路的步骤包括：
当多个存取命令信号的一累计数量变得高于一特定的阈值时，因应于一存取命令信号的接收来决定进入一错误处理除错模；以及
在该错误处理除错模式下自动产生该存取操作的该除错资讯；
其中该特定的阈值是在从该快闪存储器控制器发送到该快闪存储器装置的一注入除错资讯的设置特征信号中所携带的一第三参数数据的内容所指示出的；以及，该注入除错资讯的设置特征信号包括有对应于注入除错资讯的一特征地址。
15.如权利要求9所述的方法，其特征在于，使用该除错电路的步骤包括：
因应于从该快闪存储器控制器发送给该快闪存储器装置中的一注入除错资讯的设置特征信号中所携带的一第四参数数据的内容，决定不控制该电压产生器使该储存单元阵列产生存取失败的错误；
其中该注入除错资讯的设置特征信号包括有对应于注入除错资讯的一特征地址。
16.如权利要求9所述的方法，其特征在于，使用该除错电路的步骤包括：
当先前所产生的除错资讯的一累计数量变得等于从该快闪存储器控制器发送给该快闪存储器装置中的一注入除错资讯的设置特征信号中所携带的一部分参数数据的内容所指示的一最大存取失败资讯数量时，停止产生该除错资讯；
其中该注入除错资讯的设置特征信号包括有对应于注入除错资讯的一特征地址。
17.一种快闪存储器控制器，该快闪存储器控制器用于一储存装置中并通过一特定的通信接口耦接到该储存装置的一快闪存储器装置，以及该快闪存储器控制器包括：
一输入/输出电路，通过该特定的通信接口耦接到该快闪存储器装置，以用于在该快闪存储器装置和一处理器之间发送多个命令和数据；以及
该处理器，耦接于该输入/输出电路，用于控制该输入/输出电路通过该特定的通信接口发送一注入除错资讯的设置特征信号至该快闪存储器装置，以配置该快闪存储器装置的一除错电路的一操作，以令该除错电路自动产生从该快闪存储器控制器所发送的一存取命令信号的一存取操作的一除错资讯、令将所产生的该除错资讯从该快闪存储器装置通过该输入/输出电路和该特定的通信接口传输至该快闪存储器控制器，而不控制该快闪存储器装置的一储存单元阵列产生存取失败的错误；
其中该存取操作为一编程操作、一缓冲编程操作或一擦除操作；该除错资讯与一模拟的编程失败、一模拟的缓冲编程失败或一模拟的擦除失败有相关联，以及该除错电路不会控制该储存单元阵列产生一编程失败的错误、一缓冲编程失败的错误或一擦除失败的错误。
18.如权利要求17所述的快闪存储器控制器，其特征在于，该注入除错资讯的设置特征信号包括一设置特征命令、注入除错资讯的一特征地址、一第一参数数据、一第二参数数据、一第三参数数据以及一第四参数数据；该第一参数数据指示出该除错电路所将要注入的该除错资讯的种类；该第二参数数据指示出该除错电路所能够产生的一最大失败平面数；该第三参数数据指示出该存取命令信号的一阈值，该存取命令信号的该阈值会用来与该存取命令信号的一累计命令数进行比较；该第四参数数据指示出不会控制该储存单元阵列产生该存取失败的错误。
19.如权利要求17所述的快闪存储器控制器，其特征在于，该注入除错资讯的设置特征信号包括一设置特征命令、注入除错资讯的一特征地址、一第一参数数据、一第二参数数据、一第三参数数据及一第四参数数据；该第一参数数据和该第二参数数据用以指示出该除错电路所能够产生的一最大模拟的擦除失败资讯个数；该第三参数数据和该第四参数数据用以指示出该除错电路所能够产生的一最大模拟的编程失败资讯个数。
20.如权利要求17所述的快闪存储器控制器，其特征在于，该处理器控制该输入/输出电路发送一获取特征信号至该快闪存储器装置，以令该快闪存储器装置传送由快闪存储器控制器所设置的该除错电路的一操作的一参数资讯。
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