CN118281063A - 具有凹进场板的半导体装置及其制造方法 - Google Patents

具有凹进场板的半导体装置及其制造方法 Download PDF

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Abstract

一种半导体装置包括具有上表面和沟道的半导体衬底、在所述半导体衬底的所述上表面上方的源极电极和漏极电极、在所述源极电极与所述漏极电极之间的钝化层、在所述源极电极与所述漏极电极之间的栅极电极，以及邻近于所述栅极电极的导电场板。所述钝化层包括下部钝化子层和在所述下部钝化子层上方的上部钝化子层。所述栅极电极包括至少部分地延伸穿过所述钝化层的下部部分。所述导电场板包括延伸穿过所述上部钝化子层但不延伸穿过所述下部钝化子层的凹进区。所述导电场板和所述半导体衬底的所述上表面通过所述下部钝化子层的一部分分离。

Description

具有凹进场板的半导体装置及其制造方法
技术领域
本文中所描述的主题的实施例大体上涉及具有栅极电极和场板的半导体装置以及用于制造此类装置的方法。
背景技术
半导体装置应用于广泛多种电子组件和系统。高功率、高频率晶体管应用于射频(RF)系统和电力电子系统。氮化镓(GaN)装置技术由于其优良的电子特性和热特性而特别适合于这些RF功率应用和电力电子应用。具体地说，GaN的高电子速度和高击穿场强度使得由这种材料制造的装置对于RF功率放大器和高功率开关应用来说是理想的。
一些GaN晶体管包括场板，所述场板为在晶体管的栅极电极上方延伸的金属化物的电接地区域。场板用以更改电场分布，特别是漏极侧栅极边缘处的电场分布。这可能导致击穿电压增加和高场捕获效应减小。栅极沟道与场板的准确对准对于实现各种RF和电力应用的必要装置性能至关重要。因此，为了满足给定应用的装置性能要求，需要确保栅极沟道与场板的准确对准的GaN装置和制造此类装置的方法。
发明内容
根据本发明的第一方面，提供一种半导体装置，包括：
半导体衬底，所述半导体衬底具有上表面和沟道；
源极电极和漏极电极，所述源极电极和所述漏极电极在所述半导体衬底的所述上表面上方，其中所述源极电极和所述漏极电极电耦合到所述沟道，且所述沟道在所述源极电极与所述漏极电极之间延伸；
钝化层，所述钝化层在所述半导体衬底的所述上表面上方且在所述源极电极与所述漏极电极之间，其中所述钝化层包括在所述半导体衬底的所述上表面上方的下部钝化子层，以及在所述下部钝化子层上方的上部钝化子层；
栅极电极，所述栅极电极在所述源极电极与所述漏极电极之间在所述半导体衬底的所述上表面上方，其中所述栅极电极包括延伸穿过所述钝化层的下部部分；以及
导电场板，所述导电场板邻近于所述栅极电极，其中所述导电场板包括延伸穿过所述上部钝化子层但不延伸穿过所述下部钝化子层的凹进区，并且其中所述导电场板和所述半导体衬底的所述上表面通过所述下部钝化子层的一部分分离。
在一个或多个实施例中，所述上部钝化子层由第一介电材料形成，所述第一介电材料能使用对所述第一介电材料具有高蚀刻选择性的第一蚀刻化学物质蚀刻；并且
所述下部钝化子层由第二介电材料形成，所述第二介电材料不同于所述第一介电材料且充当所述第一蚀刻化学物质的蚀刻停止层。
在一个或多个实施例中，所述上部钝化子层的所述第一介电材料为选自氧化铝、氮化铝和二氧化硅的材料；并且
所述下部钝化子层的所述第二介电材料为氮化硅。
在一个或多个实施例中，所述钝化层另外包括中间钝化子层，所述中间钝化子层由第三介电材料形成，所述第三介电材料不同于所述第一介电材料且充当所述第一蚀刻化学物质的蚀刻停止层。
在一个或多个实施例中，所述上部钝化子层的所述第一介电材料为选自氧化铝和氮化铝的材料；
所述下部钝化子层的所述第二介电材料为氮化硅；并且
所述中间钝化子层的所述第三介电材料为二氧化硅。
在一个或多个实施例中，所述半导体装置另外包括：
图案化导电层，所述图案化导电层具有定位在所述钝化层上的第一部分、第二部分、第三部分和第四部分，其中
所述第一部分和所述第二部分分别形成定位在所述栅极电极的第一侧和第二侧处的第一栅极对准结构和第二栅极对准结构，并且
所述第三部分和所述第四部分形成定位在所述导电场板的第一侧和第二侧处的第一场板对准结构和第二场板对准结构。
在一个或多个实施例中，所述图案化导电层由选自钛(Ti)、钛钨(TiW)、氮化钛钨(TiWN)和钛铝(TiAl)的材料形成。
在一个或多个实施例中，所述源极电极和所述漏极电极由所述图案化导电层的第五部分和第六部分形成。
在一个或多个实施例中，所述半导体装置另外包括：
蚀刻停止层，所述蚀刻停止层在所述图案化导电层上，其中所述蚀刻停止层由选自二氧化硅和氧化铝的一种或多种材料形成。
在一个或多个实施例中，所述半导体装置另外包括：
耐火金属层，所述耐火金属层在所述图案化导电层上，其中所述耐火金属层由选自钛钨和氮化钛钨的材料形成。
在一个或多个实施例中，所述半导体装置另外包括：
介电阶梯结构，所述介电阶梯结构在所述钝化层上紧邻所述第二场板对准结构，其中所述第二场板对准结构具有在所述钝化层上的第一部分和在所述介电阶梯结构的上表面上的第二部分。
在一个或多个实施例中，所述半导体装置另外包括：
至少一个介电侧壁间隔物，所述至少一个介电侧壁间隔物耦合到所述第一栅极对准结构和所述第二栅极对准结构中的任一个或两个的侧壁，其中所述栅极电极包括在所述第一栅极对准结构和所述第二栅极对准结构与所述至少一个介电侧壁间隔物之间从所述栅极电极的所述下部部分向上延伸的间隔物邻近部分。
在一个或多个实施例中，所述半导体装置另外包括：
第一介电层，所述第一介电层在所述钝化层上方，其中
所述栅极电极包括延伸穿过所述钝化层以接触所述半导体衬底的所述上表面的所述下部部分、从所述下部部分延伸穿过所述第一介电层的中间部分，以及耦合到所述中间部分且在所述第一介电层的上表面上方延伸的上部部分，并且
所述栅极电极的所述下部部分具有第一宽度，
所述栅极电极的所述中间部分具有大于所述第一宽度的第二宽度，并且
所述栅极电极的所述上部部分具有大于所述第二宽度的第三宽度。
在一个或多个实施例中，所述栅极电极接触所述半导体衬底的所述上表面。
在一个或多个实施例中，所述栅极电极接触穿过所述上部钝化子层的开口的侧壁，且接触穿过所述下部钝化子层的开口的侧壁。
在一个或多个实施例中，所述导电场板接触所述上部钝化子层的侧壁。
在一个或多个实施例中，所述上部钝化子层和所述下部钝化子层存在于所述栅极电极的源极侧和漏极侧上。
根据本发明的第二方面，提供一种半导体装置，包括：
半导体衬底，所述半导体衬底具有上表面和沟道；
源极电极和漏极电极，所述源极电极和所述漏极电极在所述半导体衬底的所述上表面上方，其中所述源极电极和所述漏极电极电耦合到所述沟道，且所述沟道在所述源极电极与所述漏极电极之间延伸；
钝化层，所述钝化层在所述半导体衬底的所述上表面上方且在所述源极电极与所述漏极电极之间，其中所述钝化层包括在所述半导体衬底的所述上表面上方的下部钝化子层、在所述下部钝化子层上方的中间钝化子层，以及在所述中间钝化子层上方的上部钝化子层；
栅极电极，所述栅极电极在所述源极电极与所述漏极电极之间在所述半导体衬底的所述上表面上方，其中所述栅极电极包括延伸穿过所述上部钝化子层和所述中间钝化子层的下部部分；以及
导电场板，所述导电场板邻近于所述栅极电极，其中所述导电场板包括延伸穿过所述上部钝化子层但不延伸穿过所述下部钝化子层的凹进区，其中所述导电场板和所述半导体衬底的所述上表面通过所述下部钝化子层的一部分分离，并且其中所述栅极电极的所述下部部分比所述导电场板更深地延伸到所述钝化层中。
在一个或多个实施例中，所述上部钝化子层的第一介电材料为选自氧化铝和氮化铝的材料；
所述中间钝化子层的第二介电材料为二氧化硅；并且
所述下部钝化子层的第三介电材料为氮化硅。
在一个或多个实施例中，所述栅极电极的所述下部部分还延伸穿过所述下部钝化子层以接触所述半导体衬底的所述上表面。
在一个或多个实施例中，所述导电场板的所述凹进区延伸穿过所述上部钝化子层和所述中间钝化子层。
在一个或多个实施例中，所述栅极电极的所述下部部分不延伸穿过所述下部钝化子层，并且所述下部钝化层的一部分在所述栅极电极与所述半导体衬底的所述上表面之间形成栅极绝缘体。
在一个或多个实施例中，所述导电场板的所述凹进区延伸穿过所述上部钝化子层，但不延伸穿过所述中间钝化子层。
根据本发明的第三方面，提供一种形成半导体装置的方法，所述方法包括：
在包括沟道的半导体衬底的上表面上方形成源极电极和漏极电极，其中所述源极电极和所述漏极电极电耦合到所述沟道，且所述沟道在所述源极电极与所述漏极电极之间延伸；
通过在所述半导体衬底的所述上表面上沉积下部钝化子层且在所述下部钝化子层上方沉积上部钝化子层而在所述半导体衬底的所述上表面上方沉积钝化层，其中所述下部钝化子层由第一介电材料形成，且所述上部钝化子层由不同于所述第一介电材料的第二介电材料形成；
至少部分地穿过所述源极电极与所述漏极电极之间的所述钝化层形成第一开口；
在所述源极电极与所述漏极电极之间在所述半导体衬底上方沉积栅极电极，其中所述栅极电极包括延伸到所述钝化层中的所述第一开口中的下部部分；
邻近于所述栅极电极穿过所述上部钝化子层形成第二开口，其中所述第二开口不延伸穿过所述下部钝化子层，且所述第二开口比所述第一开口浅；以及
在所述半导体衬底上方且邻近于所述栅极电极形成导电场板，其中所述导电场板包括延伸穿过所述上部钝化子层中的所述第二开口但不延伸穿过所述下部钝化子层的凹进区，且所述导电场板和所述半导体衬底的所述上表面通过所述下部钝化子层的一部分分离。
在一个或多个实施例中，形成所述第二开口包括使用对所述第一介电材料具有高蚀刻选择性的第一蚀刻化学物质来蚀刻所述上部钝化子层；并且
所述下部钝化子层充当所述第一蚀刻化学物质的蚀刻停止层。
在一个或多个实施例中，所述上部钝化子层的所述第一介电材料选自氧化铝、氮化铝和二氧化硅；并且
所述下部钝化子层的所述第二介电材料为氮化硅。
在一个或多个实施例中，沉积所述钝化层另外包括：
在沉积所述上部钝化子层之前，在所述下部钝化子层上沉积中间钝化子层，其中所述中间钝化子层由不同于所述第一介电材料和所述第二介电材料的第三介电材料形成；并且
其中形成所述第二开口包括使用对所述第一介电材料具有高蚀刻选择性的第一蚀刻化学物质来蚀刻所述上部钝化子层，且使用对所述第三介电材料具有高蚀刻选择性的第二蚀刻化学物质来蚀刻所述中间钝化子层，并且
其中所述下部钝化子层充当所述第二蚀刻化学物质的蚀刻停止层。
在一个或多个实施例中，所述上部钝化子层的所述第一介电材料选自氧化铝和氮化铝；
所述下部钝化子层的所述第二介电材料为氮化硅；并且
所述中间钝化子层的所述第三介电材料为二氧化硅。
在一个或多个实施例中，所述方法另外包括：
在所述钝化层上方沉积导电层；以及
图案化所述导电层以产生所述导电层的定位在所述钝化层上的第一部分、第二部分、第三部分和第四部分，其中
所述第一部分和所述第二部分分别形成定位在所述栅极电极的第一侧和第二侧处的第一栅极对准结构和第二栅极对准结构，并且
所述第三部分和所述第四部分形成定位在所述导电场板的第一侧和第二侧处的第一场板对准结构和第二场板对准结构。
在一个或多个实施例中，所述导电层由选自钛(Ti)、钛钨(TiW)、氮化钛钨(TiWN)和钛铝(TiAl)的材料形成。
在一个或多个实施例中，所述源极电极和所述漏极电极由所述导电层的第五部分和第六部分形成。
在一个或多个实施例中，所述方法另外包括：
在图案化所述导电层之前或之后，在所述导电层上沉积蚀刻停止层，其中所述蚀刻停止层由选自二氧化硅和氧化铝的一种或多种材料形成。
在一个或多个实施例中，所述方法另外包括：
在所述导电层上沉积耐火金属层，其中所述耐火金属层由选自钛钨和氮化钛钨的材料形成。
在一个或多个实施例中，所述方法另外包括：
在沉积所述导电层之前，在所述钝化层上形成介电阶梯结构；并且
其中图案化所述导电层包括图案化所述第二场板对准结构以具有在所述钝化层上的第一部分和在所述介电阶梯结构的上表面上的第二部分。
在一个或多个实施例中，所述方法另外包括：
在所述第一栅极对准结构和所述第二栅极对准结构中的任一个或两个的侧壁上形成至少一个介电侧壁间隔物；以及
沉积所述栅极电极包括沉积所述栅极电极的间隔物邻近部分，所述间隔物邻近部分在所述第一栅极对准结构和所述第二栅极对准结构与所述至少一个介电侧壁间隔物之间从所述栅极电极的所述下部部分向上延伸。
在一个或多个实施例中，所述方法另外包括：
在所述钝化层上方沉积第一介电层；并且
其中沉积所述栅极电极包括
沉积所述栅极电极的所述下部部分，所述下部部分延伸穿过所述钝化层以接触所述半导体衬底的所述上表面，其中所述栅极电极的所述下部部分具有第一宽度，
沉积所述栅极电极的中间部分，所述中间部分从所述下部部分延伸穿过所述第一介电层，其中所述栅极电极的所述中间部分具有大于所述第一宽度的第二宽度，以及
沉积所述栅极电极的上部部分，所述上部部分耦合到所述中间部分且在所述第一介电层的上表面上方延伸，其中所述栅极电极的所述上部部分具有大于所述第二宽度的第三宽度。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
当结合以下图式考虑时，参考具体实施方式和权利要求书可得到对主题的较完整理解，其中类似附图标记在各图中指代相似元件。
图1是根据实施例的示例性异质结场效应晶体管(HFET)的横截面侧视图；
图2是描述用于制造图1和3A-9I的异质结场效应晶体管(HFET)装置的方法的实施例的过程流程图；
图3A、3B、3C、3D、3E、3F、3G和3H是根据制造实施例的在一系列制造步骤期间的HFET装置的实施例的横截面侧视图；
图4A、4B、4C、4D、4E、4F、4G和4H是根据另一制造实施例的在一系列制造步骤期间的HFET装置的另一实施例的横截面侧视图；
图5A、5B、5C、5D、5E、5F、5G和5H是根据另一制造实施例的在一系列制造步骤期间的HFET装置的另一实施例的横截面侧视图；
图6A、6B-1、6C-1、6B-2、6C-2、6D、6E、6F、6G和6H是根据另一制造实施例的在一系列制造步骤期间的HFET装置的另一实施例的横截面侧视图；
图7A、7B、7C、7D、7E、7F、7G和7H是根据另一制造实施例的在一系列制造步骤期间的HFET装置的另一实施例的横截面侧视图；
图8A、8B、8C、8D、8E、8F、8G和8H是根据另一制造实施例的在一系列制造步骤期间的HFET装置的另一实施例的横截面侧视图；并且
图9A、9B、9C、9D、9E、9F、9G、9H和9I是根据另一制造实施例的在一系列制造步骤期间的HFET装置的另一实施例的横截面侧视图。
具体实施方式
本文中所公开的实施例包括场效应晶体管(FET)，特别是包括高电子迁移率晶体管(HEMT)的异质结场效应晶体管(HFET)和金属绝缘体FET(MISFETS)，所述FET具有完全自对准的源极连接的场板(SFP)、栅极连接的场板(GFP)和栅极沟道(GCH)。通过自对准FET的这些特征，可避免原本可能由于误对准而发生的装置间性能变化(例如，电容、增益、截止频率、输出功率和捕获的变化)。
此外，本文中所公开的FET实施例包括具有相对于GFP凹进的部分的SFP，这可引起栅极-漏极电容CGD的有益减小。更具体地，并且根据各种实施例，SFP的凹进部分与GCH“自对准”。此外，在至少一个实施例中，栅极构造允许栅极电阻RG减小而不会引发显著的电容增大。
图1是根据实施例的示例性GaN异质结场效应晶体管(HFET)装置100的横截面侧视图。图1中的上部图像示出GaN HFET装置100的全面视图。另外，为了增强理解，GaN HFET装置100的部分101的放大视图在装置100的全面视图下方示出。部分101对应于稍后结合图3H详细描述的晶体管结构的实施例。如下文将结合图4A-9I所解释，可对在图1的部分101中所描绘的晶体管结构进行各种修改，并且可将那些修改后的实施例并入到装置100的全面视图中(即，图4H、5H、6H、7H、8H、9I中所示的替代实施例可替换图1中的部分101)。也就是说，下文结合图1所论述的各种细节和实施例，且尤其是与半导体衬底110和位于部分101外部的其它特征相关联的细节和实施例，适用于图3A-9I中所描绘的所有实施例。
GaN HFET装置100包括半导体衬底110、一个或多个隔离区120和有源区125。有源区被限定为装置100的位于隔离区120之间的部分。
在有源区125内，HFET装置100包括安置在源极接触件141和源极注入物142上方的源极电极140、安置在漏极接触件146和漏极注入物147上方的漏极电极145、栅极电极160、栅极连接的场板对准结构162、163(“栅极对准结构”)，以及包括凹进SFP区191和SFP对准结构192、193(“场板对准结构”)的源极连接的场板190(SFP)。如下文将详细地描述，SFP区191相对于GFP对准结构162、163和SFP对准结构192、193凹进，同时仍然与栅极沟道161(即，栅极电极160的接触半导体衬底110的上表面112的部分)自对准。根据实施例，通过在装置100中包括SFP对准结构192、193和由具有不同蚀刻特性的多个(例如，2-3个或更多个)不同介电层(在本文中被称为“钝化子层”)形成的表面钝化层130，自对准且凹进的SFP区191成为可能，如稍后将详细描述。当与缺乏此特征的装置相比时，凹进SFP区191可引起栅极-漏极电容CGD减小。降低的栅极漏极电容CGD又可引起装置100的增益增加。
源极电极140、漏极电极145、栅极电极160、GFP对准结构162、163、凹进SFP区191、SFP对准结构192、193和表面钝化层130安置在半导体衬底110的上表面112上方。相反地，源极注入物142和漏极注入物147表示半导体衬底110的已注入有源极掺杂剂和漏极掺杂剂的区。在实施例中，GaN HFET装置100可被配置为晶体管指形件，其中源极电极140、漏极电极145、栅极电极160和场板190可被配置为形成栅极指形件的细长元件。为了构建大功率装置，GaN HFET装置100的多个实例可与全部耦合在一起的漏极电极145、全部耦合在一起的源极电极140和全部耦合在一起的栅极电极160并联实施。
在实施例中，半导体衬底110可包括主衬底102、安置在主衬底102上方的缓冲层104、安置在缓冲层104上方的沟道层106和安置在沟道层106上方的阻挡层108。在一些实施例中，顶盖层109安置在沟道层106上方，并且顶盖层109限定衬底110的上表面112。在其它实施例中，可以不包括顶盖层109，并且阻挡层108可以限定衬底110的上表面112。在图式中，遮蔽顶盖层109以增强与所描述的表面钝化层130的区别。
在实施例中，主衬底102可包括碳化硅(SiC)。在其它实施例中，主衬底102可包括其它材料，例如蓝宝石、硅(Si)、GaN、氮化铝(AlN)、金刚石、多晶SiC、绝缘体上硅、砷化镓(GaAs)、磷化铟(InP)，以及其它大体上绝缘的材料或高电阻率材料。成核层(未示出)可在缓冲层104与主衬底102之间形成于主衬底102的上表面103上。在实施例中，成核层可包括AlN。缓冲层104可包括多个III族N半导体层且由主衬底102支撑。缓冲层104的半导体层中的每一个可包括外延地生长的III族氮化物外延层。例如，构成缓冲层104的III族氮化物外延层可以是氮(N)面或镓(Ga)面材料。在其它实施例中，缓冲层104的半导体层可以不是外延地生长。在又其它实施例中，缓冲层104的半导体层可包括Si、GaAs、InP或其它合适的材料。
在实施例中，缓冲层104可外延地生长于主衬底102上方。缓冲层104可包括具有由铝摩尔分数为X的AlXGa1-XN表示的组合物的至少一个AlGaN混合晶体层，X可取0与1之间的值。包括其所有构成层在内的缓冲层104的总厚度可在约200埃与约100,000埃之间，但也可使用其它厚度。极限X值为0得到纯GaN，而值为1会得到纯氮化铝(AlN)。实施例可包括安置在主衬底102上方的缓冲层104和成核层(未示出)。缓冲层104可包括额外AlXGa1-XN层。额外AlXGa1-XN层的厚度可在约200埃与约50,000埃之间，但也可使用其它厚度。在实施例中，额外AlXGa1-XN层可被配置为GaN(X＝0)，其中AlXGa1-XN并非被有意地掺杂(NID)。额外AlXGa1-XN层还可被配置为一个或多个GaN层，其中所述一个或多个GaN层有意地掺杂有掺杂剂，所述掺杂剂可包括铁(Fe)、铬(Cr)、碳(C)或使缓冲层104呈大体上绝缘或呈高电阻率的其它合适的掺杂剂。掺杂剂浓度可在约1017cm-3与约1019cm-3之间，但也可使用其它更高或更低的浓度。额外AlXGa1-XN层可被配置有X＝0.01到0.10，其中AlXGa1-XN为NID，或可替换的是，其中AlXGa1-XN有意地掺杂有Fe、Cr、C或其它合适的掺杂剂物质。在其它实施例(未示出)中，额外层可被配置为超晶格，其中额外层包括一系列交替的NID层或掺杂AlXGa1-XN层，其中X值取0与1之间的值。在又其它实施例中，缓冲层104还可包括具有表示为InYGa1-YN的组合物的一个或多个氮化铟镓(InGaN)层，其中铟摩尔分数Y可取0与1之间的值。InGaN层的厚度可在约50埃与约2,000埃之间，但也可使用其它厚度。
在实施例中，沟道层106可形成于缓冲层104上方。沟道层106可包括一个或多个III族N半导体层且可由缓冲层104支撑。沟道层106可包括AlXGa1-XN层，其中X取0与1之间的值。在实施例中，沟道层106被配置为GaN(X＝0)，但在不脱离本发明主题的范围的情况下可使用其它X值。沟道层106的厚度可在约50埃与约10,000埃之间，但也可使用其它厚度。沟道层106可为NID，或可替换的是，可包括Si、锗(Ge)、C、Fe、Cr或其它合适的掺杂剂。掺杂剂浓度可在约1015cm-3与约1019cm-3之间，但也可使用其它更高或更低的浓度。在其它实施例中，沟道层106可包括NID或掺杂InYGa1-YN，其中铟摩尔分数Y可取0与1之间的值。
根据实施例，阻挡层108可形成于沟道层106上方。阻挡层108可包括一个或多个III族N半导体层且由沟道层106支撑。在一些实施例中，阻挡层108可具有比沟道层106更大的带隙和更大的自发极化，并且当阻挡层108与沟道层106直接接触时，沟道107以二维电子气(2-DEG)的形式在沟道层106内靠近沟道层106与阻挡层108之间的界面产生。另外，阻挡层108与沟道层106之间的应变可使额外的压电电荷被引入到2-DEG和沟道107中。阻挡层108可包括至少一个NID AlXGa1-XN层，其中X取0与1之间的值。在一些实施例中，X可取0.1到0.35的值，但也可使用其它X值。阻挡层108的厚度可在约50埃与约1000埃之间，但也可使用其它厚度。阻挡层108可为NID，或可替换的是，可包括Si、Ge、C、Fe、Cr或其它合适的掺杂剂。掺杂剂浓度可在约1016cm-3与1019cm-3之间，但也可使用其它更高或更低的浓度。在实施例中，根据实施例，可在沟道层106与阻挡层108之间形成额外AlN层间阻挡层(未示出)。AlN层间阻挡层可增加沟道电荷且改善所得2-DEG的电子约束。在其它实施例中，阻挡层108可包括表示为InYAl1-YN的氮化铟铝(InAlN)层，其中铟摩尔分数Y可取约0.1与约0.2之间的值，但也可使用其它Y值。在InAlN阻挡物的情况下，阻挡层108的厚度可在约30埃与约1000埃之间，但也可使用其它厚度。在使用InAlN形成阻挡层108的情况下，InAlN可为NID，或可替换的是，可包括Si、Ge、C、Fe、Cr或其它合适的掺杂剂。掺杂剂浓度可在约1016cm-3与约1019cm-3之间，但也可使用其它更高或更低的浓度。
在图1中所示的实施例中，顶盖层109可形成于阻挡层108上方。顶盖层109可呈现用于半导体衬底110的稳定表面，并且可保护半导体衬底110的表面不受晶片处理所致的化学和环境暴露的影响。顶盖层109可包括一个或多个III族N半导体层且由阻挡层108支撑。在实施例中，顶盖层109是GaN。顶盖层109的厚度可在约5埃与约100埃之间，但也可使用其它厚度。顶盖层109可为NID，或可替换的是，可包括Si、Ge、C、Fe、Cr或其它合适的掺杂剂。掺杂剂浓度可在约1016cm-3与1019cm-3之间，但也可使用其它更高或更低的浓度。
在不脱离本发明主题的范围的情况下，应了解，形成半导体衬底110的材料选择和层布置是示例性的。应了解，在半导体衬底110中包括主衬底102、缓冲层104、沟道层106、阻挡层108和顶盖层109是示例性的，并且各个层的功能和操作可组合且可取决于任何具体实施例中所使用的材料而变化。例如，在一些实施例中，可省略顶盖层109。在此类实施例中，阻挡层108限定衬底110的上表面112。
在使用N极性材料的其它实施例中，沟道层106可安置在阻挡层108上方以在顶盖层109和栅极电极160正下方产生2-DEG和沟道107。而另外的实施例可包括半导体层，所述半导体层由包括GaAs、氧化镓(Ga2O3)、砷化铝镓(AlGaAs)、砷化铟镓(InGaAs)以及砷化铝铟(AlInAs)的材料形成，以形成半导体衬底110。
根据实施例，一个或多个隔离区120可形成于半导体衬底110中以在主衬底102的上表面103上方且沿着所述上表面103限定有源区125。可经由被配置成损坏外延层和/或其它半导体层以产生半导体衬底110的高电阻率区的注入程序形成隔离区120(即，使半导体衬底110在那些高电阻率区中呈高电阻率或半绝缘)，同时使晶体结构在有源区125中是完整的。在其它实施例中，可通过以下操作形成隔离区120：去除半导体衬底110的外延层和/或其它半导体层中的一个或多个，从而使半导体衬底110的其余层呈半绝缘，以及留下被高电阻率或半绝缘隔离区(未示出)包围的有源区“凸台”。在又其它实施例中，可通过以下操作形成隔离区120：去除半导体衬底110的外延层和/或其它半导体层中的一个或多个，接着使用离子注入来损坏半导体衬底110的其余层且进一步增强所述其余层的半绝缘性质，以及留下被已进行注入的高电阻率或半绝缘隔离区120包围的有源区“凸台”(未示出)。
在实施例中，表面钝化层130形成于有源区125和隔离区120上方。在各种实施例中，表面钝化层130由多个钝化子层形成，所述多个钝化子层中的每一个由不同介电材料形成。钝化子层中的至少一些具有不同的蚀刻特性，如稍后将更详细地描述，这使得能够形成凹进SFP区191。例如，可形成钝化子层的各种材料包括但不限于二氧化硅(SiO2)、氮化硅(Si3N4或其它化学计量)、氮氧化硅(呈各种化学计量的SiON)、氧化铝(Al2O3)、氮化铝(AlN)和二氧化铪(HfO2)，但也可使用其它大体上绝缘材料。
在实施例中，源极电极140和漏极电极145形成于源极注入物142和漏极注入物147上方，所述源极注入物142和所述漏极注入物147在有源区125中形成于半导体衬底110中。在一些实施例中，离子注入可用于形成源极注入物142和漏极注入物147，并且这些注入物142、147在沟道107的相对端与半导体衬底110的上表面112之间延伸。
在各种实施例中，在形成源极电极140和漏极电极145之前，源极接触件141和漏极接触件146在源极注入物142和漏极注入物147上方形成于衬底的上表面112上。举例来说，源极接触件141和漏极接触件146可通过表面钝化层130中的开口形成于上表面112上。在一些实施例中，源极接触件141和漏极接触件146可接触顶盖层109，或可在不包括顶盖层109的情况下接触阻挡层108。在一些实施例中，源极接触件141和漏极接触件146可凹进到半导体衬底110中。
在实施例中，源极接触件141和漏极接触件146由可蚀刻的图案化导电层144形成，所述可蚀刻的图案化导电层144可包括钛(Ti)、钛钨(TiW)、钛铝(TiAl)、氮化钛钨(TiWN)或适合于接结合源极注入物142和漏极注入物147形成欧姆接触件的其它材料的一个或多个层。因此，层144可替代地在本文中被称为欧姆金属层144。结合源极注入物142和漏极注入物147，导电层144与沟道107形成欧姆接触件。GFP对准结构162、163和SFP对准结构192、193可由与源极接触件141和漏极接触件146相同的导电层144形成。在其它实施例中，可使用合适材料的不同导电层形成欧姆漏极接触件141和源极接触件146。
源极电极140和漏极电极145可由多个导电层的堆叠形成，并且导电堆叠的对应于源极电极140和漏极电极145的部分可分别被称为源极金属化物和漏极金属化物。在一些实施例中，用于形成源极电极140和漏极电极145的多层堆叠可包括例如Ti、TiW、TiAl、TiWN、金(Au)、钛铝金(TiAlAu)、Al、钼(Mo)、镍(Ni)、Si、Ge、铂(Pt)、钽(Ta)、这些材料的组合或其它合适的材料的一个或多个层。
根据各种实施例，额外介电层150(例如，图3G的层151、154)安置在表面钝化层130上方。例如，额外介电层150可由一个或多个合适的材料形成，包括二氧化硅(SiO2)、正硅酸乙酯(TEOS)、有机硅酸盐玻璃、多孔二氧化硅、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、氮化铝(AlN)和二氧化铪(HfO2)，但也可使用其它大体上绝缘材料。在实施例中，额外介电层150可由低k介电材料形成。如本文中所使用，术语“低k介电材料”是指介电常数低于约5.0的介电材料。在实施例中，表面钝化层130的介电常数可超过额外介电层150的介电常数。换句话说，表面钝化层130可由高k介电材料形成。如本文中所使用，术语“高k介电材料”是指介电常数高于约5.0的介电材料。在一些实施例中，如上文所提及可使用低k介电材料实现的额外介电层150的较低介电常数可减小栅极电极160与源极金属化物148和场板结构190之间以及漏极电极145与场板190之间的寄生电容。
在实施例中，栅极电极160可在有源区125中在源极电极140与漏极电极145之间形成于半导体衬底110上方。为了形成栅极电极160，可在表面钝化层130中在源极电极140与漏极电极145之间形成开口，以使得栅极电极160能够接触半导体衬底110的上表面112。栅极电极160与衬底110的上表面112之间的接触区域在本文中被称为“栅极沟道”161，并且肖特基栅极形成于栅极沟道161中。在实施例中，栅极电极160的特征可在于栅极电极160接触衬底表面112的栅极长度，并且在各种实施例中，栅极长度可在约0.05微米与约1微米之间。在其它实施例中，栅极长度可在约0.02微米与约5微米之间，但也可使用其它合适的尺寸。
基本上，栅极电极160被配置成在装置100的操作期间控制流过沟道107(即，在源极接触件142与漏极接触件147之间)的电流。更具体地说，施加到栅极电极160的电势的变化可使阻挡层108的准费米能级(Fermi level)相对于沟道层106的准费米能级移位，且由此调节栅极电极160下方的沟道107中的电子浓度。根据实施例，对于低损耗，肖特基栅极电极160，例如Ni、钯(Pd)、Pt、铱(Ir)或铜(Cu)的一种或多种肖特基材料可与金属堆叠中的例如Au、Al、Cu、多晶硅或其它合适材料的一种或多种低应力导电材料组合，以形成栅极电极160。
在不脱离本发明主题的范围的情况下，可实现许多其它实施例。图1的示例性实施例将栅极电极160描绘为安置在半导体衬底110上方。在其它实施例(未示出)中，栅极电极160可凹进穿过顶盖层109且部分地延伸到阻挡层108中，从而增强栅极电极160通过阻挡层108与沟道107的电耦合。在其它实施例(未示出)中，可省略顶盖层109，并且栅极电极160可直接接触阻挡层108。在又其它实施例中，栅极电极160可安置在栅极绝缘体(例如，图4E、5E、8E的栅极绝缘体431)上方，所述栅极绝缘体可形成于栅极电极160与半导体衬底110之间，以形成金属绝缘体半导体场效应晶体管(MISFET)装置。
如先前所论述，导电源极连接的场板190(SFP)邻近于栅极电极160且在栅极电极160与漏极电极145之间形成于额外介电层150上方。如本文中所使用，术语“邻近于”意指在图1和3A-9I中在水平方向上紧邻。在实施例中，SFP 190可包括形成为横向邻近于栅极电极160且与表面钝化层130的一部分接触的凹进SFP区191。另外，场板190包括分别在凹进SFP区191的相对侧上的源极侧SFP对准结构192和漏极侧SFP对准结构193。在装置100的操作期间，场板190可被配置成减小栅极电极160与漏极电极145之间的电场和反馈电容CGD。根据实施例，导电场板通孔194将SFP区191和SFP对准结构192、193电连接到源极金属化物148，所述源极金属化物148在栅极160上方在导电场板通孔194与源极电极140之间延伸。在各种实施例中，场板190可使用一个或多个导电层形成，所述一个或多个导电层还用于形成源极电极140和漏极电极145。例如，场板190可由Ti、Au、Al、Mo、Ni、Si、Ge、Pt、Ta、这些材料的组合或其它合适的材料形成。在其它实施例中，用于形成场板190的一个或多个导电层可包括TiW、TiAl或TiWN。
在各种实施例中，额外介电层和金属层可在GaN HFET装置100上方且邻近于GaNHFET装置100形成。例如，在图1中，额外钝化层170、180可形成于介电层150以及源极电极140和漏极电极145的金属化物上方。又其它额外介电层和金属层可包括额外钝化层和互连金属化物，并且额外有源装置(例如，额外GaN HFET)和额外电路系统也可连同装置100一起形成。
图2是描述用于制造图1的GaN HFET装置的方法的实施例以及用于制造GaN HFET装置(例如，图4A-9I的装置400、500、600、700、800、900)的替代实施例的方法的替代实施例的过程流程图。为了增强理解，图2应结合图3A-9I查看，其中图3A-9I中的每一个描绘对应于GaN HFET装置的不同实施例的制造的过程步骤。此处应注意，图3A-9I仅描绘GaN HFET装置的那些部分101-1、101-2、101-3、101-4、101-5、101-6和101-7(图3A-9I)，其中形成栅极和场板，使得可容易地看到各种制造步骤的重要且放大的细节。应理解，图3A-9I中的GaNHFET装置的所描绘部分101-1、101-2、101-3、101-4、101-5、101-6和101-7基本上可调换图1中所示的装置100中的部分101。因此，尽管图3A-9I仅描绘GaN HFET装置的部分101-1、101-2、101-3、101-4、101-5、101-6和101-7，但那些GaN HFET装置还将包括其它邻近装置结构，例如图1中示出为在部分101的左边和右边的那些装置结构(例如，其它GaN HFET装置将包括主衬底102、源极注入物142和漏极注入物147、源极电极140和漏极电极145、源极接触件141和漏极接触件146、隔离区120等)。
实施例1(图1和3A-H)：
图2将首先用于描述图1中所示的GaN HFET 100的实施例的制造步骤。这些制造步骤在图3A-H中详细示出。更具体地说，图3A-H包括在一系列制造步骤期间的GaN HFET装置100的部分101-1的实施例的横截面侧视图。应注意，部分101-1对应于图1的部分101，其中“-1”指示这是部分101的第一实施例。
首先参考图1和2，在框202中，通过提供半导体衬底110开始GaN HFET装置100的制造，在所述半导体衬底110中已经形成欧姆源极注入物和漏极注入物(例如，源极注入物142和漏极注入物147)。在至少一个实施例中，提供半导体衬底110可包括提供主衬底102且在主衬底102上或上方形成多个半导体层。例如，主衬底102可包括SiC，或可包括其它材料，例如蓝宝石、Si、GaN、AlN、金刚石、多晶SiC、绝缘体上硅、GaAs、InP，或其它大体上绝缘的材料或高电阻率材料。形成半导体层可包括在主衬底102的上表面103上或上方形成成核层(未示出)、在成核层上或上方形成缓冲层104、在缓冲层104上或上方形成沟道层106、在沟道层106上或上方形成阻挡层108，以及任选地在阻挡层108上或上方形成顶盖层109。如先前所论述，缓冲层104、沟道层106、阻挡层108和顶盖层109的实施例可包括选自AlN、GaN、AlGaN、InAlN、InGaN或其它合适材料的材料。半导体层104、106、108和109可使用金属有机化学气相沉积(MOCVD)、分子束外延法(MBE)、氢化物气相外延法(HVPE)或这些技术的组合中的一个来生长，但可替代地使用其它合适的技术。
所述方法的实施例可任选地包括形成掺杂(例如，离子注入)源极区142和漏极区147(图1)。形成源极区142和漏极区147可包括在半导体衬底110上或上方形成牺牲介电层(例如，选自Si3N4、Al2O3、SiO2、AlN和HfO2)。然后，可在牺牲介电层上形成注入掩模，且通过注入掩模中的开口将掺杂剂物质(例如，选自Si、Ge、O或其它合适的n型掺杂剂中的一个或多个)注入到半导体衬底110中，以在半导体衬底内形成源极注入区和漏极注入区。在激活注入区中的掺杂剂物质以完成在半导体衬底110内形成源极区142和漏极区147之前，可去除注入掩模(例如，使用一种或多种常规湿式化学和等离子体灰化技术)。然后，可激活注入区(例如，通过使半导体衬底110退火)以形成源极区142和漏极区147，且去除牺牲介电层(例如，使用湿式或干式蚀刻)。
现参考图2和3A，在框204和制造阶段301(图3A)中，在半导体衬底110的上表面112上形成表面钝化层130。根据实施例，表面钝化层130包括至少两个钝化子层131、133，所述钝化子层131、133可分别被称为下部钝化子层131和上部钝化子层133。在一些实施例中，例如图3A中所示的实施例中，表面钝化层130包括仅两个钝化子层131、133。在替代实施例中，表面钝化层130可包括第三钝化子层(例如，图4A的层132)。根据实施例，表面钝化层130可具有约200埃与约1000埃之间的总厚度(包括所有层131-133的厚度)，但也可使用其它厚度。
下部钝化子层131和上部钝化子层133由实现蚀刻选择性的不同介电材料形成(即，层131和133可使用不同蚀刻化学物质蚀刻)。特别地，如下文所描述，当使用第一蚀刻化学物质蚀刻穿过上部钝化子层133时，下部钝化子层131将充当蚀刻停止层。换句话说，如稍后所描述，用于蚀刻上部钝化子层133的一种或多种蚀刻化学物质在上部钝化子层133和下部钝化子层131的材料之间具有高蚀刻选择性。如本领域的技术人员所理解，蚀刻选择性为材料之间的蚀刻速率的比率。在本发明的情况下，用于蚀刻上部钝化子层133的蚀刻剂的蚀刻选择性可被限定为上部钝化子层133的材料的蚀刻速率(“蚀刻速率133”)与下部钝化子层131的材料的蚀刻速率(“蚀刻速率131”)的比率(即，用于蚀刻上部钝化子层133的蚀刻剂的蚀刻选择性等于蚀刻速率133/蚀刻速率131)。根据各种实施例，层131、133的材料为高k介电材料以针对低等效氧化物厚度提供高介电电压耐受能力。
下部钝化子层131直接形成于半导体衬底110的上表面112上(例如，在包括顶盖层109的情况下，在顶盖层109上，或在不包括顶盖层109的情况下，在阻挡层108上)。根据各种实施例，下部钝化子层131可具有在约100埃至约500埃范围内的厚度，但层131也可更薄或更厚。在一些实施例中，下部钝化子层131的存在于SFP 190的凹进SFP区191与衬底110的上表面112之间的部分具有基本上为下部钝化子层131的整个厚度的厚度。在其它实施例中，可在蚀刻上部钝化子层133的介电材料的过程期间蚀刻掉下部钝化子层131的上表面的相对较小深度(例如，至多20％)，且因此，下部钝化子层131的存在于SFP 190的凹进SFP区191与衬底110的上表面112之间的部分可具有小于下部钝化子层131的整个厚度(例如，至多小20％)的厚度。无论哪种方式，下部钝化子层131的厚度至少部分地决定场板190的凹进SFP区191(图1和3H)下的介电质厚度。
根据实施例，下部钝化子层131由介电材料形成，所述介电材料在暴露于随后将用于蚀刻上部钝化子层133(例如，如稍后结合图3G所描述)的蚀刻化学物质时具有极低或可忽略的蚀刻速率。例如，且根据一些实施例，下部钝化子层131可使用低压化学气相沉积(LPCVD)由氮化硅(Si3N4，包括其富硅或贫硅组合物)形成，但层131可替代地由另一介电材料形成和/或使用不同沉积方法(例如，原子层沉积(ALD)、溅镀、物理气相沉积(PVD)、等离子体增强化学气相沉积(PECVD)、金属有机CVD(MOCVD)、分子束外延法(MBE)、电感耦合等离子体(ICP)沉积、电子回旋共振(ECR)沉积或其它合适的技术)形成。
根据实施例，上部钝化子层133直接形成于下部钝化子层131上。根据各种实施例，上部钝化子层133可具有在约100埃至约1000埃范围内的厚度，但层133也可更薄或更厚。
根据实施例，且如上文所指示，上部钝化子层133由与下部钝化子层131相比在暴露于随后将用于蚀刻上部钝化子层133(例如，如稍后结合框218和图3G所描述)的蚀刻化学物质时具有极高蚀刻速率的介电材料形成。例如，且根据一些实施例，上部钝化子层133可使用溅镀、ALD或等离子体增强原子层沉积(PEALD)由氧化铝(Al2O3)或氮化铝(AlN)形成，但层133可替代地由另一介电材料(例如，HfO2)形成和/或使用不同沉积方法(例如，PVD、PECVD、MOCVD、MBE、ICP沉积、ECR沉积或其它合适的技术)形成。
现参考图1、2和3B，在框206和制造阶段302(图3B)中，使用依序选择性蚀刻过程在源极注入物142和漏极注入物147(图1)上方在表面钝化层130中形成用于源极欧姆接触件和漏极欧姆接触件的开口330。例如，为了形成开口330，可在表面钝化层130上方沉积光致抗蚀剂层(未示出)，且可在待形成表面钝化层130中的开口330的位置上方(包括在图1的源极注入物142和漏极注入物147上方)形成光致抗蚀剂开口。然后，可通过抗蚀剂开口依序蚀刻上部钝化子层133和下部钝化子层131。
例如，可使用多种干式和/或湿式蚀刻技术来穿过上部钝化子层133和下部钝化子层131蚀刻开口330。例如，根据各种实施例，可使用反应性离子蚀刻(RIE)、电感耦合等离子体(ICP)蚀刻、电子回旋共振(ECR)蚀刻和湿式化学蚀刻形成开口330。
在各种实施例中，用于蚀刻上部钝化子层133(例如，Al2O3或AlN)的蚀刻剂可选择性地蚀刻穿过上部钝化子层133，且接着在下部钝化子层131上停止。在各种实施例中，蚀刻上部钝化子层133可包括湿式和/或干式蚀刻技术。用于蚀刻穿过上部钝化子层133的合适的湿式蚀刻化学物质可包括例如但不限于食人鱼蚀刻(piranha etch)(即，硫酸和过氧化氢的溶液)、氢氧化钾(KOH)、氢氧化铵(NH4OH+)或另一合适的湿式蚀刻化学物质。在其它实施例中，上部钝化子层133的干式蚀刻可包括使用合适的技术(例如RIE、ICP或ECR)结合例如Cl2、四氯甲烷(CCl4)、三氯化硼(BCl3)等基于氯的化学物质或其它合适的干式蚀刻化学物质进行干式蚀刻。在要求极精确蚀刻的一些实施例中，可使用例如五氟化铌(NbF5)和四氯化碳(CCl4)或乙酰丙酮锡Sn(acac)2和HF吡啶)来采用热或等离子体原子层蚀刻(ALE)。
在用于上部钝化子层133的蚀刻过程已完成之后，蚀刻下部钝化子层131。可使用与用于蚀刻上部钝化子层133的蚀刻过程和/或蚀刻化学物质不同的蚀刻过程和/或蚀刻化学物质来蚀刻下部钝化子层131。在各种实施例中，用于蚀刻下部钝化子层131的蚀刻剂(例如，Si3N4或其它化学计量)可选择性地蚀刻穿过下部钝化子层131，且接着在半导体衬底110的上表面112上停止。在各种实施例中，蚀刻下部钝化子层131可包括湿式和/或干式蚀刻技术。用于蚀刻穿过下部钝化子层131的合适的湿式蚀刻化学物质可包括例如但不限于氢氟酸(HF)、缓冲HF或其它合适的湿式蚀刻剂。根据实施例，合适的干式蚀刻技术可使用例如但不限于六氟化硫(SF6)、四氟化碳(CF4)或其它合适的化学物质中的一种或多种。
在一些实施例中，例如上文所描述的那些实施例中，子层133、131的蚀刻可在两个或更多个步骤中执行，例如方式为首先蚀刻上部钝化子层133且在下部钝化子层131上停止，随后切换化学物质以蚀刻下部钝化子层131且在半导体衬底110的上表面112上停止。在其它实施例中，合适的蚀刻化学物质(例如，SF6)可蚀刻上部钝化子层133和下部钝化子层131两者，且在半导体衬底110的表面112上停止。
一旦形成，表面钝化层130中的开口330可跨越上表面112从源极电极140和漏极电极145(图1)延伸到装置100的最终将形成栅极160和场板190的部分101-1中。因此，如图3B中所示，半导体衬底110的上表面112的部分113、114通过图案化表面钝化层130的任一侧上的开口330暴露。
此外，在框206中，在表面钝化层130、衬底110的上表面112的暴露于源极注入物142和漏极注入物147(图1)上方的部分以及衬底110的上表面112的在源极注入物142和漏极注入物147与表面钝化层130之间延伸的额外暴露部分113、114上或上方形成导电层144。
根据各种实施例，导电层144由一种或多种可蚀刻金属材料形成，所述可蚀刻金属材料适合于结合源极注入物142和漏极注入物147(图1)形成欧姆接触件。例如，在一些实施例中，导电层144可包括选自钛(Ti)、钛铝(TiAl)、钛钨(TiW)、氮化钛钨(TiWN)或其它合适的材料的一个或多个材料层或其层堆叠。在一些实施例中，如果在后续步骤(例如，如稍后将结合框212、218和图3E、3G描述)期间需要蚀刻选择性，则可在导电层144的顶部上沉积薄金层(未示出)以充当蚀刻停止层。在沉积导电层144后或在稍后时间，可使用退火过程(例如，快速热退火)来合金化层144的欧姆接触金属。当导电层144的构成层已沉积且退火时，导电层144与源极区142和漏极区147(图1)形成欧姆接触件。
根据各种实施例，导电层144直接形成于上部钝化子层133上。在各种实施例中，导电层144可通过蒸发、溅镀、PVD或其它合适的沉积技术来沉积。例如，导电层144可具有在约10纳米(nm)至约1微米范围内的厚度，但层144也可更薄或更厚。
在框208和制造阶段303(图3C)中，使用选择性蚀刻过程来图案化并蚀刻导电层144以形成GFP对准结构162、163和SFP对准结构192、193。更具体地说，将光致抗蚀剂层366施加在导电层144上方，且使用第一掩模来图案化光致抗蚀剂层366以通过光致抗蚀剂层366中的开口(未编号)暴露导电层144的部分。然后，通过光致抗蚀剂开口蚀刻导电层144以去除暴露部分一直到表面钝化层130的上表面(即，层133的表面)。例如，在实施例中，使用Cl2+CF4、BCl3+CF4、SF6+O2或CF4+O2等离子体的等离子体蚀刻可用于蚀刻导电层144，同时在表面钝化层130上停止。根据实施例，导电层144与底层上部钝化子层133之间的蚀刻选择性>50:2(例如，当导电层144包括TiW且上部钝化子层133包括Al2O3时)。
选择性蚀刻过程使得形成导电的GFP对准结构162、163和SFP对准结构192、193。另外，如在图1中清楚地看到，选择性蚀刻过程还使得形成从表面钝化层130的第一端延伸以上覆于源极注入物142(图1)的第一导电延伸部340，以及从表面钝化层130的第二端延伸以上覆于漏极注入物147(图1)的第二导电延伸部345。延伸部340和345的上覆于源极注入物142和漏极注入物147的部分分别对应于源极接触件141和漏极接触件146(图1)。如图3C中所示，第一导电延伸部340和第二导电延伸部345可形成为分别重叠在表面钝化层130的源极侧端和漏极侧端上方。
一旦选择性蚀刻过程已完成，就去除光致抗蚀剂366。在实施例中，光致抗蚀剂层366可被配置为剥离轮廓，其中光致抗蚀剂层366的开口具有逆行轮廓，从而允许未沉积到抗蚀剂开口中的金属在溶解于溶剂中时“剥离”。
如下文将更详细地论述，因为单个掩模(即，上文提及的“第一掩模”)用于限定GFP对准结构162、163和SFP对准结构192、193，所以这些结构162、163、192、193确保栅极沟道161(图1和图3G)和稍后形成的凹进SFP区191(图1和图3H)彼此“自对准”，尽管在此制造阶段303中用于限定GFP对准结构162、163和SFP对准结构192、193的位置的第一掩模与分别在制造阶段305(图3E)和307(图3G)中用于限定用于栅极结构161和源极场板190的开口的随后利用的掩模之间存在微小的未对准。
在框210和制造阶段304(图3D)中，在源极接触延伸部340和漏极接触延伸部345、GFP对准结构162、163和SFP对准结构192、193以及表面钝化层130的暴露部分(即，层133的暴露部分)上方沉积第一介电层151(例如，ILD0)。根据实施例，用于第一介电层151的介电材料不同于用于上部钝化子层133的材料。优选地，用于第一介电层151的介电材料为低k介电材料，所述低k介电材料可选自正硅酸乙酯(TEOS)、SiO2、有机硅酸盐玻璃、多孔SiO2、SiON和其它合适的材料。在上部钝化子层133不由Al2O3或AlN形成的实施例中，第一介电层151可由Al2O3或AlN形成。可使用LPCVD、ALD、溅镀、PVD、PECVD、MOCVD、MBE、ICP沉积、ECR沉积或其它合适的技术中的一种或多种来形成第一介电层151。在各种实施例中，第一介电层151可具有在约0.1微米至约0.5微米范围内的厚度，但层151也可更薄或更厚。
在框212和制造阶段305(图3E)中，使用选择性蚀刻过程来图案化并蚀刻穿过第一介电层151和表面钝化层130的所有钝化子层131、133的栅极开口，同时在半导体衬底110的顶表面112上停止。更具体地说，将光致抗蚀剂层367施加在第一介电层151上方，且处理并图案化光致抗蚀剂层367以形成开口360，所述开口360具有与GFP对准结构162对准的第一侧361和与GFP对准结构163对准的第二侧362。第一侧361具有可沿着GFP对准结构162的顶表面在任何位置终止的底部边缘364，并且第二侧362具有可沿着GFP对准结构163的顶表面在任何位置终止的底部边缘365。因此，用于图案化光致抗蚀剂层367的掩模可与在制造阶段303(图3C)中用于图案化光致抗蚀剂层366的掩模略微未对准，而不影响稍后形成的栅极沟道161(图3F)的最终位置。换句话说，在图3E的视角中，开口360的边缘364、365可跨越GFP对准结构162、163的顶表面向左或向右移位，而不影响稍后形成的栅极沟道161的位置。只要边缘364、365落在GFP对准结构162、163的顶表面上，栅极沟道161将恰当地对准。
然后，通过开口360依序蚀刻第一介电层151和表面钝化层130的所有钝化子层133、131的通过开口360依序暴露的部分，以去除层151、133、131的暴露部分。蚀刻过程继续，直到去除表面钝化层130的暴露于GFP对准结构162与GFP对准结构163之间的部分。根据实施例，蚀刻过程继续，直到到达衬底110的在GFP对准结构162、163之间的部分上表面112(例如，顶盖层109的表面)。此时，半导体衬底110的上表面112、GFP对准结构162、163的侧壁以及蚀刻穿过的下部钝化子层131和上部钝化子层133的侧壁165、167暴露于开口360中。
可依序使用多种干式和/或湿式蚀刻技术来穿过第一介电层151以及上部钝化子层133和下部钝化子层131蚀刻开口。在一些实施例中，且尤其对于较厚层，例如层151和154，干式蚀刻可优选于湿式蚀刻，因为干式蚀刻实现各向异性蚀刻。例如，根据各种实施例，可使用反应性离子蚀刻(RIE)、电感耦合等离子体(ICP)蚀刻、电子回旋共振(ECR)蚀刻和湿式化学蚀刻来蚀刻层151、133、131。根据实施例，用于蚀刻层151的合适的干式蚀刻技术可使用例如但不限于六氟化硫(SF6)、四氟化碳(CF4)、SF6与C4F8的组合、六氟化二碳(C2F6)和H2、其组合或其它合适的化学物质中的一种或多种。
在各种实施例中，用于蚀刻上部钝化子层133(例如，Al2O3或AlN)的蚀刻剂可选择性地蚀刻穿过上部钝化子层133，且接着在下部钝化子层131上停止。上文结合制造阶段302(图3B)描述用于蚀刻穿过上部钝化子层133的合适的湿式蚀刻化学物质和干式蚀刻技术，并且那些化学物质和技术也适用于此蚀刻过程。
可在用于上部钝化子层133的蚀刻过程已完成之后蚀刻下部钝化子层131。可使用与用于蚀刻上部钝化子层133的蚀刻过程和/或蚀刻化学物质不同的蚀刻过程和/或蚀刻化学物质来蚀刻下部钝化子层131。上文结合制造阶段302(图3B)描述用于蚀刻穿过下部钝化子层131的合适的湿式蚀刻化学物质和干式蚀刻技术，并且那些化学物质和技术也适用于此蚀刻过程。
在一些实施例中，例如上文所描述的那些实施例中，层151、133、131的蚀刻可在多个步骤中执行，例如方式为首先蚀刻第一介电层151且在上部钝化子层133上停止，随后切换化学物质以蚀刻上部钝化子层133且在下部钝化子层131上停止，随后再次切换化学物质以蚀刻下部钝化子层131且在半导体衬底110的上表面112上停止。在其它实施例中，合适的蚀刻化学物质(例如，SF6)可蚀刻层151、133、131中的多个且在半导体衬底110的表面112上停止。
在框214和制造阶段306(图3F)中，通过使用例如金属蒸发过程将一个或多个栅极金属层沉积到开口360中来形成栅极电极160(或栅极金属堆叠)。在沉积过程期间，图案化光致抗蚀剂层367(图3E)可用作掩模以防止栅极金属在剥离过程中沉积在其它区中。
例如，根据各种实施例，沉积栅极金属以形成栅极电极160可包括沉积包括一个或多个金属层和/或其它合适的材料的多层堆叠。在一些实施例中，多层堆叠内用于形成栅极电极160的第一层可包括提供良好肖特基阻挡物的金属(例如，镍(Ni)或另一合适的金属)，接着是扩散阻挡层(例如，铂(Pt)或另一合适的金属)。栅极电极160的其余部分可由金(Au)、铜(Cu)或其它合适的金属形成。第一栅极金属层可接触半导体衬底110的顶表面112的位于GFP对准结构162、163之间的部分。另外，栅极金属层可接触下部钝化子层131和上部钝化子层133的暴露侧壁165、167(图3E)、GFP对准结构162、163的暴露侧壁和顶表面以及第一介电层151中的开口的侧壁。此时可注意到，上部钝化子层133和下部钝化子层131存在于栅极电极160的源极侧和漏极侧两者上。第一栅极金属层限定栅极沟道161(即，栅极电极160与衬底110之间的相交部)。在形成栅极电极160之后，去除光致抗蚀剂层367。
在框216和制造阶段307(图3G)中，在第一介电层151和栅极电极160上方沉积第二介电层154(例如，ILD1)。第一介电层151和第二介电层154一起包括图1的“额外”介电层150。在各种实施例中，用于第二介电层154的介电材料可与用于第一介电层151的介电材料相同或不同。优选地，用于第二介电层154的介电材料为低k介电材料，所述低k介电材料可选自TEOS、SiO2、有机硅酸盐玻璃、多孔SiO2、Si3N4、SiON、HfO2、Al2O3或AlN和其它合适的材料。可使用LPCVD、ALD、溅镀、PVD、PECVD、MOCVD、MBE、ICP沉积、ECR沉积或其它合适的技术中的一种或多种来形成第二介电层154。在各种实施例中，第二介电层154可具有在约0.2微米至约2.0微米范围内的厚度，但层154也可更薄或更厚。
另外，在框218中，使用选择性蚀刻过程来图案化并蚀刻穿过第一介电层151和第二介电层154以及表面钝化层130的上部钝化子层133的场板开口，同时使下部钝化子层131基本上完整(即，蚀刻过程在层131上停止)。同时，蚀刻穿过第一介电层151和第二介电层154的上覆于源极欧姆接触件141和漏极欧姆接触件146(图1)的部分的开口，以有助于在对应于框220的以下制造阶段(图3H的阶段308)中形成用于源极电极140和漏极电极145(图1)的导电通孔。
更具体地说，将光致抗蚀剂层368施加在第二介电层154上方，且处理并图案化光致抗蚀剂层368以形成开口396，所述开口396具有与SFP对准结构192对准的第一侧391和与SFP对准结构193对准的第二侧392。第一侧391具有可沿着SFP对准结构192的顶表面在任何位置终止的底部边缘397，并且第二侧392具有可沿着SFP对准结构193的顶表面在任何位置终止的底部边缘398。因此，用于图案化光致抗蚀剂层368的掩模可与在制造阶段303(图3C)中用于图案化光致抗蚀剂层366的掩模略微未对准，而不影响源极场板190的稍后形成的凹进SFP区191(图3H)的最终位置。换句话说，在图3G的视角中，开口396的边缘397、398可跨越SFP对准结构192、193的顶表面向左或向右移位，而不影响源极场板190的稍后形成的凹进SFP区191的位置。只要边缘397、398落在SFP对准结构192、193的顶表面上，凹进SFP区191将恰当地对准。
通过开口390依序蚀刻第二介电层154和第一介电层151以及上部钝化子层133的通过开口390依序暴露的部分，以去除层154、151、133的暴露部分。蚀刻过程继续，直到去除上部钝化子层133的暴露于SFP对准结构192与SFP对准结构193之间的部分。根据实施例，蚀刻过程继续，直到到达下部钝化子层131的上表面的在SFP对准结构192、193之间的部分395(即，蚀刻过程在下部钝化子层131上停止)。此时，上部钝化子层133的侧壁196暴露于开口396中。
此过程在SFP对准结构192、193上方和之间产生未填充场板通孔396，其中下部钝化子层131的部分395限定通孔396的底部范围。从未填充场板通孔396的底部开始，通孔侧壁包括蚀刻穿过的上部钝化子层133的暴露侧壁196、SFP对准结构192、193的暴露侧壁、SFP对准结构的上表面的暴露部分以及第一介电层151和第二介电层154的暴露侧壁。此时可注意到，下部钝化子层131的暴露表面的部分395限定未填充场板通孔396的“凹进”部分(即，表面395相对于表面钝化层130的上表面或上部钝化子层133的上表面凹进)。
可依序使用多种干式和/或湿式蚀刻技术来穿过第二介电层154和第一介电层151以及上部钝化子层133蚀刻开口。例如，根据各种实施例，可使用RIE、ICP蚀刻、ECR蚀刻和湿式化学蚀刻来蚀刻层154、151、133。上文结合制造阶段302(图3B)和305(图3E)描述用于蚀刻穿过层154、151、133的合适的湿式蚀刻化学物质和干式蚀刻技术，并且那些化学物质和技术也适用于此蚀刻过程。
在一些实施例中，层154、151、133的蚀刻可在多个步骤中执行，例如方式为首先蚀刻第二介电层154和第一介电层151且在上部钝化层133上停止(或最低限度地蚀刻上部钝化层133)，随后切换化学物质以蚀刻上部钝化层133且在下部钝化层131上停止。在其它实施例中，合适的蚀刻化学物质可蚀刻所有层154、151、133。无论哪种方式，因为蚀刻选择性不是完美的，所以可能在下部钝化层131中发生少量凹进(即，可能蚀刻下部钝化层131的少量上部部分)。
在框220和制造阶段308(图3H)中，去除光致抗蚀剂368(图3G)且沉积源极金属化物148和漏极金属化物149，从而产生凹进SFP区191和导电场板通孔194，所述导电场板通孔194与额外的上覆源极金属化物148连接。此外，沉积源极金属化物148，使得该源极金属化物148在第二介电层154上方从导电场板通孔194延伸到源极接触件141。这完成了形成包括凹进SFP区191和SFP对准结构192、193的源极连接的场板190。
例如，根据各种实施例，沉积源极金属化物148和漏极金属化物149可包括沉积包括一个或多个金属层和/或其它合适的材料的多层堆叠。在一些实施例中，多层堆叠内用于形成源极金属化物148和漏极金属化物149(且因此形成源极场板190)的第一层可包括粘合层(例如，TiW或另一合适的材料)，并且额外层可包括金(Au)和其它合适的金属。源极金属化物148的第一层接触下部钝化子层131的在SFP对准结构192、193之间的上表面(例如，钝化子层133的顶表面)的位于SFP对准结构192、193之间的部分395(图3G)。另外，源极金属化物148接触上部钝化子层133的暴露侧壁196(图3G)、SFP对准结构192、193的暴露侧壁和顶表面以及第一介电层151和第二介电层154中的开口396的侧壁。源极金属化物148的安置在下部钝化子层131的部分395(图3G)上的部分限定凹进SFP区191。在实施例中，用于沉积源极金属化物148和漏极金属化物149的光致抗蚀剂层(未示出)可被配置为剥离轮廓，其中光致抗蚀剂层的开口具有逆行轮廓，从而允许未沉积到抗蚀剂开口中的金属在溶解于溶剂中时“剥离”。
此时，在框222中，可通过沉积最终钝化层170和180(图1)来完成装置100。例如，钝化层170可由Si3N4或另一合适的材料形成，并且钝化层180可由聚苯并噁唑(PBO)或另一合适的材料形成。可使用LPCVD、ALD、溅镀、PVD、PECVD、MOCVD、MBE、ICP沉积、ECR沉积或其它合适的技术中的一种或多种来形成钝化层170、180。
实施例2(图4A-H)：
图2将再次用于描述图1中的GaN HFET 100的替代实施例的制造步骤。这些制造步骤在图4A-H中详细示出。更具体地说，图4A-H包括在一系列制造步骤期间的GaN HFET装置100的部分101-2的实施例的横截面侧视图。应注意，部分101-2对应于图1的部分101，其中“-2”指示这是部分101的第二实施例。部分101-1与部分101-2之间的最显著差异在于，对于部分101-2，表面钝化层430包括三个钝化子层131-133(而非两个)，且在形成GFP对准结构162、163和SFP对准结构192、193之前，在导电层144上方沉积蚀刻停止层444。下文将更详细地论述这些差异。
首先参考图1和2，在框202中，通过提供半导体衬底110开始GaN HFET装置100的此替代实施例的制造，在所述半导体衬底110中已经形成欧姆源极注入物和漏极注入物(例如，源极注入物142和漏极注入物147)。上文结合形成部分101-1和实施例1的描述详细论述与提供半导体衬底110以及形成欧姆源极注入物和漏极注入物相关联的细节。为了简明起见，此处不再重复那些细节，但替代地，那些细节意图在此处并入到形成部分101-2和此实施例2的描述中。简单来说，提供半导体衬底110包括提供主衬底102，且在主衬底102的上表面103上或上方形成各种半导体层(例如，成核层(未示出)、缓冲层104、沟道层106、阻挡层108和任选的顶盖层109)。所述方法的实施例可任选地包括形成掺杂(例如，离子注入)源极区142和漏极区147(图1)，也如上文结合框202和实施例1所论述。
现参考图2和4A，在框204和制造阶段401(图4A)中，在半导体衬底110的上表面112上形成表面钝化层430。根据实施例，表面钝化层430包括至少三个钝化子层131、132、133，所述钝化子层131、132、133可分别被称为下部钝化子层131、中间钝化子层132和上部钝化子层133。在一些实施例中，例如图4A中所示的实施例中，表面钝化层430包括三个钝化子层131、132、133。在替代实施例中，表面钝化层430可包括仅两个钝化子层131、133(例如，可不包括中间钝化层132)。根据实施例，表面钝化层430可具有约200埃与约1000埃之间的总厚度(包括所有三个层131、132、133的厚度)，但也可使用其它厚度。
下部钝化子层131、中间钝化子层132和上部钝化子层133由实现蚀刻选择性的不同材料形成(即，层131-133可使用不同蚀刻化学物质蚀刻)。特别地，如下文所描述，当蚀刻穿过上部钝化子层133时，中间钝化子层132将充当蚀刻停止层，并且当蚀刻穿过中间钝化子层132时，下部钝化子层131将充当蚀刻停止层。根据各种实施例，层131-133的材料为高k介电材料以针对低等效氧化物厚度提供高介电电压耐受能力。
下部钝化子层131直接形成于半导体衬底110的上表面112上(例如，在包括顶盖层109的情况下，在顶盖层109上，或在不包括顶盖层109的情况下，在阻挡层108上)。根据各种实施例，下部钝化子层131可具有在约100埃至约500埃范围内的厚度，但层131也可更薄或更厚。在一些实施例中，下部钝化子层131的存在于SFP 190的凹进SFP区191与衬底110的上表面112之间的部分具有基本上为下部钝化子层131的整个厚度的厚度。在其它实施例中，可在蚀刻中间钝化子层132的介电材料的过程期间蚀刻掉下部钝化子层131的上表面的相对较小深度(例如，至多20％)，且因此，下部钝化子层131的存在于SFP 190的凹进SFP区191与衬底110的上表面112之间的部分可具有小于下部钝化子层131的整个厚度(例如，至多小20％)的厚度。无论哪种方式，下部钝化子层131的厚度至少部分地决定场板190的凹进SFP区191(图1和4H)下的介电质厚度。
根据实施例，下部钝化子层131由介电材料形成，所述介电材料在暴露于随后将用于蚀刻中间钝化子层132(例如，如稍后结合图4G所描述)的蚀刻化学物质时具有极低或可忽略的蚀刻速率。例如，且根据一些实施例，下部钝化子层131可由氮化硅(Si3N4，包括其富硅或贫硅组合物)形成。可使用结合形成图3A-H中的下部钝化介电层131描述的沉积技术形成下部钝化子层131，且在此处并入此描述。
根据实施例，中间钝化子层132可直接形成于下部钝化子层132上。中间钝化子层132可相对较薄，具有在约10埃至约200埃范围内的厚度，但层132也可更薄或更厚。根据实施例，中间钝化子层132由介电材料形成，所述介电材料在暴露于随后将用于蚀刻上部钝化子层133(例如，如稍后结合图4G所描述)的蚀刻化学物质时具有极低或可忽略的蚀刻速率。例如，且根据一些实施例，中间钝化子层132可由二氧化硅(SiO2)形成。中间钝化子层131可使用LPCVD形成，但层132可替代地由另一介电材料形成和/或使用不同沉积方法(例如，ALD、溅镀、PVD、PECVD、MOCVD、MBE、ICP沉积、ECR沉积或其它合适的技术)形成。
根据实施例，上部钝化子层133直接形成于中间钝化子层132上。根据各种实施例，上部钝化子层133可具有在约100埃至约1000埃范围内的厚度，但层133也可更薄或更厚。根据实施例，且如上文所指示，上部钝化子层133由与中间钝化子层132相比在暴露于随后将用于蚀刻上部钝化子层133(例如，如稍后结合框218和图4G所描述)的蚀刻化学物质时具有极高蚀刻速率的介电材料形成。例如，且根据一些实施例，上部钝化子层133可使用ALD、PEALD或溅镀由氧化铝(Al2O3)或硝酸铝(AlN)形成，但层133可替代地由另一介电材料(例如，HfO2)形成和/或使用不同沉积方法(例如，PVD、PECVD、MOCVD、MBE、ICP沉积、ECR沉积或其它合适的技术)形成。
现参考图1、2和4B，在框206和制造阶段402(图4B)中，在源极注入物142和漏极注入物147(图1)上方在表面钝化层430中形成用于源极欧姆接触件和漏极欧姆接触件的开口330。在各种实施例中，可使用多种干式和/或湿式蚀刻技术来穿过上部钝化子层133、中间钝化子层132和下部钝化子层131蚀刻开口330。例如，根据各种实施例，可使用RIE、ICP蚀刻、ECR蚀刻和湿式化学蚀刻形成开口330。
在各种实施例中，用于蚀刻上部钝化子层133(例如，Al2O3或AlN)的蚀刻剂可选择性地蚀刻穿过上部钝化子层133，且接着在中间钝化子层132上停止。在各种实施例中，蚀刻上部钝化子层133可包括湿式和/或干式蚀刻技术。用于蚀刻穿过上部钝化子层133的合适的湿式蚀刻化学物质可包括例如但不限于食人鱼蚀刻、KOH或另一合适的湿式蚀刻化学物质。在其它实施例中，上部钝化子层133的干式蚀刻可包括使用合适的技术(例如，RIE、ICP或ECR)结合例如Cl2、CCl4、BCl3等基于氯的化学物质或其它合适的干式蚀刻化学物质进行干式蚀刻。
在用于上部钝化子层133的蚀刻过程已完成之后，蚀刻中间钝化子层132。可使用与用于蚀刻上部钝化子层133的蚀刻过程和/或蚀刻化学物质不同的蚀刻过程和/或蚀刻化学物质来蚀刻中间钝化子层132。在各种实施例中，用于蚀刻中间钝化子层132(例如，SiO2)的蚀刻剂可选择性地蚀刻穿过中间钝化子层132，且接着在下部钝化子层131上停止。在各种实施例中，蚀刻中间钝化子层132可包括湿式和/或干式蚀刻技术。用于蚀刻穿过中间钝化子层132的合适的湿式蚀刻化学物质可包括例如但不限于HF、缓冲HF、缓冲氧化蚀刻(BOE)或其它合适的湿式蚀刻剂。根据实施例，合适的干式蚀刻技术可使用例如但不限于BCl3、SF6、六氟化二碳(C2F6)、CF4、三氟甲烷(CHF3)或其它合适的化学物质中的一种或多种。
在用于中间钝化子层132的蚀刻过程已完成之后，蚀刻下部钝化子层131。可使用与用于蚀刻中间钝化子层132的蚀刻过程和/或蚀刻化学物质不同的蚀刻过程和/或蚀刻化学物质来蚀刻下部钝化子层131。在各种实施例中，用于蚀刻下部钝化子层131的蚀刻剂(例如，Si3N4或其它化学计量)可选择性地蚀刻穿过下部钝化子层131，且接着在半导体衬底110的上表面112上停止。在各种实施例中，蚀刻下部钝化子层131可包括湿式和/或干式蚀刻技术。用于蚀刻穿过下部钝化子层131的合适的湿式蚀刻化学物质可包括例如但不限于HF、缓冲HF或其它合适的湿式蚀刻剂。根据实施例，合适的干式蚀刻技术可使用例如但不限于SF6、CF4或其它合适的化学物质中的一种或多种。
在一些实施例中，例如上文所描述的那些实施例中，层133、132、131的蚀刻可在多个步骤中执行，例如方式为首先蚀刻上部钝化子层133且在中间钝化子层132上停止，随后切换化学物质以蚀刻中间钝化子层132且在下部钝化子层131上停止，并且随后再次切换化学物质以蚀刻下部钝化子层131且在半导体衬底110的上表面112上停止。在其它实施例中，合适的蚀刻化学物质(例如，SF6)可蚀刻上部钝化子层133、中间钝化子层132和下部钝化子层131三者，且在半导体衬底110的表面112上停止。
一旦形成，表面钝化层430中的开口330可跨越上表面112从稍后形成的源极电极140和漏极电极145(图1)的最终位置延伸到装置100的最终将形成栅极160和场板190的部分101中。因此，如图4B中所示，半导体衬底110的上表面112的部分113、114通过图案化表面钝化层430的任一侧上的开口330暴露。
此外，在框206中，在表面钝化层430、衬底110的上表面112的暴露于源极注入物142和漏极注入物147(图1)上方的部分以及衬底110的上表面112的在源极注入物142和漏极注入物147与表面钝化层430之间延伸的额外暴露部分113、114上或上方形成导电层144。上文结合图3B描述导电层144的合适的材料(例如，Ti、TiAl、TiW等)和其它特性以及用于沉积并退火导电层144的方法，且在此处并入那些细节。
根据实施例，一个或多个蚀刻停止层444沉积在导电层144上。根据实施例，蚀刻停止层444包括沉积在导电层144上的二氧化硅(SiO2)层和沉积在二氧化硅蚀刻停止层上的氧化铝(Al2O3)层。可使用LPCVD、ALD、溅镀、PVD、PECVD、MOCVD、MBE、ICP沉积、ECR沉积或其它合适的技术来沉积蚀刻停止层444。根据实施例，蚀刻停止层444中的每一个可具有在约100埃至约300埃范围内的厚度，但所述层也可更薄或更厚。
在框208和制造阶段403(图4C)中，使用选择性蚀刻过程来图案化并蚀刻蚀刻停止层444和导电层144以形成GFP对准结构162、163和SFP对准结构192、193。更具体地说，将光致抗蚀剂层366施加在蚀刻停止层444上方，且使用掩模来图案化光致抗蚀剂层366以通过光致抗蚀剂层366中的开口(未编号)暴露蚀刻停止层444的部分。然后，通过光致抗蚀剂开口依序蚀刻蚀刻停止层444和导电层144以去除暴露部分一直到表面钝化层430的上表面(即，层133的表面)。例如，在实施例中，使用八氟环丁烷(C4F8)等离子体的等离子体蚀刻可用于蚀刻蚀刻停止层444的氧化铝部分，并且使用SF6和C4F8等离子体的等离子体蚀刻可用于蚀刻蚀刻停止层444的底层二氧化硅部分。此外，使用Cl2+CF4、BCl3+CF4或CF4+O2或SF6和O2等离子体的等离子体蚀刻可用于蚀刻导电层144，同时在表面钝化层430上停止。
选择性蚀刻过程使得形成导电GFP对准结构162、163和SFP对准结构192、193以及导电延伸部340、345，所述导电延伸部340、345从表面钝化层430延伸以分别上覆于源极漏极注入物142和漏极注入物147(图1)。一旦选择性蚀刻过程已完成，就去除光致抗蚀剂366。
在框210和制造阶段404(图4D)中，在源极接触延伸部340和漏极接触延伸部345、GFP对准结构162、163和SFP对准结构192、193以及表面钝化层430的暴露部分(即，层133的暴露部分)上方沉积第一介电层151(例如，ILD0)。上文结合图3D描述第一介电层151的合适的材料(例如，TEOS、SiO2、有机硅酸盐玻璃、多孔SiO2、Si3N4、SiON、HfO2、Al2O3、AlN等)和其它特性以及用于沉积第一介电层151的方法，且在此处并入那些细节。
在框212和制造阶段405(图4E)中，使用选择性蚀刻过程来图案化并蚀刻栅极开口。根据一些实施例，穿过第一介电层151、蚀刻停止层444和表面钝化层430的所有钝化子层131-133蚀刻栅极开口，同时在半导体衬底110的顶表面112上停止。根据装置为MISFET且如在图4E的左上角的标注101-2'中所示的其它实施例，穿过第一介电层151、蚀刻停止层444以及表面钝化层430的上部钝化子层133和中间钝化子层132蚀刻栅极开口，同时在下部钝化子层131上停止(即，栅极绝缘体431由下部钝化子层131的在蚀刻栅极开口的过程已完成时保留的一部分形成)。在任一实施例中，将光致抗蚀剂层367施加在第一介电层151上方，且处理并图案化光致抗蚀剂层367以形成开口360，所述开口360具有与GFP对准结构162对准的第一侧361和与GFP对准结构163对准的第二侧362。第一侧361具有可沿着GFP对准结构162的顶表面在任何位置终止的底部边缘(未编号)，并且第二侧362具有可沿着GFP对准结构163的顶表面在任何位置终止的底部边缘(未编号)。
然后，通过开口360依序蚀刻第一介电层151、蚀刻停止层444和钝化子层133、132、131的通过开口360依序暴露的部分，以去除层151、444、133、132、131的暴露部分。根据一些实施例，蚀刻过程继续，直到去除表面钝化层430的暴露于GFP对准结构162与GFP对准结构163之间的部分中的一些或全部。根据一些实施例，蚀刻过程继续，直到到达衬底110的上表面112的在GFP对准结构162、163之间的一部分(例如，顶盖层109的表面)。此时，半导体衬底110的上表面112、GFP对准结构162、163的侧壁以及蚀刻穿过的下部钝化子层131、中间钝化子层132和上部钝化子层133的侧壁165、166、167暴露于开口360中。根据其它实施例(例如，当装置为MISFET时)，且如标注101-2'中所示，蚀刻过程继续，直到由下部钝化子层131的一部分形成的栅极绝缘体431暴露于GFP对准结构162、163之间，此时终止蚀刻过程。
可依序使用多种干式和/或湿式蚀刻技术来穿过第一介电层151、蚀刻停止层444以及上部钝化子层133、中间钝化子层132和下部钝化子层131蚀刻开口。可使用结合图3E详细描述的化学物质和技术来蚀刻第一介电层151，且在此处并入那些细节。可使用结合图4C详细描述的化学物质和技术来蚀刻蚀刻停止层444，且在此处并入那些细节。可使用结合图4B详细描述的化学物质和技术来依序蚀刻上部钝化子层133、中间钝化子层132和下部钝化子层131，且在此处并入那些细节。
在一些实施例中，例如上文所描述的那些实施例中，层151、444、133、132、131的蚀刻可在多个步骤中进行，例如方式为首先蚀刻介电层151且在蚀刻停止层444上停止，随后切换化学物质以蚀刻蚀刻停止层444且在上部钝化子层133上停止，随后再次切换化学物质以蚀刻上部钝化子层133且在中间钝化子层132上停止，随后再次切换化学物质以蚀刻中间钝化子层132且在下部钝化子层131上停止，并且随后再次切换化学物质以蚀刻下部钝化子层131且在半导体衬底110的上表面112上停止。在其它实施例中，可使用合适的蚀刻化学物质和技术来蚀刻多个层，而非在层444、133、132、131和半导体衬底110的表面112中的每一个上停止。
在框214和制造阶段406(图4F)中，通过将一个或多个栅极金属层沉积到开口360中而形成栅极电极160(或栅极金属堆叠)，且第一栅极金属层限定栅极沟道161。栅极金属层可接触下部钝化子层131、中间钝化子层132和上部钝化子层133的暴露侧壁165、166、167(图4E)、GFP对准结构162、163的暴露侧壁和顶表面以及第一介电层151中的开口的侧壁。可例如使用结合图3F详细描述的技术和材料来形成栅极电极161，且在此处并入那些细节。在形成栅极电极160之后，去除光致抗蚀剂层367。
在框216和制造阶段407(图4G)中，在第一介电层151和栅极电极160上方沉积第二介电层154(例如，ILD1)，由此形成图1的“额外”介电层150。第二介电层154可由结合图3G详细描述的材料且使用结合图3G详细描述的方法形成，且在此处并入那些细节。
另外，在框218中，使用选择性蚀刻过程来图案化并蚀刻穿过第一介电层151和第二介电层154、蚀刻停止层444以及表面钝化层430的上部钝化子层133和中间钝化子层132的场板开口，同时使下部钝化子层131基本上完整(即，蚀刻过程在层131上停止)。同时，蚀刻穿过第一介电层151和第二介电层154的上覆于源极欧姆接触件141和漏极欧姆接触件146(图1)的部分的开口，以有助于在对应于框220的以下制造阶段(图4H的阶段408)中形成用于源极电极140和漏极电极145(图1)的导电通孔。
更具体地说，将光致抗蚀剂层368施加在第二介电层154上方，且处理并图案化光致抗蚀剂层368以形成开口396，所述开口396具有与SFP对准结构192对准的第一侧391和与SFP对准结构193对准的第二侧392。第一侧391具有可沿着SFP对准结构192的顶表面在任何位置终止的底部边缘397，并且第二侧392具有可沿着SFP对准结构193的顶表面在任何位置终止的底部边缘398。
通过开口390依序蚀刻第二介电层154和第一介电层151、蚀刻停止层444以及上部钝化子层133和中间钝化子层132的通过开口390依序暴露的部分，以去除层154、151、444、133、132的暴露部分。在一些实施例中，蚀刻过程继续，直到去除上部钝化子层133和中间钝化子层132的暴露于SFP对准结构192与SFP对准结构193之间的部分。根据此类实施例，蚀刻过程继续，直到到达下部钝化子层131的上表面的在SFP对准结构192、193之间的部分395(即，蚀刻过程在下部钝化子层131上停止)。此过程在SFP对准结构192、193上方和之间产生未填充场板通孔396，其中下部钝化子层131的部分395限定通孔396的底部范围。从未填充场板通孔396的底部开始，通孔侧壁包括蚀刻穿过的中间钝化子层132和上部钝化子层133的暴露侧壁195、196、SFP对准结构192、193的暴露侧壁、SFP对准结构的上表面的暴露部分以及第一介电层151和第二介电层154的暴露侧壁。下部钝化子层131的暴露表面的部分395限定未填充场板通孔396的凹进部分(即，表面395相对于表面钝化层430的上表面或上部钝化子层133的上表面凹进)。可使用结合蚀刻图4E中的蚀刻层151详细描述的化学物质和技术来依序蚀刻第二介电层154和第一介电层151，并且可使用结合图4B详细描述的化学物质和技术来依序蚀刻上部钝化子层133和中间钝化子层132，且在此处并入那些细节。
在一些替代实施例中，中间钝化子层132可限定未填充场板通孔396的底部范围，如图4G的右上角的标注101-2”中所示。在此类实施例中，通过开口390依序蚀刻第二介电层154和第一介电层151、蚀刻停止层444以及上部钝化子层133的通过开口390依序暴露的部分，以去除层154、151、444、133的暴露部分。在此类实施例中，蚀刻过程继续，直到去除上部钝化子层133的暴露于SFP对准结构192与SFP对准结构193之间的部分，并且不蚀刻中间钝化子层132。在此类实施例中，从未填充场板通孔396的底部开始，通孔侧壁包括蚀刻穿过的上部钝化子层133的暴露侧壁(未编号)、SFP对准结构192、193的暴露侧壁、SFP对准结构的上表面的暴露部分以及第一介电层151和第二介电层154的暴露侧壁。如标注101-2”中所示，中间钝化子层132的暴露表面的部分395'限定未填充场板通孔396的凹进部分。在并不包括栅极绝缘体的装置和确实包括栅极绝缘体(例如，标注101-2'中的栅极绝缘体431)的装置(例如，MISFET)两者中可使用标注101-2”中所示的替代实施例。无论哪种方式，栅极电极160比随后形成的导电场板更深地延伸到钝化层430中(即，栅极电极160相对于随后形成的导电场板190、190'凹进)。在其它MISFET实施例中，栅极绝缘体431和凹进场板电介质395两者可由下部表面钝化子层131形成，从而产生共源共栅MISFET结构。
在框220和制造阶段408(图4H)中，去除光致抗蚀剂368(图4G)且沉积源极金属化物148和漏极金属化物149，从而产生凹进SFP区191和导电场板通孔194，所述导电场板通孔194与额外的上覆源极金属化物148连接。此外，沉积源极金属化物148，使得该源极金属化物148在第二介电层154上方从导电场板通孔194延伸到源极接触件141。这完成了形成包括凹进SFP区191和SFP对准结构192、193的源极连接的场板190。如上文所指示，在一些实施例中，凹进SFP区191的底部范围可接触下部钝化子层131以及蚀刻穿过的中间钝化子层132和上部钝化子层133的暴露侧壁195、196。在例如图4H的右上角的标注101-2”中所示的其它实施例中，凹进SFP区191的底部范围可接触中间钝化子层131。可例如使用结合图3H详细描述的技术和材料来形成源极金属化物148和漏极金属化物149，且在此处并入那些细节。此时，在框222中，可通过沉积最终钝化层170和180(图1)来完成装置100，且在此处并入那些细节。
实施例3(图5A-H)：
图2将再次用于描述图1中的GaN HFET 100的替代实施例的制造步骤。这些制造步骤在图5A-H中详细示出。更具体地说，图5A-H包括在一系列制造步骤期间的GaN HFET装置100的部分101-3的实施例的横截面侧视图。应注意，部分101-3对应于图1的部分101，其中“-3”指示这是部分101的第三实施例。部分101-2与101-3之间的最显著差异在于，在形成部分101-3时，在已形成SFP对准区192、193和GFP对准区162、163之后沉积蚀刻停止层544。下文将更详细地论述此差异。
首先参考图1和2，在框202中，通过提供半导体衬底110开始GaN HFET装置100的此替代实施例的制造，在所述半导体衬底110中已经形成欧姆源极注入物和漏极注入物(例如，源极注入物142和漏极注入物147)。上文结合形成部分101-1和实施例1的描述详细论述与提供半导体衬底110以及形成欧姆源极注入物和漏极注入物相关联的细节。为了简明起见，此处不再重复那些细节，但替代地，那些细节意图在此处并入到形成部分101-3和此实施例3的描述中。简单来说，提供半导体衬底110包括提供主衬底102，且在主衬底102的上表面103上或上方形成各种半导体层(例如，成核层(未示出)、缓冲层104、沟道层106、阻挡层108和任选的顶盖层109)。所述方法的实施例可任选地包括形成掺杂(例如，离子注入)源极区142和漏极区147(图1)，也如上文结合框202和实施例1所论述。
现参考图2和5A，在框204和制造阶段501(图5A)中，在半导体衬底110的上表面112上形成表面钝化层430。根据实施例，表面钝化层430包括至少三个钝化子层131、132、133(例如，分别为下部钝化子层131、中间钝化子层132和上部钝化子层133)。在一些实施例中，例如图5A中所示的实施例中，表面钝化层430包括三个钝化子层131、132、133。在替代实施例中，表面钝化层430可包括仅两个钝化子层131、133(例如，可不包括中间钝化层132)。结合图3A详细描述关于双层表面钝化层130的材料、沉积方法和其它特性的细节，并且结合图4A详细描述关于三层表面钝化层430的材料、沉积方法和其它特性的细节，且在此处并入那些描述。
现参考图1、2和5B，在框206和制造阶段502(图5B)中，在源极注入物142和漏极注入物147(图1)上方在表面钝化层430中形成用于源极欧姆接触件和漏极欧姆接触件的开口330。形成开口330包括依序蚀刻上部钝化子层133、中间钝化子层132和下部钝化子层131。可使用结合图4B详细描述的化学物质和技术来依序蚀刻上部钝化子层133、中间钝化子层132和下部钝化子层131，且在此处并入那些细节。
同样，一旦形成，表面钝化层430中的开口330可跨越上表面112从稍后形成的源极电极140和漏极电极145(图1)的最终位置延伸到装置100的最终将形成栅极160和场板190的部分101中。因此，如图5B中所示，半导体衬底110的上表面112的部分113、114通过图案化表面钝化层430的任一侧上的开口330暴露。
此外，在框206中，在表面钝化层430、衬底110的上表面112的暴露于源极注入物142和漏极注入物147(图1)上方的部分以及衬底110的上表面112的在源极注入物142和漏极注入物147与表面钝化层430之间延伸的额外暴露部分113、114上或上方形成导电层144。上文结合图3B描述导电层144的合适的材料(例如，Ti、TiAl、TiW等)和其它特性以及用于沉积并退火导电层144的方法，且在此处并入那些细节。
在框208和制造阶段503(图5C)中，使用选择性蚀刻过程来图案化并蚀刻导电层144以形成GFP对准结构162、163和SFP对准结构192、193。更具体地说，将光致抗蚀剂层366施加在导电层144上方，且使用掩模来图案化光致抗蚀剂层366以通过光致抗蚀剂层366中的开口(未编号)暴露导电层144的部分。然后，通过光致抗蚀剂开口蚀刻导电层144以去除暴露部分一直到表面钝化层430的上表面(即，层133的表面)。可使用结合图3C详细描述的化学物质和技术来蚀刻导电层144，且在此处并入那些细节。
选择性蚀刻过程使得形成导电GFP对准结构162、163和SFP对准结构192、193以及导电延伸部340、345，所述导电延伸部340、345从表面钝化层430延伸以分别上覆于源极漏极注入物142和漏极注入物147(图1)。一旦选择性蚀刻过程已完成，就去除光致抗蚀剂366。
在框210和制造阶段504(图5D)中，在源极接触延伸部340和漏极接触延伸部345、GFP对准结构162、163和SFP对准结构192、193以及表面钝化层430的暴露部分(即，层133的暴露部分)上方依序沉积一个或多个蚀刻停止层544和第一介电层151(例如，ILD0)。蚀刻停止层544可由与结合图4A-H所论述的蚀刻停止层444相同或不同的材料层形成。上文结合图4B的蚀刻停止层444描述蚀刻停止层544的合适的材料、沉积技术和其它特性，且在此处并入那些细节。此外，上文结合图3D描述第一介电层151的合适的材料(例如，TEOS、SiO2、有机硅酸盐玻璃、多孔SiO2、Si3N4、SiON、HfO2、Al2O3、AlN等)和其它特性以及用于沉积第一介电层151的方法，且在此处并入那些细节。
在框212和制造阶段505(图5E)中，使用选择性蚀刻过程来图案化并蚀刻栅极开口。根据一些实施例，穿过第一介电层151、蚀刻停止层544和表面钝化层430的所有钝化子层131-133蚀刻栅极开口，同时在半导体衬底110的顶表面112上停止。根据装置为MISFET且如在图5E的左上角的标注101-3'中所示的其它实施例，穿过第一介电层151、蚀刻停止层544以及表面钝化层430的上部钝化子层133和中间钝化子层132蚀刻栅极开口，同时在下部钝化子层131上停止(即，栅极绝缘体431由下部钝化子层131的在蚀刻栅极开口的过程已完成时保留的一部分形成)。在任一实施例中，将光致抗蚀剂层367施加在第一介电层151上方，且处理并图案化光致抗蚀剂层367以形成开口360，所述开口360具有与GFP对准结构162对准的第一侧361和与GFP对准结构163对准的第二侧362。第一侧361具有可沿着GFP对准结构162的顶表面在任何位置终止的底部边缘(未编号)，并且第二侧362具有可沿着GFP对准结构163的顶表面在任何位置终止的底部边缘(未编号)。
然后，通过开口360依序蚀刻第一介电层151、蚀刻停止层544以及表面钝化层430的所有钝化子层133、132、131的通过开口360依序暴露的部分，以去除层151、544、133、132、131的暴露部分。根据一些实施例，蚀刻过程继续，直到去除表面钝化层430的暴露于GFP对准结构162与GFP对准结构163之间的部分中的一些或全部。根据一些实施例，蚀刻过程继续，直到到达衬底110的上表面112的在GFP对准结构162、163之间的一部分(例如，顶盖层109的表面)。根据其它实施例(例如，当装置为MISFET时)，且如标注101-3'中所示，蚀刻过程继续，直到由下部钝化子层131的一部分形成的栅极绝缘体431暴露于GFP对准结构162、163之间，此时终止蚀刻过程。
可依序使用多种干式和/或湿式蚀刻技术来穿过第一介电层151、蚀刻停止层544以及上部钝化子层133、中间钝化子层132和下部钝化子层131蚀刻开口。可使用结合图4B和4E详细描述的化学物质和技术来依序蚀刻第一介电层151、蚀刻停止层544以及上部钝化子层133、中间钝化子层132和下部钝化子层131，且在此处并入那些细节。
在框214和制造阶段506(图5F)中，通过将一个或多个栅极金属层沉积到开口360中而形成栅极电极160(或栅极金属堆叠)，且第一栅极金属层限定栅极沟道161。可例如使用结合图3F详细描述的技术和材料来形成栅极电极160，且在此处并入那些细节。在形成栅极电极160之后，去除光致抗蚀剂层367。
在框216和制造阶段507(图5G)中，在第一介电层151和栅极电极160上方沉积第二介电层154(例如，ILD1)，由此形成图1的“额外”介电层150。第二介电层154可由结合图3G详细描述的材料且使用结合图3G详细描述的方法形成，且在此处并入那些细节。
另外，在框218中，使用选择性蚀刻过程来图案化并蚀刻穿过第一介电层151和第二介电层154、蚀刻停止层544以及表面钝化层430的上部钝化子层133和中间钝化子层132的场板开口，同时使下部钝化子层131基本上完整(即，蚀刻过程在层131上停止)。同时，蚀刻穿过第一介电层151和第二介电层154的上覆于源极欧姆接触件141和漏极欧姆接触件146(图1)的部分的开口，以有助于在对应于框220的以下制造阶段(图5H的阶段508)中形成用于源极电极140和漏极电极145(图1)的导电通孔。
更具体地说，将光致抗蚀剂层368施加在第二介电层154上方，且处理并图案化光致抗蚀剂层368以形成开口396，所述开口396具有与SFP对准结构192对准的第一侧391和与SFP对准结构193对准的第二侧392。第一侧391具有可沿着SFP对准结构192的顶表面在任何位置终止的底部边缘397，并且第二侧392具有可沿着SFP对准结构193的顶表面在任何位置终止的底部边缘398。
通过开口390依序蚀刻第二介电层154和第一介电层151、蚀刻停止层544以及上部钝化子层133和中间钝化子层132的通过开口390依序暴露的部分，以去除层154、151、544、133、132的暴露部分。蚀刻过程继续，直到去除上部钝化子层133和中间钝化子层132的暴露于SFP对准结构192与SFP对准结构193之间的部分。根据实施例，蚀刻过程继续，直到到达下部钝化子层131的上表面的在SFP对准结构192、193之间的部分395(即，蚀刻过程在下部钝化子层131上停止)。此过程在SFP对准结构192、193上方和之间产生未填充场板通孔396，其中下部钝化子层131的部分395限定通孔396的底部范围。从未填充场板通孔396的底部开始，通孔侧壁包括蚀刻穿过的中间钝化子层132和上部钝化子层133的暴露侧壁(未编号)、SFP对准结构192、193的暴露侧壁、SFP对准结构的上表面的暴露部分以及第一介电层151和第二介电层154的暴露侧壁。下部钝化子层131的暴露表面的部分395限定未填充场板通孔396的凹进部分(即，表面395相对于表面钝化层430的上表面或上部钝化子层133的上表面凹进)。可使用结合蚀刻图4E中的蚀刻层151详细描述的化学物质和技术来依序蚀刻第二介电层154和第一介电层151，并且可使用结合图4B详细描述的化学物质和技术来依序蚀刻上部钝化子层133和中间钝化子层132，且在此处并入那些细节。
在其它实施例中，如图5G的右上角的标注101-3”中所指示，仅上部钝化子层133被蚀刻，并且中间钝化子层132的暴露表面的部分395'限定未填充场板通孔396的凹进部分。在并不包括栅极绝缘体的装置和确实包括栅极绝缘体(例如，标注101-3'中的栅极绝缘体431)的装置(例如，MISFET)两者中可使用标注101-3”中所示的替代实施例。无论哪种方式，栅极电极160比随后形成的导电场板更深地延伸到钝化层430中(即，栅极电极160相对于随后形成的导电场板190、190'凹进)。在其它MISFET实施例中，栅极绝缘体431和凹进场板电介质395两者可由下部表面钝化子层131形成，从而产生共源共栅MISFET结构。
在框220和制造阶段508(图5H)中，去除光致抗蚀剂368(图5G)且沉积源极金属化物148和漏极金属化物149，从而产生凹进SFP区191和导电场板通孔194，所述导电场板通孔194与额外的上覆源极金属化物148连接。此外，沉积源极金属化物148，使得该源极金属化物148在第二介电层154上方从导电场板通孔194延伸到源极接触件141。这完成了形成包括凹进SFP区191和SFP对准结构192、193的源极连接的场板190。如上文所指示，在一些实施例中，凹进SFP区191的底部范围可接触下部钝化子层131。在例如图5H的右上角的标注101-3'中所示的其它实施例中，凹进SFP区191的底部范围可接触中间钝化子层131。可例如使用结合图3H详细描述的技术和材料来形成源极金属化物148和漏极金属化物149，且在此处并入那些细节。此时，在框222中，可通过沉积最终钝化层170和180(图1)来完成装置100，且在此处并入那些细节。
实施例4(图6A-H)：
图2将再次用于描述图1中的GaN HFET 100的替代实施例的制造步骤。这些制造步骤在图6A-H中详细示出。更具体地说，图6A-H包括在一系列制造步骤期间的GaN HFET装置100的部分101-4的实施例的横截面侧视图。应注意，部分101-4对应于图1的部分101，其中“-4”指示这是部分101的第四实施例。部分101-1与部分101-4之间的最显著差异在于，在形成部分101-4时，在表面钝化层130上沉积耐火金属层644以形成用于欧姆退火过程的扩散阻挡物。下文将更详细地论述此差异。
首先参考图1和2，在框202中，通过提供半导体衬底110开始GaN HFET装置100的此替代实施例的制造，在此情况下，没有预先形成的欧姆源极注入物和漏极注入物。上文结合形成部分101-1和实施例1的描述详细论述与提供半导体衬底110相关联的细节。为了简明起见，此处不再重复那些细节，但替代地，那些细节意图在此处并入到形成部分101-4和此实施例4的描述中。简单来说，提供半导体衬底110包括提供主衬底102，且在主衬底102的上表面103上或上方形成各种半导体层(例如，成核层(未示出)、缓冲层104、沟道层106、阻挡层108和任选的顶盖层109)。
现参考图2和6A，在框204和制造阶段601(图6A)中，在半导体衬底110的上表面112上形成表面钝化层130。根据实施例，表面钝化层130包括至少两个钝化子层131、133(例如，分别为下部钝化子层131和上部钝化子层133)。在一些实施例中，例如图6A中所示的实施例中，表面钝化层130包括两个钝化子层131、133。在替代实施例中，表面钝化层130可包括三个钝化子层131、132、133。结合图3A详细描述关于双层表面钝化层130的材料、沉积方法和其它特性的细节，且在此处并入此描述。
在形成表面钝化层130之后，在表面钝化层130的上表面上沉积耐火金属层644，以形成用于随后执行的欧姆接触件退火的扩散阻挡物。在各种实施例中，耐火金属层644可由TiW、TiN、TaN、TiWN、钨(W)或其它合适的材料形成。耐火金属层644的厚度可在约20埃与约1000埃之间，但也可使用其它厚度。
现参考图1、2和图6B-1，在框206和制造阶段602(图6B-1)中，在沟道的源极侧和漏极侧在表面钝化层130中形成用于源极欧姆接触件和漏极欧姆接触件的开口330。形成开口330包括依序蚀刻耐火金属层644以及上部钝化子层133和下部钝化子层131。根据实施例，使用Cl2+CF4、BCl3+CF4或CF4+O2或SF6和O2等离子体的等离子体蚀刻可用于蚀刻耐火金属层644，同时在表面钝化层130上停止。可使用结合图3B详细描述的化学物质和技术来依序蚀刻上部钝化子层133和下部钝化子层131，且在此处并入那些细节。
同样，一旦形成，表面钝化层130中的开口330可跨越上表面112从稍后形成的源极电极140和漏极电极145(图1)的最终位置延伸到装置100的最终将形成栅极160和场板190的部分101中。因此，如图6B-1中所示，半导体衬底110的上表面112的部分113、114通过图案化表面钝化层130的任一侧上的开口330暴露。
此外，在框206中，且根据一些实施例，在表面钝化层130、耐火金属层644和衬底110的上表面112的暴露部分上或上方形成导电层144(例如，欧姆金属层)。导电层144应由适合于在高温退火下形成欧姆接触件的欧姆金属形成。期望地，可在此时执行此退火过程(例如，快速热退火)，以在表面钝化开口330中在导电层144与半导体表面之间形成合金化欧姆接触件。
例如，导电层144可由钛铝金(TiAlAu)或其它先前论述的合适的材料形成。根据一些实施例，可能需要导电层144包括金，这使得层144能够在后续蚀刻过程(例如，如下文结合图6C-2所描述)期间充当硬掩模。上文结合图3B描述用于沉积并退火导电层144的方法，且在此处并入那些细节。如上文所指示，耐火金属层644在被优化以形成合金化欧姆接触件的随后执行的退火过程期间充当扩散阻挡物。
在框208和制造阶段603(图6C-1)中，根据一些实施例，使用选择性蚀刻过程来图案化并蚀刻导电层144和耐火金属层644以形成GFP对准结构162、163和SFP对准结构192、193。更具体地说，将光致抗蚀剂层366施加在导电层144上方，且使用掩模来图案化光致抗蚀剂层366以通过光致抗蚀剂层366中的开口(未编号)暴露导电层144的部分。然后，通过光致抗蚀剂开口蚀刻导电层144和耐火金属层644以去除暴露部分一直到表面钝化层130的上表面(即，层133的表面)。可使用适合于层144所使用的材料的合适的湿式或优选的干式蚀刻技术来蚀刻导电层144。在一个实施例中，可采用定时离子铣削蚀刻过程，所述定时离子铣削蚀刻过程利用底层耐火金属层644来为此非选择性过程提供过度蚀刻容限。随后，可使用结合图3C详细描述的技术来蚀刻其余的耐火金属层644，且在此处并入那些细节。根据实施例，使用Cl2+CF4、BCl3+CF4或CF4+O2或SF6和O2等离子体的等离子体蚀刻可用于蚀刻耐火金属层644，同时在表面钝化层130上停止。根据实施例，耐火金属层644与底层上部钝化子层133之间的蚀刻选择性>50:2(例如，当耐火金属层644包括TiW且上部钝化子层133包括Al2O3时)。
选择性蚀刻过程使得形成导电GFP对准结构162、163和SFP对准结构192、193以及导电延伸部340、345，所述导电延伸部340、345从表面钝化层130延伸以分别上覆于源极漏极注入物142和漏极注入物147(图1)。一旦选择性蚀刻过程已完成，就去除光致抗蚀剂366。
如上文所描述，执行框206和208的实施例包括导电层144的毯式沉积(框206和图6B-1)和减材蚀刻过程(框208和图6C-1)以形成GFP对准结构162、163和SFP对准结构192、193。根据替代实施例，如图6B-2和6C-2中所指示，可替代地执行增材沉积过程(例如，剥离过程)以形成GFP对准结构162、163和SFP对准结构192、193。
更具体地说，在制造阶段601(图6A)之后，且首先参考图6B-2，在框206和替代制造阶段602'中，在沟道的源极侧和漏极侧在表面钝化层130中形成用于源极欧姆接触件和漏极欧姆接触件的开口330，如上文结合制造阶段602(图6B-1)所描述。在表面钝化层130中形成开口330之后，将光致抗蚀剂664施加到耐火金属层644的上表面以及衬底110的上表面的暴露部分，且将光致抗蚀剂664图案化以包括第一开口665和第二开口667。第一开口665上覆于先前形成的开口330，同时在堆叠的钝化层130和耐火金属层644的源极侧端和漏极侧端上方延伸。第二开口667对应于待形成的GFP对准结构162、163和SFP对准结构192、193的位置。
此时，通过开口665在衬底110的上表面112的暴露部分上方沉积导电层144，且通过开口667在耐火金属层644的暴露部分上方沉积导电层144。然后，使用剥离过程去除光致抗蚀剂664和导电层144的沉积在光致抗蚀剂664的表面上的部分。
接下来参考图6C-2，在框208和替代制造阶段603'中，接着去除耐火金属层644的暴露部分。如先前所指示，导电层144可以是含金层，这使得导电层144的上覆于耐火金属层644的部分能够充当硬掩模，同时蚀刻耐火金属层644的暴露部分。根据实施例，使用Cl2+CF4、BCl3+CF4或CF4+O2或SF6和O2等离子体的等离子体蚀刻可用于蚀刻耐火金属层644，同时在表面钝化层130上停止。在此蚀刻过程结束后，已形成GFP对准结构162、163和SFP对准结构192、193(与耐火金属层644的底层部分)。
无论是使用减材过程还是增材过程来形成GFP对准结构162、163和SFP对准结构192、193，所述过程在框210和制造阶段604(图6D)中继续，方式为在源极接触延伸部340和漏极接触延伸部345、GFP对准结构162、163和SFP对准结构192、193以及表面钝化层130的暴露部分(即，层133的暴露部分)上方沉积第一介电层151(例如，ILD0)。上文结合图3D描述第一介电层151的合适的材料(例如，TEOS、SiO2、有机硅酸盐玻璃、多孔SiO2、Si3N4、SiON、HfO2、Al2O3、AlN等)和其它特性以及用于沉积第一介电层151的方法，且在此处并入那些细节。期望地，此时，可执行退火过程(例如，快速热退火)以合金化层144的欧姆接触金属。一旦导电层144已退火，导电层144的部分就形成欧姆源极接触件141和漏极接触件146(图1)。在其它实施例中，退火过程可在不同制造阶段执行。如上文所提及，在使用结合图6B-1和6B-2所描述的减材过程的其它实施例中，使欧姆金属退火优选地在制造阶段602中导电层144的沉积之后直接执行。
在框212和制造阶段605(图6E)中，使用选择性蚀刻过程来图案化并蚀刻穿过第一介电层151和表面钝化层130的所有钝化子层131、133的栅极开口，同时在半导体衬底110的顶表面112上停止。更具体地说，将光致抗蚀剂层367施加在第一介电层151上方，且处理并图案化光致抗蚀剂层367以形成开口360，所述开口360具有与GFP对准结构162对准的第一侧361和与GFP对准结构163对准的第二侧362。第一侧361具有可沿着GFP对准结构162的顶表面在任何位置终止的底部边缘(未编号)，并且第二侧362具有可沿着GFP对准结构163的顶表面在任何位置终止的底部边缘(未编号)。
然后，通过开口360依序蚀刻第一介电层151和表面钝化层130的钝化子层133、131的通过开口360依序暴露的部分，以去除层151、133、131的暴露部分。蚀刻过程继续，直到去除表面钝化层130的暴露于GFP对准结构162与GFP对准结构163之间的部分。根据实施例，蚀刻过程继续，直到到达衬底110的在GFP对准结构162、163之间的部分上表面112(例如，顶盖层109的表面)。
可依序使用多种干式和/或湿式蚀刻技术来穿过第一介电层151以及上部钝化子层133和下部钝化子层131蚀刻开口。可使用结合图3B和3E详细描述的化学物质和技术来依序蚀刻第一介电层151以及上部钝化子层133和下部钝化子层131，且在此处并入那些细节。
在框214和制造阶段606(图6F)中，通过将一个或多个栅极金属层沉积到开口360中而形成栅极电极160(或栅极金属堆叠)，且第一栅极金属层限定栅极沟道161。可例如使用结合图3F详细描述的技术和材料来形成栅极电极161，且在此处并入那些细节。在形成栅极电极160之后，去除光致抗蚀剂层367。
在框216和制造阶段607(图6G)中，在第一介电层151和栅极电极160上方沉积第二介电层154(例如，ILD1)，由此形成图1的“额外”介电层150。第二介电层154可由结合图3G详细描述的材料且使用结合图3G详细描述的方法形成，且在此处并入那些细节。
另外，在框218中，使用选择性蚀刻过程来图案化并蚀刻穿过第一介电层151和第二介电层154以及表面钝化层130的上部钝化子层133的场板开口，同时使下部钝化子层131基本上完整(即，蚀刻过程在层131上停止)。同时，蚀刻穿过第一介电层151和第二介电层154的上覆于源极欧姆接触件141和漏极欧姆接触件146(图1)的部分的开口，以有助于在对应于框220的以下制造阶段(图6H的阶段608)中形成用于源极电极140和漏极电极145(图1)的导电通孔。
更具体地说，将光致抗蚀剂层368施加在第二介电层154上方，且处理并图案化光致抗蚀剂层368以形成开口396，所述开口396具有与SFP对准结构192对准的第一侧391和与SFP对准结构193对准的第二侧392。第一侧391具有可沿着SFP对准结构192的顶表面在任何位置终止的底部边缘397，并且第二侧392具有可沿着SFP对准结构193的顶表面在任何位置终止的底部边缘398。
通过开口390依序蚀刻第二介电层154和第一介电层151以及上部钝化子层133的通过开口390依序暴露的部分，以去除层154、151、133的暴露部分。蚀刻过程继续，直到去除上部钝化子层133的暴露于SFP对准结构192与SFP对准结构193之间的部分。根据实施例，蚀刻过程继续，直到到达下部钝化子层131的上表面的在SFP对准结构192、193之间的部分395(即，蚀刻过程在下部钝化子层131上停止)。此过程在SFP对准结构192、193上方和之间产生未填充场板通孔396，其中下部钝化子层131的部分395限定通孔396的底部范围。从未填充场板通孔396的底部开始，通孔侧壁包括蚀刻穿过的上部钝化子层133的暴露侧壁(未编号)、蚀刻穿过的耐火金属层644的暴露侧壁(未编号)、SFP对准结构192、193的暴露侧壁、SFP对准结构的上表面的暴露部分以及第一介电层151和第二介电层154的暴露侧壁。下部钝化子层131的暴露表面的部分395限定未填充场板通孔396的凹进部分(即，表面395相对于表面钝化层430的上表面或上部钝化子层133的上表面凹进)。可使用结合图3E中的蚀刻层151详细描述的化学物质和技术来依序蚀刻第二介电层154和第一介电层151，并且可使用结合图3B详细描述的化学物质和技术来蚀刻上部钝化子层133，且在此处并入那些细节。
在框220和制造阶段608(图6H)中，去除光致抗蚀剂368(图6G)且沉积源极金属化物148和漏极金属化物149，从而产生凹进SFP区191和导电场板通孔194，所述导电场板通孔194与额外的上覆源极金属化物148连接。此外，沉积源极金属化物148，使得该源极金属化物148在第二介电层154上方从导电场板通孔194延伸到源极接触件141。这完成了形成包括凹进SFP区191和SFP对准结构192、193的源极连接的场板190。可例如使用结合图3H详细描述的技术和材料来形成源极金属化物148和漏极金属化物149，且在此处并入那些细节。此时，在框222中，可通过沉积最终钝化层170和180(图1)来完成装置100，且在此处并入那些细节。
实施例5(图7A-H)：
图2将再次用于描述图1中的GaN HFET 100的替代实施例的制造步骤。这些制造步骤在图7A-H中详细示出。更具体地说，图7A-H包括在一系列制造步骤期间的GaN HFET装置100的部分101-5的实施例的横截面侧视图。应注意，部分101-5对应于图1的部分101，其中“-5”指示这是部分101的第五实施例。部分101-1与101-5之间的最显著差异在于，在形成部分101-5时，在形成SFP对准结构192、793之前将介电阶梯结构730沉积在表面钝化层130上，且漏极侧SFP对准结构793从表面钝化层130向上延伸到介电阶梯结构730的上表面上。包括介电阶梯结构730使得能够在漏极侧SFP对准结构793下建立不同的介电厚度，这可具有减小SFP对准结构192、193周围的电场以增强可靠性和介电电压耐受能力的有益效果。
首先参考图1和2，在框202中，通过提供半导体衬底110开始GaN HFET装置100的此替代实施例的制造，在所述半导体衬底110中已经形成欧姆源极注入物和漏极注入物(例如，源极注入物142和漏极注入物147)。上文结合形成部分101-1和实施例1的描述详细论述与提供半导体衬底110以及形成欧姆源极注入物和漏极注入物相关联的细节。为了简明起见，此处不再重复那些细节，但替代地，那些细节意图在此处并入到形成部分101-5和此实施例5的描述中。简单来说，提供半导体衬底110包括提供主衬底102，且在主衬底102的上表面103上或上方形成各种半导体层(例如，成核层(未示出)、缓冲层104、沟道层106、阻挡层108和任选的顶盖层109)。所述方法的实施例可任选地包括形成掺杂(例如，离子注入)源极区142和漏极区147(图1)，也如上文结合框202和实施例1所论述。
现参考图2和7A，在框204和制造阶段701(图7A)中，在半导体衬底110的上表面112上形成表面钝化层130。根据实施例，表面钝化层130包括至少两个钝化介电层131、133(例如，分别为下部钝化介电层131和上部钝化介电层133)。在一些实施例中，例如图7A中所示的实施例中，表面钝化层130包括两个钝化介电层131、133。在替代实施例中，表面钝化层130可包括三个钝化介电层131、132、133。结合图3A详细描述关于双层表面钝化层130的材料、沉积方法和其它特性的细节，且在此处并入此描述。
在形成表面钝化层130之后，在表面钝化层130的上表面上沉积额外介电层733，且将该额外介电层733图案化以在表面钝化层130的上表面上形成介电阶梯结构730。在其它实施例中，额外介电层可由多个层(例如，在Si3N4层上的Al2O3层的堆叠)形成。根据实施例，额外介电层733由与形成上部钝化子层133的材料不同的材料形成。例如，当上部钝化子层133由Al2O3形成时，额外介电层733可由SiO2、Si3N4(或其它氮化硅化学计量)或其它合适的材料形成。根据实施例，额外介电层733(且因此介电阶梯结构730)具有在约300埃至约3000埃范围内的厚度，但额外介电层733(和介电阶梯结构730)也可更薄或更厚。
现参考图1、2和7B，在框206和制造阶段702(图7B)中，在源极注入物142和漏极注入物147(图1)上方在表面钝化层130中形成用于源极欧姆接触件和漏极欧姆接触件的开口330。形成开口330包括依序蚀刻上部钝化介电层133和下部钝化介电层131。可使用结合图3B详细描述的化学物质和技术来依序蚀刻上部钝化介电层133和下部钝化介电层131，且在此处并入那些细节。
同样，一旦形成，表面钝化层130中的开口330可跨越衬底110的上表面112从稍后形成的源极电极140和漏极电极145(图1)的最终位置延伸到装置100的最终将形成栅极160和场板190的部分101中。因此，如图7B中所示，半导体衬底110的上表面112的部分113、114通过图案化表面钝化层130的任一侧上的开口330暴露。
此外，在框206中，在表面钝化层130和介电阶梯结构730、衬底110的上表面112的暴露于源极注入物142和漏极注入物147(图1)上方的部分以及衬底110的上表面112的在源极注入物142和漏极注入物147与表面钝化层130之间延伸的额外暴露部分113、114上或上方形成导电层144。上文结合图3B描述导电层144的合适的材料(例如，Ti、TiAl、TiW等)和其它特性以及用于沉积并退火导电层144的方法，且在此处并入那些细节。
在框208和制造阶段703(图7C)中，使用选择性蚀刻过程来图案化并蚀刻导电层144以形成GFP对准结构162、163和SFP对准结构192、793。更具体地说，将光致抗蚀剂层366施加在导电层144上方，且使用掩模来图案化光致抗蚀剂层366以通过光致抗蚀剂层366中的开口暴露导电层144的部分。穿过光致抗蚀剂层366的开口740中的一个暴露导电层144的上覆于介电阶梯结构730的漏极侧部分的一部分，以及表面钝化层130的邻近于装置的漏极侧上的介电阶梯结构730的一部分。然后，通过光致抗蚀剂开口蚀刻导电层144以去除导电层144的暴露部分一直到表面钝化层130的上表面(即，层133的表面)或介电阶梯结构730的上表面731。介电阶梯结构730的上表面731的约10％至约90％通过蚀刻过程暴露。可使用结合图3C详细描述的化学物质和技术来蚀刻导电层144，且在此处并入那些细节。在一些实施例中，用于蚀刻导电层144的蚀刻化学物质可对用于阶梯结构730的介电材料具有选择性，使得暴露部分大部分如图7C中所示保持。在其它实施例中，蚀刻可在用于导电层144和介电阶梯结构730的材料之间具有低选择性，使得在表面钝化层130(未示出)上停止的蚀刻期间去除暴露部分。
选择性蚀刻过程使得形成导电GFP对准结构162、163和SFP对准结构192、793以及导电延伸部340、345，所述导电延伸部340、345从表面钝化层130延伸以分别上覆于源极漏极注入物142和漏极注入物147(图1)。一旦形成，SFP对准结构793与SFP对准结构192的结构的不同之处在于，SFP对准结构793由表面钝化层130的上表面上的第一部分794限定，所述第一部分794逐步上升到介电阶梯结构730的上表面731上的第二部分795。一旦选择性蚀刻过程已完成，就去除光致抗蚀剂366。
在框210和制造阶段704(图7D)中，在源极接触延伸部340和漏极接触延伸部345、GFP对准结构162、163和SFP对准结构192、793以及介电阶梯结构730和表面钝化层130的暴露部分(即，层733、133的暴露部分)上方沉积第一介电层151(例如，ILD0)。上文结合图3D描述第一介电层151的合适的材料(例如，TEOS、SiO2、有机硅酸盐玻璃、多孔SiO2、Si3N4、SiON、HfO2、Al2O3、AlN等)和其它特性以及用于沉积第一介电层151的方法，且在此处并入那些细节。
在框212和制造阶段705(图7E)中，执行使用图案化光致抗蚀剂层367的选择性蚀刻过程以图案化并蚀刻穿过第一介电层151和表面钝化层130的栅极开口，同时在半导体衬底110的顶表面112上停止。此方法产生开口360，所述360具有与GFP对准结构162对准的第一侧361和与GFP对准结构163对准的第二侧362，如先前所描述。继续依序蚀刻过程，直到到达衬底110的在GFP对准结构162、163之间的部分上表面112(例如，顶盖层109的表面)。可使用结合图3B和3E详细描述的化学物质和技术来依序蚀刻第一介电层151以及上部钝化介电层133和下部钝化介电层131，且在此处并入那些细节。
在框214和制造阶段706(图7F)中，通过将一个或多个栅极金属层沉积到开口360中而形成栅极电极160(或栅极金属堆叠)，且第一栅极金属层限定栅极沟道161。可例如使用结合图3F详细描述的技术和材料来形成栅极电极161，且在此处并入那些细节。在形成栅极电极160之后，去除光致抗蚀剂层367。
在框216和制造阶段707(图7G)中，在第一介电层151和栅极电极160上方沉积第二介电层154(例如，ILD1)，由此形成图1的“额外”介电层150。第二介电层154可由结合图3G详细描述的材料且使用结合图3G详细描述的方法形成，且在此处并入那些细节。
另外，在框218中，执行使用图案化光致抗蚀剂层368的选择性蚀刻过程以图案化并蚀刻穿过第一介电层151和第二介电层154以及表面钝化层130的上部钝化介电层133的场板开口，同时使下部钝化介电层131基本上完整(即，蚀刻过程在层131上停止)。执行蚀刻过程，直到去除上部钝化介电层133的暴露于SFP对准结构192与SFP对准结构193之间的部分。同时，蚀刻穿过第一介电层151和第二介电层154的上覆于源极欧姆接触件141和漏极欧姆接触件146(图1)的部分的开口，以有助于在对应于框220的以下制造阶段(图7H的阶段708)中形成用于源极电极140和漏极电极145(图1)的导电通孔。
此过程产生开口396，所述开口396具有与SFP对准结构192对准的第一侧391和与SFP对准结构793对准的第二侧392。第一侧面391具有可沿着SFP对准结构192的顶表面在任何位置终止的底部边缘，并且第二侧面392具有可沿着SFP对准结构793的顶表面在任何位置终止的底部边缘。可使用结合图3E中的蚀刻层151详细描述的化学物质和技术来依序蚀刻第二介电层154和第一介电层151，并且可使用结合图3B详细描述的化学物质和技术来蚀刻上部钝化介电层133，且在此处并入那些细节。
在框220和制造阶段708(图7H)中，去除光致抗蚀剂368(图7G)且沉积源极金属化物148和漏极金属化物149，从而产生凹进SFP区191和导电场板通孔194，所述导电场板通孔194与额外的上覆源极金属化物148连接。此外，沉积源极金属化物148，使得该源极金属化物148在第二介电层154上方从导电场板通孔194延伸到源极接触件141。这完成了形成包括凹进SFP区191和SFP对准结构192、793的源极连接的场板190。可例如使用结合图3H详细描述的技术和材料来形成源极金属化物148和漏极金属化物149，且在此处并入那些细节。此时，在框222中，可通过沉积最终钝化层170和180(图1)来完成装置100，且在此处并入那些细节。
实施例6(图8A-H)：
图2将再次用于描述图1中的GaN HFET 100的替代实施例的制造步骤。这些制造步骤在图8A-H中详细示出。更具体地说，图8A-H包括在一系列制造步骤期间的GaN HFET装置100的部分101-6的实施例的横截面侧视图。应注意，部分101-6对应于图1的部分101，其中“-6”指示这是部分101的第六实施例。部分101-6在许多方面与部分101-2类似或相同。部分101-2与101-6之间的最显著差异在于栅极电极160和栅极电极860的配置的差异。更具体地说，如下文将详细地描述，栅极电极860包括在第一介电层151的上表面152上方延伸的上部部分863。上部部分863具有增加的宽度，这可使得栅极电极860与栅极电极160相比具有减小的栅极电阻RG。
首先参考图1和2，在框202中，通过提供半导体衬底110开始GaN HFET装置100的此替代实施例的制造，在所述半导体衬底110中已经形成欧姆源极注入物和漏极注入物(例如，源极注入物142和漏极注入物147)。上文结合形成部分101-1和实施例1的描述详细论述与提供半导体衬底110以及形成欧姆源极注入物和漏极注入物相关联的细节。为了简明起见，此处不再重复那些细节，但替代地，那些细节意图在此处并入到形成部分101-2和此实施例2的描述中。简单来说，提供半导体衬底110包括提供主衬底102，且在主衬底102的上表面103上或上方形成各种半导体层(例如，成核层(未示出)、缓冲层104、沟道层106、阻挡层108和任选的顶盖层109)。所述方法的实施例可任选地包括形成掺杂(例如，离子注入)源极区142和漏极区147(图1)，也如上文结合框202和实施例1所论述。
现参考图2和8A，在框204和制造阶段801(图8A)中，在半导体衬底110的上表面112上形成表面钝化层430。根据实施例，表面钝化层430包括至少三个钝化子层131、132、133，所述钝化子层131、132、133可分别被称为下部钝化子层131、中间钝化子层132和上部钝化子层133。在一些实施例中，例如图8A中所示的实施例中，表面钝化层430包括三个钝化子层131、132、133。在替代实施例中，表面钝化层430可包括仅两个钝化子层131、133(例如，可不包括中间钝化层132)。结合图3A详细描述关于双层表面钝化层130的材料、沉积方法和其它特性的细节，并且结合图4A详细描述关于三层表面钝化层430的材料、沉积方法和其它特性的细节，且在此处并入那些描述。
现参考图1、2和8B，在框206和制造阶段802(图8B)中，在源极注入物142和漏极注入物147(图1)上方在表面钝化层430中形成用于源极欧姆接触件和漏极欧姆接触件的开口330。形成开口330包括依序蚀刻上部钝化子层133、中间钝化子层132和下部钝化子层131。可使用结合图4B详细描述的化学物质和技术来依序蚀刻上部钝化子层133、中间钝化子层132和下部钝化子层131，且在此处并入那些细节。
同样，一旦形成，表面钝化层430中的开口330可跨越上表面112从稍后形成的源极电极140和漏极电极145(图1)的最终位置延伸到装置100的最终将形成栅极860和场板190的部分101中。因此，如图8B中所示，半导体衬底110的上表面112的部分113、114通过图案化表面钝化层430的任一侧上的开口330暴露。
此外，在框206中，在表面钝化层430、衬底110的上表面112的暴露于源极注入物142和漏极注入物147(图1)上方的部分以及衬底110的上表面112的在源极注入物142和漏极注入物147与表面钝化层430之间延伸的额外暴露部分113、114上或上方形成导电层144。上文结合图3B描述导电层144的合适的材料(例如，Ti、TiAl、TiW等)和其它特性以及用于沉积并退火导电层144的方法，且在此处并入那些细节。
根据实施例，一个或多个蚀刻停止层444沉积在导电层144上。上文结合图4B描述蚀刻停止层444的合适的材料(例如，SiO2、Al2O3等)和其它特性以及用于沉积蚀刻停止层444的方法，且在此处并入那些细节。
在框208和制造阶段803(图8C)中，使用选择性蚀刻过程来图案化并蚀刻蚀刻停止层444和导电层144以形成GFP对准结构162、163和SFP对准结构192、193。可使用结合图4C详细描述的化学物质和技术来蚀刻蚀刻停止层444和导电层144，且在此处并入那些细节。
选择性蚀刻过程使得形成导电GFP对准结构162、163和SFP对准结构192、193以及导电延伸部340、345，所述导电延伸部340、345从表面钝化层430延伸以分别上覆于源极漏极注入物142和漏极注入物147(图1)。一旦选择性蚀刻过程已完成，就去除光致抗蚀剂366。
在框210和制造阶段804(图8D)中，在源极接触延伸部340和漏极接触延伸部345、GFP对准结构162、163和SFP对准结构192、193以及表面钝化层430的暴露部分(即，层133的暴露部分)上方沉积第一介电层151(例如，ILD0)。上文结合图3D描述第一介电层151的合适的材料(例如，TEOS、SiO2、有机硅酸盐玻璃、多孔SiO2、Si3N4、SiON、HfO2、Al2O3、AlN等)和其它特性以及用于沉积第一介电层151的方法，且在此处并入那些细节。
在框212和制造阶段805(图8E)中，使用图案化光致抗蚀剂367来使用选择性蚀刻过程图案化并蚀刻第一栅极开口153。根据一些实施例，穿过第一介电层151、蚀刻停止层444和表面钝化层430的所有钝化子层131-133蚀刻第一栅极开口153，同时在半导体衬底110的顶表面112上停止。根据装置为MISFET且如在图8E的左上角的标注101-6'中所示的其它实施例，穿过第一介电层151、蚀刻停止层444以及表面钝化层430的上部钝化子层133和中间钝化子层132蚀刻栅极开口，同时在下部钝化子层131上停止(即，栅极绝缘体431由下部钝化子层131的在蚀刻栅极开口的过程已完成时保留的一部分形成)。在任一实施例中，第一栅极开口153由下部部分和上部部分限定。下部部分具有第一宽度867，且从衬底表面112延伸到GFP对准结构162、163的上表面，并且中间部分具有第二宽度868(大于第一宽度867)，从GFP对准结构162、163的上表面延伸到第一介电层151的上表面152。可使用结合图4B和4E详细描述的化学物质和技术来依序蚀刻第一介电层151、蚀刻停止层444以及上部钝化子层133、中间钝化子层132和下部钝化子层131，且在此处并入那些细节。一旦选择性蚀刻过程已完成，就去除光致抗蚀剂367。
在框214和制造阶段806(图8F)中，形成栅极电极860。如上文所提及，栅极电极860形成为包括上部部分863，与先前所描述的栅极电极160的实施例相比，所述上部部分863具有增加的宽度868。为了形成栅极电极860，将光致抗蚀剂864施加到介电层151的上表面152，且将光致抗蚀剂864图案化以包括第二栅极开口865。光致抗蚀剂864中的第二栅极开口865具有第三宽度868，所述第三宽度868大于第一栅极开口153(图8E)的中间部分的宽度867。因此，第一栅极开口153(图8E)和在第一栅极开口153的任一侧上的第一介电层151的上表面152的部分通过光致抗蚀剂864中的第二栅极开口865暴露。
通过将一个或多个栅极金属层沉积到第一栅极开口153和第二栅极开口865中来形成栅极电极860(或栅极金属堆叠)。第一栅极金属层限定栅极沟道161，所述栅极沟道161沉积到第一栅极开口153(图8E)的下部部分中。第一栅极金属层和/或上覆金属层从衬底表面112延伸到GFP对准结构162、163的上表面，以形成栅极电极860的具有第一宽度866的下部部分861。还将栅极金属沉积到第一栅极开口153(图8E)的中间部分中以形成栅极电极860的中间部分862，所述中间部分862具有第二宽度867(大于第一宽度866)，且从GFP对准结构162、163的上表面延伸到第一介电层151的上表面152。最后，还将栅极金属沉积到光致抗蚀剂864中的第二栅极开口865中，以形成栅极电极860的具有第三宽度868(大于第二宽度867)的上部部分863。可例如使用结合图3F详细描述的额外技术和材料来形成栅极电极860，且在此处并入那些细节。在形成栅极电极860之后，去除光致抗蚀剂层864。
如上文所描述，形成于制造阶段806中的栅极电极860包括耦合在一起以形成一体形成的栅极电极860的下部部分861、中间部分862和上部部分863。在各种实施例中，栅极电极860的下部部分861的第一宽度866在约500埃至约5000埃范围内，栅极电极860的中间部分862的第二宽度867在约1000埃至约5000埃范围内，并且栅极电极860的上部部分863的第三宽度868在约2000埃至约10,000埃范围内。例如，栅极电极860的上部部分863的第三宽度868可在大于栅极电极860的第二宽度867的50％至300％范围内。栅极电极860中的额外栅极金属可使得栅极电极860与栅极电极160相比具有减小的栅极电阻RG。
在框216和制造阶段807(图8G)中，在第一介电层151和栅极电极860上方沉积第二介电层154(例如，ILD1)，由此形成图1的“额外”介电层150。第二介电层154可由结合图3G详细描述的材料且使用结合图3G详细描述的方法形成，且在此处并入那些细节。
另外，在框218中，使用选择性蚀刻过程来图案化并蚀刻穿过第一介电层151和第二介电层152、蚀刻停止层444以及表面钝化层430的上部钝化子层133和中间钝化子层132的场板开口，同时使下部钝化子层131基本上完整(即，蚀刻过程在层131上停止)。同时，蚀刻穿过第一介电层151和第二介电层152的上覆于源极欧姆接触件141和漏极欧姆接触件146(图1)的部分的开口，以有助于在对应于框220的以下制造阶段(图8H的阶段808)中形成用于源极电极140和漏极电极145(图1)的导电通孔。
可使用结合蚀刻图4G中的蚀刻层151详细描述的化学物质和技术来依序蚀刻第二介电层154和第一介电层151，并且可使用结合图4B详细描述的化学物质和技术来依序蚀刻上部钝化子层133和中间钝化子层132，且在此处并入那些细节。在蚀刻停止层444由多个层(例如，SiO2层上方的Al2O3层)组成的实施例中，用于蚀刻蚀刻停止层444(例如，C4F8或BCl3等离子体)的蚀刻剂可例如蚀刻上部层(例如，Al2O3)且在下部层(例如，SiO2)上停止。在此类实施例(未示出)中，蚀刻停止层444的下部层(例如，SiO2)可在完成蚀刻过程之后保留。在此类实施例中，可能需要单独的蚀刻步骤以在源极金属化物148与漏极金属化物149之间形成到用于图1中的源极电极140和漏极电极145的欧姆接触件141、146的导电通孔。最终，此过程在SFP对准结构192、193上方和之间产生未填充场板通孔396，其中下部钝化子层131的部分395限定通孔396的底部范围。
在其它实施例中，如图8G的右上角的标注101-6”中所指示，仅上部钝化子层133被蚀刻，并且中间钝化子层132的暴露表面的部分395'限定未填充场板通孔396的凹进部分。在并不包括栅极绝缘体的装置和确实包括栅极绝缘体(例如，标注101-6'中所示的栅极绝缘体431)的装置(例如，MISFET)两者中可使用标注101-6”中所示的替代实施例。无论哪种方式，栅极电极860比随后形成的导电场板更深地延伸到钝化层430中(即，栅极电极860相对于随后形成的导电场板190、190'凹进)。
在框220和制造阶段808(图8H)中，去除光致抗蚀剂368(图8G)且沉积源极金属化物148和漏极金属化物149，从而产生凹进SFP区191和导电场板通孔194，所述导电场板通孔194与额外的上覆源极金属化物148连接。此外，沉积源极金属化物148，使得该源极金属化物148在第二介电层152上方从导电场板通孔194延伸到源极接触件141。这完成了形成包括凹进SFP区191和SFP对准结构192、193的源极连接的场板190。如上文所指示，在一些实施例中，凹进SFP区191的底部范围可接触下部钝化子层131。在例如图8H的右上角的标注101-6'中所示的其它实施例中，凹进SFP区191的底部范围可接触中间钝化子层131。可例如使用结合图3H详细描述的技术和材料来形成源极金属化物148和漏极金属化物149，且在此处并入那些细节。此时，在框222中，可通过沉积最终钝化层170和180(图1)来完成装置100，且在此处并入那些细节。
实施例7(图9A-I)：
图2将再次用于描述图1中的GaN HFET 100的替代实施例的制造步骤。这些制造步骤在图9A-I中详细示出。更具体地说，图9A-I包括在一系列制造步骤期间的GaN HFET装置100的部分101-7的实施例的横截面侧视图。应注意，部分101-7对应于图1的部分101，其中“-7”指示这是部分101的第七实施例。部分101-7在许多方面与部分101-1类似或相同。部分101-1与部分101-7之间的最显著差异在于，在部分101-7中，在蚀刻第一栅极开口360中的表面钝化层130之前，在GFP对准结构162、163的内部侧壁上形成侧壁间隔物962、963。侧壁间隔物962、963使得栅极长度966能够与先前所描述的实施例的栅极长度相比减小(例如，减小到低于当前光刻过程能力的长度)。此外，部分101-7与部分101-3的类似性还在于，可利用蚀刻停止层544来在各种处理步骤期间保护装置的部分。下文将更详细地论述这些差异。
首先参考图1和2，在框202中，通过提供半导体衬底110开始GaN HFET装置100的此替代实施例的制造，在所述半导体衬底110中已经形成欧姆源极注入物和漏极注入物(例如，源极注入物142和漏极注入物147)。上文结合形成部分101-1和实施例1的描述详细论述与提供半导体衬底110以及形成欧姆源极注入物和漏极注入物相关联的细节。为了简明起见，此处不再重复那些细节，但替代地，那些细节意图在此处并入到形成部分101-7和此实施例7的描述中。简单来说，提供半导体衬底110包括提供主衬底102，且在主衬底102的上表面103上或上方形成各种半导体层(例如，成核层(未示出)、缓冲层104、沟道层106、阻挡层108和任选的顶盖层109)。所述方法的实施例可任选地包括形成掺杂(例如，离子注入)源极区142和漏极区147(图1)，也如上文结合框202和实施例1所论述。
现参考图2和9A，在框204和制造阶段901(图9A)中，在半导体衬底110的上表面112上形成表面钝化层130。根据实施例，表面钝化层130包括至少两个钝化子层131、133(例如，分别为下部钝化子层131和上部钝化子层133)。在一些实施例中，例如图9A中所示的实施例中，表面钝化层130包括两个钝化子层131、133。两个钝化子层131、133可与先前所描述的实施例中相同(例如，用于下部子层131的呈各种化学计量的Si3N4和用于上部子层133的Al2O3)。在替代实施例中，两个钝化子层131、133可包括用于下部子层131的Si3N4(呈各种化学计量)和用于上部子层133的SiO2。在又其它实施例中，钝化层可包括三个钝化子层131、132、133(例如，分别为下部钝化子层131、中间钝化子层132和上部钝化子层133)。结合图3A详细描述关于双层表面钝化层130的材料、沉积方法和其它特性的细节，并且结合图4A详细描述关于三层表面钝化层430的材料、沉积方法和其它特性的细节，且在此处并入那些描述。
现参考图1、2和9B，在框206和制造阶段902(图9B)中，在源极注入物142和漏极注入物147(图1)上方在表面钝化层130中形成用于源极欧姆接触件和漏极欧姆接触件的开口330。形成开口330包括依序蚀刻上部钝化子层133和下部钝化子层131。可使用结合图3B详细描述的化学物质和技术来依序蚀刻上部钝化子层133和下部钝化子层131，且在此处并入那些细节。
同样，一旦形成，表面钝化层130中的开口330可跨越上表面112从稍后形成的源极电极140和漏极电极145(图1)的最终位置延伸到装置100的最终将形成栅极960和场板190的部分101中。因此，如图9B中所示，半导体衬底110的上表面112的部分113、114通过图案化表面钝化层130的任一侧上的开口330暴露。
此外，在框206中，在表面钝化层130、衬底110的上表面112的暴露于源极注入物142和漏极注入物147(图1)上方的部分以及衬底110的上表面112的在源极注入物142和漏极注入物147与表面钝化层130之间延伸的额外暴露部分113、114上或上方形成导电层144。上文结合图3B描述导电层144的合适的材料(例如，Ti、TiAl、TiW等)和其它特性以及用于沉积并退火导电层144的方法，且在此处并入那些细节。
在框208和制造阶段903(图9C)中，使用选择性蚀刻过程来图案化并蚀刻导电层144以形成GFP对准结构162、163和SFP对准结构192、193。更具体地说，将光致抗蚀剂层366施加在导电层144上方，且使用掩模来图案化光致抗蚀剂层366以通过光致抗蚀剂层366中的开口(未编号)暴露导电层144的部分。然后，通过光致抗蚀剂开口蚀刻导电层144以去除暴露部分一直到表面钝化层430的上表面(即，层133的表面)。可使用结合图3C详细描述的化学物质和技术来蚀刻导电层144，且在此处并入那些细节。
选择性蚀刻过程使得形成导电GFP对准结构162、163和SFP对准结构192、193以及导电延伸部340、345，所述导电延伸部340、345从表面钝化层430延伸以分别上覆于源极漏极注入物142和漏极注入物147(图1)。一旦选择性蚀刻过程已完成，就去除光致抗蚀剂366。
在框210和制造阶段904(图9D)中，在源极接触延伸部340和漏极接触延伸部345、GFP对准结构162、163和SFP对准结构192、193以及表面钝化层130的暴露部分(即，层133的暴露部分)上方依序沉积一个或多个蚀刻停止层544和第一介电层151(例如，ILD0)。蚀刻停止层544可由与结合图5A-H所论述的蚀刻停止层544相同或不同的材料层形成。上文结合图5B的蚀刻停止层544描述蚀刻停止层544的合适的材料、沉积技术和其它特性，且在此处并入那些细节。此处可注意到，在两个钝化子层131、133包括用于下部子层131的Si3N4(呈各种化学计量)和用于上部子层133的SiO2的上文所描述的替代实施例中，蚀刻停止层544可在一些实施例中添加额外SiO2和Al2O3，使得在随后执行的框212和制造阶段905(图9E)中，可使用类似的蚀刻化学物质，如用于蚀刻先前所描述的三层钝化层(例如，图4E的制造阶段405中钝化层430的蚀刻)。此外，上文结合图3D描述第一介电层151的合适的材料(例如，TEOS、SiO2、有机硅酸盐玻璃、多孔SiO2、Si3N4、SiON、HfO2、Al2O3、AlN等)和其它特性以及用于沉积第一介电层151的方法，且在此处并入那些细节。
在框212和制造阶段905(图9E)中，使用选择性蚀刻过程来图案化并蚀刻穿过第一介电层151的栅极开口，同时在蚀刻停止层544上停止。更具体地说，将光致抗蚀剂层367施加在第一介电层151上方，且处理并图案化光致抗蚀剂层367以形成开口360，所述开口360具有与GFP对准结构162对准的第一侧361和与GFP对准结构163对准的第二侧362。
然后，通过开口360蚀刻并去除第一介电层151的通过开口360暴露的部分。使用干式和/或湿式蚀刻技术的蚀刻过程继续，直到到达蚀刻停止层544。可使用结合图3B详细描述的化学物质和技术来蚀刻第一介电层151，且在此处并入那些细节。
在制造阶段906(图9F)中，在GFP对准结构162、163的内部竖直侧壁上形成侧壁间隔物962、963。在实施例中，侧壁间隔物962、963可在蚀刻介电层151(且在蚀刻停止层544上停止)之后形成。侧壁间隔物962、963可通过以下方式形成：执行蚀刻停止层544的适当定时的各向异性干式蚀刻，从而留下层544的一些材料(例如，Al2O3)作为侧壁间隔物962、963。在蚀刻停止层544由多个层(例如，SiO2层上方的Al2O3层)组成的实施例中，可通过合适的一系列蚀刻形成侧壁间隔物962、963，或可允许多个层中的下部层(例如，SiO2)保留在适当位置(即，不蚀刻)，且可在后续步骤期间去除此下部层。例如，可使用RIE、ICP蚀刻或ECR蚀刻来形成侧壁间隔物962、963。在各种实施例中，用于蚀刻蚀刻停止层544的蚀刻剂可包括八氟环丁烷C4F8或BCl3等离子体，或其它合适的干式蚀刻化学物质，所述干式蚀刻化学物质可例如蚀刻Al2O3且在SiO2上停止。
在形成侧壁间隔物962、963之后，在制造阶段906(图9F)中，通过以下方式完成栅极开口的形成：蚀刻穿过蚀刻停止层544的任何其余部分(如果适用)以及侧壁间隔物962、963之间的表面钝化层130，但在衬底110的上表面112上停止。通过侧壁间隔物962、963之间的开口964依序蚀刻上部钝化子层133和下部钝化子层131的部分，以去除层133、131的暴露部分。蚀刻过程继续，直到衬底110的上表面112暴露。可依序使用多种干式和/或湿式蚀刻技术来穿过表面钝化层130蚀刻开口。可使用结合图3B详细描述的化学物质和技术来蚀刻表面钝化层130，且在此处并入那些细节。
在框214和制造阶段907(图9G)中，通过将一个或多个栅极金属层沉积到开口360、964中来形成栅极电极960(或栅极金属堆叠)，且第一栅极金属层限定栅极沟道161。如上文所提及，侧壁间隔物962、963使得栅极长度966能够与先前所描述的实施例的栅极长度相比减小。可例如使用结合图3F详细描述的技术和材料来形成栅极电极960，且在此处并入那些细节。在形成栅极电极960之后，去除光致抗蚀剂层367。
在框216和制造阶段908(图9H)中，在第一介电层151和栅极电极960上方沉积第二介电层154(例如，ILD1)，由此形成图1的“额外”介电层150。第二介电层154可由结合图3G详细描述的材料且使用结合图3G详细描述的方法形成，且在此处并入那些细节。
另外，在框218中，使用选择性蚀刻过程来图案化并蚀刻穿过第一介电层151和第二介电层154、蚀刻停止层544以及表面钝化层130的上部钝化子层133的场板开口，同时使下部钝化子层131基本上完整(即，蚀刻过程在层131上停止)。同时，蚀刻穿过第一介电层151和第二介电层154的上覆于源极欧姆接触件141和漏极欧姆接触件146(图1)的部分的开口，以有助于在对应于框220的以下制造阶段(图9I的阶段909)中形成用于源极电极140和漏极电极145(图1)的导电通孔。
可使用结合图3E中的蚀刻层151详细描述的化学物质和技术来依序蚀刻第二介电层154和第一介电层151，并且可使用结合图3B详细描述的化学物质和技术来蚀刻上部钝化子层133，且在此处并入那些细节。此过程在SFP对准结构192、193上方和之间产生未填充场板通孔396，其中下部钝化子层131的部分395限定通孔396的底部范围。
在框220和制造阶段909(图9I)中，去除光致抗蚀剂368(图9H)且沉积源极金属化物148和漏极金属化物149，从而产生凹进SFP区191和导电场板通孔194，所述导电场板通孔194与额外的上覆源极金属化物148连接。此外，沉积源极金属化物148，使得该源极金属化物148在第二介电层154上方从导电场板通孔194延伸到源极接触件141。这完成了形成包括凹进SFP区191和SFP对准结构192、193的源极连接的场板190。可例如使用结合图3H详细描述的技术和材料来形成源极金属化物148和漏极金属化物149，且在此处并入那些细节。此时，在框222中，可通过沉积最终钝化层170和180(图1)来完成装置100，且在此处并入那些细节。
半导体装置的实施例包括具有上表面和沟道的半导体衬底、在半导体衬底的上表面上方的源极电极和漏极电极、在半导体衬底的上表面上方且在源极电极与漏极电极之间的钝化层、在源极电极与漏极电极之间在半导体衬底的上表面上方的栅极电极，以及邻近于栅极电极的导电场板。源极电极和漏极电极电耦合到沟道，所述沟道在源极电极与漏极电极之间延伸。钝化层包括在半导体衬底的上表面上方的下部钝化子层，以及在下部钝化子层上方的上部钝化子层。栅极电极包括延伸穿过钝化层的下部部分。导电场板包括延伸穿过上部钝化子层但不延伸穿过下部钝化子层的凹进区。导电场板和半导体衬底的上表面通过下部钝化子层的一部分分离。
半导体装置的另一实施例包括具有上表面和沟道的半导体衬底、在半导体衬底的上表面上方的源极电极和漏极电极、在半导体衬底的上表面上方且在源极电极与漏极电极之间的钝化层、在源极电极与漏极电极之间在半导体衬底的上表面上方的栅极电极，以及邻近于栅极电极的导电场板。源极电极和漏极电极电耦合到沟道，且沟道在源极电极与漏极电极之间延伸。钝化层包括在半导体衬底的上表面上方的下部钝化子层、在下部钝化子层上方的中间钝化子层和在中间钝化子层上方的上部钝化子层。栅极电极包括延伸穿过上部钝化子层和中间钝化子层的下部部分。导电场板包括延伸穿过上部钝化子层但不延伸穿过下部钝化子层的凹进区，其中导电场板和半导体衬底的上表面通过下部钝化子层的一部分分离，并且其中栅极电极的下部部分比导电场板更深地延伸到钝化层中。
一种形成半导体装置的方法包括在包括沟道的半导体衬底的上表面上方形成源极电极和漏极电极，其中源极电极和漏极电极电耦合到沟道，且沟道在源极电极与漏极电极之间延伸。所述方法另外包括通过在半导体衬底的上表面上沉积下部钝化子层且在下部钝化子层上方沉积上部钝化子层而在半导体衬底的上表面上方沉积钝化层。下部钝化子层由第一介电材料形成，且上部钝化子层由不同于第一介电材料的第二介电材料形成。所述方法另外包括至少部分地穿过源极电极与漏极电极之间的钝化层形成第一开口，以及在源极电极与漏极电极之间在半导体衬底上方沉积栅极电极。栅极电极包括延伸到钝化层中的第一开口中的下部部分。所述方法另外包括邻近于栅极电极穿过上部钝化子层形成第二开口，其中第二开口不延伸穿过下部钝化子层，且第二开口比第一开口浅。所述方法另外包括在半导体衬底上方且邻近于栅极电极形成导电场板。导电场板包括延伸穿过上部钝化子层中的第二开口但不延伸穿过下部钝化子层的凹进区，且导电场板和半导体衬底的上表面通过下部钝化子层的一部分分离。
前述详细描述本质上仅为说明性的，且并不意图限制主题的实施例或此类实施例的应用和使用。如本文中所使用，词语“示例性”和“例子”意指“充当例子、实例或说明”。本文中描述为示例性或例子的任何实施方案未必应理解为比其它实施方案优选或有利。此外，并不意图受到前述技术领域、背景技术或具体实施方式中呈现的任何明确或暗示的理论束缚。
尽管先前详细描述中已呈现至少一个示例性实施例，但应了解，存在大量变化。还应了解，本文中描述的一个或多个示例性实施例并不意图以任何方式限制所要求保护的主题的范围、适用性或配置。实际上，前述详细描述将向本领域的技术人员提供用于实施所描述的一个或多个实施例的方便指南。应理解，可在不脱离由权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括在提交本专利申请时的已知等效物和可预见的等效物。
出于简洁起见，本文中可不详细地描述常规的半导体制造技术。另外，本文中还可仅出于参考目的而使用某些术语，且因此这些术语并不意图为限制性的，并且除非上下文明确地指示，否则指代结构的术语“第一”、“第二”和其它此类数值术语并不暗示顺序或次序。
前文描述是指元件或节点或特征“连接”或“耦合”在一起。如本文中所使用，除非以其它方式明确地陈述，否则“连接”意指一个元件直接接合到另一元件(或直接与另一元件通信)，而不一定以机械方式接合。同样，除非以其它方式明确地陈述，否则“耦合”意指一个元件直接或间接接合到另一元件(或直接或间接与另一元件通信)，而不一定以机械方式接合。因此，尽管图中所示的示意图描绘元件的一个示例性布置，但所描绘主题的实施例中可存在额外的介入元件、装置、特征或组件。

Claims (10)

1.一种半导体装置，其特征在于，包括：
半导体衬底，所述半导体衬底具有上表面和沟道；
源极电极和漏极电极，所述源极电极和所述漏极电极在所述半导体衬底的所述上表面上方，其中所述源极电极和所述漏极电极电耦合到所述沟道，且所述沟道在所述源极电极与所述漏极电极之间延伸；
钝化层，所述钝化层在所述半导体衬底的所述上表面上方且在所述源极电极与所述漏极电极之间，其中所述钝化层包括在所述半导体衬底的所述上表面上方的下部钝化子层，以及在所述下部钝化子层上方的上部钝化子层；
栅极电极，所述栅极电极在所述源极电极与所述漏极电极之间在所述半导体衬底的所述上表面上方，其中所述栅极电极包括延伸穿过所述钝化层的下部部分；以及
导电场板，所述导电场板邻近于所述栅极电极，其中所述导电场板包括延伸穿过所述上部钝化子层但不延伸穿过所述下部钝化子层的凹进区，并且其中所述导电场板和所述半导体衬底的所述上表面通过所述下部钝化子层的一部分分离。
2.根据权利要求1所述的半导体装置，其特征在于：
所述上部钝化子层由第一介电材料形成，所述第一介电材料能使用对所述第一介电材料具有高蚀刻选择性的第一蚀刻化学物质蚀刻；并且
所述下部钝化子层由第二介电材料形成，所述第二介电材料不同于所述第一介电材料且充当所述第一蚀刻化学物质的蚀刻停止层。
3.根据权利要求1所述的半导体装置，其特征在于，另外包括：
图案化导电层，所述图案化导电层具有定位在所述钝化层上的第一部分、第二部分、第三部分和第四部分，其中
所述第一部分和所述第二部分分别形成定位在所述栅极电极的第一侧和第二侧处的第一栅极对准结构和第二栅极对准结构，并且
所述第三部分和所述第四部分形成定位在所述导电场板的第一侧和第二侧处的第一场板对准结构和第二场板对准结构。
4.根据权利要求1所述的半导体装置，其特征在于，另外包括：
第一介电层，所述第一介电层在所述钝化层上方，其中
所述栅极电极包括延伸穿过所述钝化层以接触所述半导体衬底的所述上表面的所述下部部分、从所述下部部分延伸穿过所述第一介电层的中间部分，以及耦合到所述中间部分且在所述第一介电层的上表面上方延伸的上部部分，并且
所述栅极电极的所述下部部分具有第一宽度，
所述栅极电极的所述中间部分具有大于所述第一宽度的第二宽度，并且
所述栅极电极的所述上部部分具有大于所述第二宽度的第三宽度。
5.根据权利要求1所述的半导体装置，其特征在于，所述栅极电极接触所述半导体衬底的所述上表面。
6.根据权利要求1所述的半导体装置，其特征在于，所述栅极电极接触穿过所述上部钝化子层的开口的侧壁，且接触穿过所述下部钝化子层的开口的侧壁。
7.根据权利要求1所述的半导体装置，其特征在于，所述导电场板接触所述上部钝化子层的侧壁。
8.根据权利要求1所述的半导体装置，其特征在于，所述上部钝化子层和所述下部钝化子层存在于所述栅极电极的源极侧和漏极侧上。
9.一种半导体装置，其特征在于，包括：
半导体衬底，所述半导体衬底具有上表面和沟道；
源极电极和漏极电极，所述源极电极和所述漏极电极在所述半导体衬底的所述上表面上方，其中所述源极电极和所述漏极电极电耦合到所述沟道，且所述沟道在所述源极电极与所述漏极电极之间延伸；
钝化层，所述钝化层在所述半导体衬底的所述上表面上方且在所述源极电极与所述漏极电极之间，其中所述钝化层包括在所述半导体衬底的所述上表面上方的下部钝化子层、在所述下部钝化子层上方的中间钝化子层，以及在所述中间钝化子层上方的上部钝化子层；
栅极电极，所述栅极电极在所述源极电极与所述漏极电极之间在所述半导体衬底的所述上表面上方，其中所述栅极电极包括延伸穿过所述上部钝化子层和所述中间钝化子层的下部部分；以及
导电场板，所述导电场板邻近于所述栅极电极，其中所述导电场板包括延伸穿过所述上部钝化子层但不延伸穿过所述下部钝化子层的凹进区，其中所述导电场板和所述半导体衬底的所述上表面通过所述下部钝化子层的一部分分离，并且其中所述栅极电极的所述下部部分比所述导电场板更深地延伸到所述钝化层中。
10.一种形成半导体装置的方法，其特征在于，所述方法包括：
在包括沟道的半导体衬底的上表面上方形成源极电极和漏极电极，其中所述源极电极和所述漏极电极电耦合到所述沟道，且所述沟道在所述源极电极与所述漏极电极之间延伸；
通过在所述半导体衬底的所述上表面上沉积下部钝化子层且在所述下部钝化子层上方沉积上部钝化子层而在所述半导体衬底的所述上表面上方沉积钝化层，其中所述下部钝化子层由第一介电材料形成，且所述上部钝化子层由不同于所述第一介电材料的第二介电材料形成；
至少部分地穿过所述源极电极与所述漏极电极之间的所述钝化层形成第一开口；
在所述源极电极与所述漏极电极之间在所述半导体衬底上方沉积栅极电极，其中所述栅极电极包括延伸到所述钝化层中的所述第一开口中的下部部分；
邻近于所述栅极电极穿过所述上部钝化子层形成第二开口，其中所述第二开口不延伸穿过所述下部钝化子层，且所述第二开口比所述第一开口浅；以及
在所述半导体衬底上方且邻近于所述栅极电极形成导电场板，其中所述导电场板包括延伸穿过所述上部钝化子层中的所述第二开口但不延伸穿过所述下部钝化子层的凹进区，且所述导电场板和所述半导体衬底的所述上表面通过所述下部钝化子层的一部分分离。
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