CN118156287A - 半导体器件及其生产方法 - Google Patents

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CN118156287A CN202311677621.9A CN202311677621A CN118156287A CN 118156287 A CN118156287 A CN 118156287A CN 202311677621 A CN202311677621 A CN 202311677621A CN 118156287 A CN118156287 A CN 118156287A
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C·兹莫尼格
M·卡恩
J·斯坦布伦纳
O·亨贝尔
A·科普罗斯基
T·库兹曼
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Abstract

本申请涉及一种半导体器件，包括：半导体主体，包括第一表面和第二表面；有源区，包括用于在所述第一表面与所述第二表面之间传导负载电流的至少一个半导体晶格；边缘端接区，将所述有源区与芯片边缘分离；所述边缘端接区的至少部分内的第一层，所述第一层包括硅、氮和氢，其中在原子数方面，硅与氮之比在所述第一层的至少部分中是至少3.3比4，并且其中所述第一层的至少所述部分在原子数方面包括至多百分之16的氢。

Description

半导体器件及其生产方法
技术领域
本公开涉及半导体器件的领域，且具体涉及在边缘端接区处包括具体层结构的功率半导体器件及其生产方法。
背景技术
一般是半导体器件且具体是像IGBT二极管和MOSFET之类的高功率模块对恶劣环境状况敏感。所施加的封装有时不保护功率电子器件免于环境影响。提高的湿度水平和增加的温度变化可能导致半导体器件的材料特性和阻断行为方面的急剧改变。
因此，存在改进半导体器件的抗外部应力和寿命特性的需要。
功率半导体器件通常包括：半导体主体，被配置成沿器件的两个负载端子之间的负载电流路径传导正向负载电流。
进一步地，在可控制功率半导体器件(例如，晶体管)的情况下，可以凭借被统称作栅电极的绝缘电极来控制负载电流路径。例如，在从例如驱动器单元接收到对应控制信号时，控制电极可以将功率半导体器件设置在正向导通状态和阻断状态之一中。
典型地凭借功率半导体器件的有源区来传导负载电流。有源区典型地被边缘端接区包围，该边缘端接区由芯片的边缘端接。
边缘端接区典型地不用于负载电流传导目的，而是用于安全地端接有源区并保证器件的鲁棒阻断特性。在芯片的一侧(例如，正侧)处，可以存在全部两个负载端子的电位，并且边缘端接区可以提供这些电位之间的电气路径。关于边缘端接区的主要功能(即，安全地端接有源区)，可以期望提供边缘端接区内的这些电位之间的不同电压过程。
发明内容
根据本发明，呈现了独立权利要求的主题。在从属权利要求中限定了示例性实施例的特征。
根据一实施例，一种半导体器件包括：半导体主体，包括第一表面和第二表面。所述半导体器件进一步包括：有源区，包括用于在所述第一表面与所述第二表面之间传导负载电流的至少一个半导体晶格；以及边缘端接区，将所述有源区与芯片边缘分离。所述半导体器件进一步包括：所述边缘端接区的至少部分内的第一层，所述第一层包括硅、氮和氢，其中在原子数方面，硅与氮之比在所述第一层的至少部分中是至少3.3比4，并且其中所述第一层的至少所述部分在原子数方面包括至多百分之16的氢。
根据另一实施例，一种半导体器件包括：半导体主体，包括第一表面和第二表面。所述半导体器件进一步包括：有源区，包括用于在所述第一表面与所述第二表面之间传导负载电流的至少一个半导体晶格；以及边缘端接区，将所述有源区与芯片边缘分离。所述半导体器件进一步包括：所述边缘端接区内的第一层，所述第一层包括硅、氮和氢，其中所述第一层的电导率在273K与373K之间展现局部或全局最大值，和/或其中所述第一层的电导率展现随指定最大工作温度处的提高而下降的斜率。
根据另一实施例，一种半导体器件包括：半导体主体，包括第一表面和第二表面。所述半导体器件进一步包括：有源区，包括用于在所述第一表面与所述第二表面之间传导负载电流的至少一个半导体晶格；以及边缘端接区，将所述有源区与芯片边缘分离。所述半导体器件进一步包括第一层和第二层。所述第一层至少被布置在所述边缘端接区内，所述第一层包括硅、氮和氢。所述第二层至少被布置在所述边缘端接区内，所述第二层包括硅、氮和氢。在原子数方面，硅与氮之比在所述第一层中比在所述第二层中高至少百分之10。例如，所述第一层和所述第二层两者都可以包括小于百分之16或甚至小于百分之13的氢原子。
根据另一实施例，一种半导体器件包括：半导体主体，包括第一表面和第二表面；被布置在所述第一表面上的第一负载端子和被布置在所述第二表面上的第二负载端子；有源区，包括用于在所述第一负载端子与所述第二负载端子之间传导负载电流的至少一个半导体晶格；芯片边缘，环绕所述第一表面和所述第二表面；以及边缘端接区，被布置在所述有源区与所述芯片边缘之间。在所述边缘端接区的至少部分内，所述半导体器件包括：第一层，包括硅、氮和氢，其中在所述第一层的至少部分中，硅原子的数目比氮原子的数目的82.5％大，其中在所述第一层的至少所述部分内的所有硅原子、氮原子和氢原子当中，至多16％是氢原子。
根据另一实施例，一种生产功率半导体器件的方法包括以下步骤：提供半导体主体，其包括第一表面和第二表面、包括用于在所述第一表面与所述第二表面之间传导负载电流的至少一个半导体晶格的有源区、以及将所述有源区与芯片边缘分离的边缘端接区。在所述边缘端接区的至少部分内形成第一层，所述第一层包括硅、氮和氢，其中在原子数方面，硅与氮之比在所述第一层的至少部分中是至少3.3比4，其中所述第一层的至少所述部分在原子数方面包括至多百分之16的氢。
根据另一实施例，一种生产功率半导体器件的方法包括以下步骤：提供半导体主体，其包括第一表面和第二表面、包括用于在所述第一表面与所述第二表面之间传导负载电流的至少一个半导体晶格的有源区、以及将所述有源区与芯片边缘分离的边缘端接区。在所述边缘端接区内形成第一层，所述第一层包括硅、氮和氢，其中所述第一层的电导率在273K与373K之间展现局部或全局最大值，和/或其中所述第一层的电导率展现随指定最大工作温度处的提高而下降的斜率。
根据另一实施例，一种生产功率半导体器件的方法包括以下步骤：提供半导体主体，其包括第一表面和第二表面、包括用于在所述第一表面与所述第二表面之间传导负载电流的至少一个半导体晶格的有源区、以及将所述有源区与芯片边缘分离的边缘端接区。在所述边缘端接区内形成第一层，所述第一层包括硅、氮和氢，并且在所述边缘端接区内形成第二层，所述第二层包括硅、氮和氢，其中在原子数方面，硅与氮之比在所述第一层中比在所述第二层中高至少百分之10。
根据另一实施例，一种生产功率半导体器件的方法包括以下步骤：提供半导体主体，其包括第一表面和第二表面、被布置在所述第一表面上的第一负载端子和被布置在所述第二表面上的第二负载端子、包括用于在所述第一负载端子与所述第二负载端子之间传导负载电流的至少一个半导体晶格的有源区、环绕所述第一表面和所述第二表面的芯片边缘、以及被布置在所述有源区与所述芯片边缘之间的边缘端接区，所述边缘端接区包括边缘端接结构。在所述第一负载端子上面和/或在所述边缘端接结构上面形成包括硅、氮和氢的第一层，其中在所述第一层的至少部分中，硅原子的数目比氮原子的数目的82.5％大；其中在所述第一层的至少所述部分内的所有硅原子、氮原子和氢原子当中，至多16％是氢原子。
本领域技术人员应当在阅读以下详细描述时以及在查看附图时认识到附加特征和优势。
附图说明
本公开是作为示例而非作为限制在附图的各图中图示的，在附图中，相似附图标记指代类似或相同元件。附图的元件不必相对于彼此按比例绘制。可以将各种所图示的示例的特征进行组合，除非它们彼此排斥。
图1图示了如本文描述的在边缘端接区的至少部分内包括第一层的功率半导体器件的实施例的横截面视图。
图2图示了如本文描述的在边缘端接区的至少部分内包括第一层的功率半导体器件的实施例的横截面视图。
图3图示了如本文描述的在边缘端接区的至少部分内包括第一层的功率半导体器件的进一步实施例的横截面视图。
图4A至4F示意性地图示了具有本文描述的功率半导体的第一层的不同配置的各种进一步实施例。
图5示意性地图示了本文描述的功率半导体的一个进一步实施例。
图6作为示例而图示了第一层的电导率的温度依赖性。
图7作为示例而图示了第一层和可选第二层内的不同元件的比率。
具体实施方式
本文描述的示例提供了功率半导体器件(在以下描述中，也被提及为半导体器件)。功率半导体器件包括：半导体主体，具有第一表面和第二表面。功率半导体器件具有：有源区，包括用于在第一表面与第二表面之间传导负载电流的至少一个半导体晶格。功率半导体器件包括：边缘端接区，将有源区与芯片边缘分离。此外，功率半导体器件包括下面详细描述的第一层。
在本说明书中，术语“在……上面”意味着：在这些器件结构或区的表面上或者经由一个或多个其他结构或层来施加层。从而，薄膜层可以直接处于器件结构或区上，或者可以直接延伸到另一层或元件上。还可以存在居间层或元件。相比而言，当层或元件被称作“直接处于”另一层或元件“上”或者“直接”延伸“到”另一层或元件“上”时，不存在居间层或元件。
半导体器件(诸如，高电压半导体器件(例如，半导体芯片))可以例如被配置为IGBT(绝缘栅双极晶体管)、FET(场效应晶体管)、特别地MOSFET(金属氧化物半导体FET)、JFET(结栅FET)、晶闸管、具体地GTO(门极可关断)晶闸管、BJT(双极结型晶体管)、HEMT(高电子迁移率晶体管)或二极管。作为示例，例如FET或MOSFET的源电极和栅电极可以被定位在顶侧表面上，而FET或MOSFET的漏电极可以被布置在底侧表面上。
半导体主体可以包括半导体衬底，例如，经处理的晶片或者具有外延层的晶片，该外延层在晶片的表面上或上方包括若干器件结构。半导体衬底可以包括或具有半导体材料，诸如例如Si、SiC、SiGe、GaAs、GaN、AlGaN、InGaAs、InAlAs等。例如，半导体衬底可以是包括有源区的晶片或芯片。有源区可以包括：至少一个半导体晶格，用于在分别被布置在其第一和第二表面上的第一负载端子和第二负载端子之间传导负载电流。例如，第一和第二负载端子可以由例如由金属制成的高电压导电结构形成。所有种类的金属或金属合金可以用于负载端子，尽管在许多情况下金属可以包括或具有铝或铜或者铝或铜的合金。下面进一步阐述负载端子的示例。应当注意，负载端子可以被定位为相对接近于有源区的阳极，以便在半导体器件的操作期间受制于高电场。负载端子可以被配置成在操作期间被施加有等于或大于0.6kV、1kV、2kV、3kV或4kV或5kV或6kV或6.5kV的高电压。该电压可以被施加在功率半导体器件的第一负载端子(例如，与第一负载端子连接的阳极、源极、发射极或另一导电结构)和第二负载端子(例如，半导体主体的底侧处的阴极、漏极或集电极)之间，该第二负载端子被布置在例如半导体主体的与半导体主体的其中提供该第一负载端子的表面相对的表面处。在第一和第二负载端子之间施加的电压可以例如也被称作“负载电压”、“发射极集电极电压”或“源极漏极电压”。
边缘端接区可以处于半导体主体的芯片边缘和有源区之间，例如处于第一表面附近。例如，边缘端接区可以被布置在半导体主体内接近于第一表面或毗邻第一表面。芯片边缘可以是半导体主体的横向边界。芯片边缘可以是由在制造期间将半导体主体与晶片分离而产生的切削边缘。芯片边缘可以指示半导体主体的第一表面和第二表面之间的边界。在一些示例中，芯片边缘还可以将边界限定到晶片衬底上的相邻芯片。两个或更多个这种芯片可以被放置在单个晶片上，并且每一个可以具有与其相邻芯片相关的芯片边缘。因此，边缘端接区有助于分离集成在一个晶片上的芯片。此外，边缘端接区可以用于在半导体器件的制造期间从具有多个芯片的晶片切片出个体芯片时促进边缘端接区内的个体芯片的分离。
根据本发明的不同方面，第一层可以被布置在功率半导体器件的有源区内和/或被布置在功率半导体器件的边缘端接区内。例如，第一层可以(部分地或仅)被布置在边缘端接区内，例如被布置在边缘端接结构上面。第一层可以包括硅、氮和氢。第一层可以包括下述内容或由下述内容构成：经修改的形式的化学计量氮化硅，具有增加的硅含量。
第一层可以由其成分表征。例如，在第一层的至少部分(或完整的第一层)中，硅与氮之比在原子数方面是至少3.3比4，并且第一层的至少该部分(或完整的第一层)在原子数方面包括至多百分之16的氢。在另一示例中，第一层内的硅与氮之比在原子数方面可以是至少3.6比4。例如，第一层在原子数方面包括至多百分之14的氢或至多百分之12的氢。例如，在第一层的至少部分中，硅原子的数目大于氮原子的数目的82.5％，并且在第一层的至少该部分内的所有硅原子、氮原子和氢原子当中，至多16％(或14％或12％)是氢原子。
可替换地或附加地，第一层可以由其相对于第二层的成分表征，其中第二层也包括硅、氮和氢。第二层可以包括下述内容或由下述内容构成：化学计量氮化硅，或者比第一层具有更小的与化学计量氮化硅的成分的偏离的化学计量氮化硅变体。例如，(可选)第二层的成分可以比第一层的成分更类似于化学计量氮化硅的成分。这可以尤其适用于硅、氮和氢的原子数。例如，在原子数方面，第二层中的硅与氮之比比在第一层中低。换言之，对于每个氮原子，伴随的硅原子的数目在第一层中比在第二层中大。因此，第一层包括比第二层相对更多的硅。例如，在原子数方面，硅与氮之比可以在第一层中比在第二层中高至少百分之10或甚至至少百分之20。第二层可以比第一层具有更低的电导率。第二层在原子数方面可以包括与第一层相比(基本上)相同或更低量的氢。在另一示例中，第二层在原子数方面可以包括比第一层多至多百分之10或更少的氢。例如，第二层的氢含量的上界在原子数方面可以是第一层的氢含量的百分之110。例如，第二层在原子数方面可以包括小于百分之16的氢原子。在另一示例中，第二层可以包括(在原子数方面)小于百分之14或甚至小于百分之12的氢原子。例如，第一层和第二层两者都可以包括小于百分之16或甚至小于百分之14或12的氢原子。第二层可以被布置为毗邻第一层。第二层可以被布置在第一层上面。第一和第二层可以是在单个沉积工艺期间形成的，其中全部两个层的不同化学计量法由在该单个沉积工艺期间改变离析物的比率而产生。
第一层的电导率可以随从250K至300K的温度区间中的提高的温度而提高。例如，第一层在423K处的电导率是第一层在323K处的电导率的至少150％或甚至200％。换言之，电导率可以在将第一层从323K加热到423K时提高到1.5倍或甚至2倍。
可替换地或附加地，第一层可以由其电气特性表征。例如，第一层的电导率在273K与373K之间展现局部或全局最大值。例如，第一层的电导率展现随指定最大工作温度处的提高而下降的斜率。指定最大工作温度可以处于150℃(或423K)与250℃(或523K)之间的范围内，例如175℃(或448K)。第一层的电导率可以随从250K至300K的温度区间中的提高的温度而提高。例如，第一层在423K处的电导率是第一层在323K处的电导率的至少150％或甚至200％。换言之，电导率可以在将第一层从323K加热到423K时提高到1.5倍或甚至2倍。
例如，第一层包括至多5×10-3S的电导率。例如，前述权利要求之一的半导体器件，其中第一层包括至少1×10-4S的电导率。根据另一示例，第一层包括至少2×10-2S的电导率。
例如，第一层(或第一层的至少部分)可以与半导体主体直接接触，或换言之毗邻半导体主体。可替换地，第一层可以被至少部分地(或完全地)布置在可选第三层上面。在该情况下，第三层的至少部分可以与半导体主体直接接触。第一层的至少部分可以与第三层直接接触。例如，第一层可以被直接布置在第三层上面。第三层可以是具有比第一层更大的电阻率的绝缘体。例如，第三层是氧化物，例如氧化硅。第三层可以包括局部氧化硅(LOCOS)和/或栅极氧化物。
第一层可以包括40nm至800nm的厚度。可替换地，第一层可以包括80nm至330nm的厚度。第一层可以被形成为邻接层。第一层可以是其具体化学成分的半导体器件的仅有层。例如，半导体器件中可能没有其他层或部分具有与第一层相同的化学成分或化学计量法。
例如，第一层的第一部分连接到导电第一结构，该第一结构具有与在半导体主体的第一表面上布置的第一负载端子相同的电位。例如，导电第一结构可以电连接到第一负载端子，或是第一负载端子的一部分。例如，该第一结构可以由金属或高导电性多晶硅制成。
例如，第一层的第二部分连接到导电第二结构，该第二结构具有与在半导体主体的第二表面上布置的第二负载端子相同的电位。例如，导电第二结构可以电连接到第二负载端子或具有与第二负载端子相同的电位。例如，导电第二结构可以电连接到沟道截断环或具有与沟道截断环相同的电位。例如，第二结构可以由金属或高导电性多晶硅制成。第二结构可以比第一结构更接近于芯片边缘。
第一层可以形成第一结构与第二结构之间的高欧姆导电路径。换言之，第一结构与第二结构之间的高欧姆导电路径可以由第一层提供。在功率半导体器件的阻断状态中，小泄漏电流可以沿第一层或相应地沿高欧姆导电路径而流动。利用该小泄漏电流，可以使半导体器件的处于第一层下面的部分屏蔽(外部)电荷(或外部电荷载流子)。否则，外部电荷可能降低器件的击穿电压。在第一层被布置在边缘端接区内或相应地被布置在边缘端接结构(的至少部分)上面的情况下，可以使相应部分得到屏蔽，并且因此，可以防止由其他电荷对边缘端接的击穿电压的降低。
例如，第一层是处于边缘端接区中或相应地处于边缘端接结构上面的最上层。然而，即使第一层是边缘端接区中的最上层，仍可能存在第一层上面的酰亚胺涂层，这是由于涂层不是层结构的一部分。例如，第一层可以是处于边缘端接区中或相应地处于边缘端接结构上面的最上硬钝化层。根据该示例，仅软钝化层(例如，酰亚胺涂层或基于树脂(环氧)的涂层)可以被布置在第一层上面。第一层可以是边缘端接区中的最上阻挡层。例如，第一层是在第一层上面不具有附加防湿度或不可渗透层的边缘端接区中的最上湿度阻挡层。换言之，在第一层上面可能不存在其他防湿度或湿度不可渗透层。可替换地或附加地，第一层是在第一层上面不具有附加抗离子或离子不可渗透层的边缘端接区中的最上离子阻挡层。
以下，对附图作出参考，附图形成其部分，并且在附图中作为图示而示出了在其中可以实践本发明的具体实施例。
在这点上，可以参考所描述的各图的取向而使用方向术语，诸如“顶”、“底”、“在……下面”、“前”、“在……后面”、“后”、“首”、“尾”、“在……上面”等。因为可以以多个不同取向定位实施例的部分，所以方向术语用于图示目的且决不进行限制。应当理解，可以利用其他实施例，并且在不脱离本发明范围的情况下可以作出结构或逻辑改变。因此，以下详细描述不应在限制意义上采取，并且本发明的范围由所附权利要求书限定。
现在将详细参考各种实施例，其一个或多个示例在各图中图示。每个示例是作为解释而提供的，而不意在作为本发明的限制。例如，被图示或描述为一个实施例的一部分的特征可以在其他实施例上或结合其他实施例而使用，以产生又一实施例。意图在于，本发明包括这种修改和变型。使用不应被理解为限制所附权利要求书的范围的具体语言来描述示例。附图不是按比例绘制的，而是仅出于图示性目的。为了清楚，相同元件或制造步骤已经由不同附图中的相同附图标记指定，如果未以其他方式声明的话。
如本说明书中使用的术语“水平的”意在描述与半导体衬底或半导体结构的水平表面基本平行的取向。这可以是例如半导体晶片或管芯或芯片的表面。例如，下面提及的第一横向方向X和第二横向方向Y两者可以是水平方向，其中第一横向方向X和第二横向方向Y可以垂直于彼此。
如本说明书中使用的术语“垂直的”意在描述与水平表面基本上垂直(即，与半导体晶片/芯片/管芯的表面的法向平行)布置的取向。例如，下面提及的延伸方向Z可以是与第一横向方向X和第二横向方向Y两者垂直的延伸方向。延伸方向Z在本文中也被称作“垂直方向Z”。
在本说明书中，n掺杂被称作“第一导电类型”，而p掺杂被称作“第二导电类型”。可替换地，可以采用相反掺杂关系，使得第一导电类型可以是p掺杂的并且第二导电类型可以是n掺杂的。
在本说明书的上下文中，术语“欧姆接触”、“电接触”、“欧姆连接”和“电连接”意在描述在半导体器件的两个区、区段、区域、部分或部件之间、或者在一个或多个器件的不同端子之间、或者在半导体器件的端子或金属化件或电极和部分或部件之间存在低欧姆电连接或低欧姆电流路径，其中“低欧姆”可以意味着相应接触部的特性实质上不受欧姆电阻影响。进一步地，在本说明书的上下文中，术语“接触”意在描述在相应半导体器件的两个元件之间存在直接物理连接；例如，两个元件之间的过渡与彼此接触可能不包括进一步的中间元件等等。
另外，在本说明书的上下文中，如果未以其他的方式声明，术语“电绝缘”是在其一般有效理解的上下文中使用的，且因而意在描述彼此分离地定位两个或更多个部件并且不存在连接那些部件的欧姆连接。然而，部件彼此电绝缘可能仍耦合到彼此，例如机械耦合和/或电容耦合和/或电感耦合。举例而言，电容器的两个电极可以彼此电绝缘，且同时机械和电容耦合到彼此，例如凭借绝缘，例如电介质。
本说明书中描述的具体实施例涉及但不限于功率半导体器件，例如，可在功率转换器或电源内使用的功率半导体器件。因此，在实施例中，这种器件可以被配置成携带要被馈送到负载和/或相应地由功率源提供的负载电流。例如，功率半导体器件可以包括一个或多个有源功率半导体单元晶格，诸如单片集成二极管晶格、单片集成二极管晶格的衍生物(例如，两个防串联连接的二极管的单片集成晶格)、单片集成晶体管晶格，例如单片集成MOSFET或IGBT晶格和/或其衍生物。这种二极管/晶体管晶格可以集成在功率半导体模块中。多个这种晶格可以构成在功率半导体器件的有源区内布置的晶格场。
如本说明书中使用的术语“功率半导体器件”意在描述具有高电压阻断和/或高电流携带能力的单个芯片上的半导体器件。换言之，取决于相应应用，这种功率半导体器件意在用于高电流，典型地处于安培范围中，例如最多数十或数百安培，和/或这种功率半导体器件意在用于高电压，典型地处于15V以上，更典型地100V及以上，例如最多至少400V或甚至更多，例如最多至少3kV或者甚至最多10kV或更多。
例如，如本申请中使用的术语“功率半导体器件”不涉及用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。
本说明书特别地涉及体现为二极管、MOSFET或IGBT的功率半导体器件，即，单极或双极功率半导体晶体管或二极管或者其衍生物。
例如，下面描述的功率半导体器件可以是例如展现条晶格配置(或细胞/针形晶格配置)的单个半导体芯片，且可以被配置成被采用作为低、中和/或高电压应用中的功率部件。然而，本文提出的技术教导还可以被应用于具有细胞/针形晶格配置的功率半导体器件。
图1图示了根据一个或多个实施例的功率半导体器件1的水平投影的截面。功率半导体器件1展现了例如IGBT配置或二极管配置或RC-IGBT配置。功率半导体器件1包括耦合到第一负载端子11和第二负载端子12的半导体主体10。有源区1-2被配置成在第一负载端子11与第二负载端子12之间传导负载电流。半导体主体10可以包括第一导电类型的漂移区。
如例如在图2中所图示，半导体主体10可以夹在第一负载端子11与第二负载端子12之间。因此，功率半导体器件1可以展现垂直配置，根据该垂直配置，负载电流遵循与垂直方向Z基本平行的路径。有源区1-2可以由边界1-20限制，在该边界1-20处，有源区1-2过渡到边缘端接区1-3中，边缘端接区1-3进而由芯片边缘1-4端接。在边缘端接区1-3内，功率半导体器件1包括边缘端接结构25。边缘端接结构25可以被至少部分地布置在半导体主体10内，例如邻近于功率半导体器件1的第一表面或正侧。
本文中，术语有源区和边缘端接区是在本领域技术人员典型地与这些术语相关联的技术上下文中使用的。相应地，有源区1-2的目的主要是确保负载电流传导，而边缘端接区1-3被配置成可靠地端接有源区1-2，例如在导通状态期间和在阻断状态期间就电场的过程而言。
在半导体主体10的第一表面(例如，功率半导体器件1的正侧)处，全部两个负载端子11、12的电位可以存在，并且边缘端接区1-3可以被配置成在这些电位之间平衡，例如，以防止电击穿。例如，在芯片边缘1-4处，第二负载端子12的电位可以沿半导体主体10的完全垂直延伸而存在。沿边缘端接区1-3或相应地沿边缘端接结构25，电位可以从第一负载端子11的电位过渡到第二负载端子12的电位。这可以特别适用于边缘端接区1-3的或相应地边缘端接结构25的横向延伸。例如，在边缘端接区1-3的或相应地边缘端接结构25的第一侧上，电位等于或类似于第一负载端子11的电位，并且在边缘端接区1-3的或相应地边缘端接结构25的第二侧上，电位等于或类似于第二负载端子12的电位。所述第一侧更接近于有源区1-2，而所述第二侧更接近于芯片边缘1-4。
在边缘端接区1-3的至少部分内，半导体器件1包括第一层30。第一层30可以仅被布置在边缘端接区1-3内或延伸到有源区1-2中。根据一些实施例，第一层30可以仅被布置在有源区1-2内。这在图2和3中以非常示意性的方式示出。以下，图4A至4F示出了具有第一层30的各种实现方式的更详细实施例。第一层30被布置在半导体主体10上面。
根据依照图2至4的一些实施例，第一层30包括在原子数方面至少3.3比4的硅与氮之比以及在原子数方面至多百分之16或甚至至多百分之13的氢。根据一些实施例，第一层30的电导率在273K与373K之间展现局部或全局最大值。根据一些实施例，第一层30的电导率展现随指定最大工作温度处的提高而下降的斜率。指定最大工作温度可以处于150℃(或423K)与250℃(或523K)之间的范围内，例如175℃(或448K)。第一层30的电导率被示作图6中的示例。当然，曲线图的过程仅是示例而不限制本发明的范围。
根据图2的实施例，第一层30被直接布置在半导体主体10上面且毗邻半导体主体10。第一层30是处于边缘端接区1-3中或相应地处于边缘端接结构25上面的半导体器件1的最上层。然而，甚至在第一层30是边缘端接区1-3中的最上层的情况下，仍可能存在第一层30上面的酰亚胺涂层60(如图4A至4F中所描绘)，这是由于酰亚胺涂层60由于缺少层形状而不被视为层。因此，第一层30是边缘端接区1-3中的最上阻挡层。因此，第一层30可以被用作钝化层。
现在参考图3的实施例，半导体器件1包括附加第二层40，其中第二层40也包括硅、氮和氢。第二层40中的硅与氮之比在原子数方面比在第一层30中低。因此，第一层30包括比第二层40相对更多的硅。例如，在原子数方面，硅与氮之比可以在第一层30中比在第二层40中高至少百分之10或甚至至少百分之20。第二层40可以比第一层30具有更低的电导率。第二层40包括小于百分之16或甚至小于百分之13的氢原子。根据实施例，第一层30和第二层40两者包括小于百分之16或甚至小于百分之13的氢原子。第二层40被布置在第一层30上面且毗邻第一层30。第二层40可以是附加钝化层。第二层40可以仅被布置在边缘端接区1-3内或延伸到有源区1-2中。
此外，根据图3的实施例，半导体器件1包括附加第三层50。第三层50包括氧化硅。第三层50可以由与在有源区1-2中提供的栅极氧化物相同的材料构成，或甚至是与在有源区1-2中提供的栅极氧化物相同的层。第三层50可以包括局部氧化硅(LOCOS)。第一层30被布置在第三层50上面。第一层30的至少部分接触第三层50。第三层50可以使第一层针对半导体主体10电绝缘。第三层50和第一层30可以是在单个沉积工艺期间形成的，其中全部两个层30、50的不同化学计量法由在单个沉积工艺期间改变离析物和/或离析物的比率而产生。此外，第二层40还可以是(可选地)在相同单个沉积工艺期间形成的。在该情况下，所有三个层(第一、第二和第三层30、40、50)可以是在单个沉积工艺期间形成的。
现在参考图4A至4F，解释其中描绘的各种实施例之间的一些类似性。边缘端接区1-3或相应地边缘端接结构25包括VLD(横向变掺杂)区域251。在VLD区域251内，第二导电类型(与第一导电类型相反)的掺杂浓度可以随与芯片边缘1-4的距离的减小而降低，例如，以增量或连续地。VLD区域251可以包括具有向芯片边缘1-4提高(例如，以增量或连续地)的第一导电类型的掺杂浓度的部分。然而，VLD区域是广为人知的，因此，详细描述被视为可省略的。
第一层30可以被至少部分地布置在VLD区域251上面。第一层30可以在VLD区域251的外边缘2511周围横向居中。外边缘2511可以是VLD区域251的与芯片边缘1-4最接近的边缘。这可以使易受芯片外的电荷攻击到特殊程度的芯片部分(外边缘2511)得到屏蔽，从而降低对电击穿的易受攻击性。
在边缘端接区1-3的第二侧上，半导体器件1包括第一导电类型的掺杂区122。掺杂区可以是沟道截断环。如上面一般描述的那样，掺杂区122可以具有第二负载端子12的电位。可替换地或附加地，半导体器件1可以包括与芯片边缘1-4接近且处于边缘端接区1-3的第二侧上的金属结构121。掺杂区122和/或金属结构121可以被视为在半导体器件的操作期间展现第二负载端子12的电位的导电第二结构。在半导体器件1的操作中，可以在第一负载端子11与掺杂区122和/或金属结构121之间施加负载电压。
半导体器件1还包括电连接到第一负载端子11的导电第一结构111。导电第一结构111具有第一负载端子11的电位。在图4的实施例中，第一结构111是第一负载端子11的一部分。在半导体器件1的操作中，可以在第一结构111与掺杂区122和/或金属结构121之间施加负载电压。
仍参考图4A至4F，第一层30是处于边缘端接区1-3中或相应地处于VLD区域251上面的半导体器件1的最上层。然而，甚至在第一层30是边缘端接区1-3中的最上层的情况下，在第一层30上面存在酰亚胺涂层60，这是由于酰亚胺涂层60由于缺少层形状而不被视为层。根据示例，第一层30是边缘端接区1-3中和边缘端接结构25上面的最上硬钝化层。相应地，仅软钝化层——酰亚胺涂层60——被布置在第一层30上面。因此，第一层30是边缘端接区1-3中的最上阻挡层。因此，第一层30可以被用作钝化层。第三层的不同示例由层51和52提供。
根据图4A的实施例，第一层30被布置在LOCOS(局部氧化硅)层51上面。层51连续地从第一结构111延伸到掺杂区112和/或金属结构121。第一层30连续地从第一结构111延伸到掺杂区122和/或金属结构121。因此，第一层30提供第一结构111或相应地第一负载端子11与作为金属结构121的导电第二结构之间的均质高欧姆导电路径到掺杂区122。
根据图4B的实施例，第一层30与半导体主体10直接接触。因此，第一层30的至少部分被直接布置在半导体主体10上面。然而，第一层30的另一部分或如所描绘的那样更另一部分被布置在氧化层52上面。氧化层52可以或可以不使第一层30针对沟道截断环122电绝缘。在第一结构111(或相应地第一负载端子11)与第一层30之间存在间隙，因此第一结构111(或相应地第一负载端子11)和第一层30不毗邻彼此。因此，在第一结构111(或相应地第一负载端子11)与第一层30之间不存在电连接。
根据图4C的实施例，在第一结构111(或相应地第一负载端子11)与第一层30之间也存在间隙。第一层30被主导地(例如，对于其横向延伸的至少百分之80或甚至至少百分之90)布置在氧化层52上面。然而，第一层30的部分凸出到氧化层52中。凸出部31可以至少部分地沿垂直方向Z延伸。第一层30可以包括沿凸出部31的恒定厚度。凸出部31可以完全延伸通过氧化层52，从而将它物理地分离成分离部分。凸出部31可以物理地接触半导体主体。甚至可以通过由凸出部31提供的电连接来建立通过第一层30到半导体器件1的部分的高欧姆导电路径。在本示例中，沟道截断环122和VLD区域251可以由经由凸出部31通过第一层30的高欧姆导电路径来连接。
图4D的实施例类似于图4A的实施例，包括更大数目的凸出部31。图4F的实施例，第一层30可以包括多于两个或多于三个凸出部31，例如五个凸出部31。凸出部31中的每一个可以物理和/或电接触半导体主体10。
图4D的实施例类似于图4A的实施例。根据图4D的实施例，没有金属结构121被布置在沟道截断环122上面。不像在图4A中那样，未提供第一层30的到第二负载端子12的电位的连接。第一层30仅电连接到第一结构111(或相应地第一负载端子11)。
根据图4E的实施例，第一层30被布置在LOCOS层51上面(类似于图4A)。第一层30是电浮动的。层51连续地从第一结构111延伸到掺杂区122和/或金属结构121。第一层30被完全布置在氧化层51上面。氧化层51沿第一层30的完全横向延伸而提供第一层针对半导体主体10的电绝缘。在第一结构111(或相应地第一负载端子11)与第一层30之间存在间隙，因此，第一结构111(或相应地第一负载端子11)和第一层30不毗邻彼此。因此，在第一结构111(或相应地第一负载端子11)与第一层30之间不存在电连接。在金属结构121与第一层30之间存在间隙，因此，金属结构121和第一层30不毗邻彼此。因此，在金属结构121与第一层30之间不存在电连接。沟道截断环122与第一层30之间的电绝缘由氧化层51提供。第一层30的剩余部分由酰亚胺涂层60封装。
边缘端接结构25的另一示例是环型边缘端接，例如p环边缘端接，如图5中所描绘。根据实施例，边缘端接结构25包括第二导电类型的多个半导体区252。半导体区252中的每一个可以与相应场板253连接，该相应场板253被布置在半导体主体10上面。半导体区252中的每一个可以涵盖有源区1-2。可以通过一个或多个绝缘层53、54来使场板253针对半导体主体10绝缘。层53、54中的至少一个或全部两个可以包括氧化物或氮化物，例如氧化硅或氮化硅。例如，接触插塞或通孔可以延伸通过该至少一个绝缘层53、54。场板253可以包括导电材料，例如金属或高掺杂多晶硅。在所描绘的实施例中，边缘端接结构25包括：进一步的场板254，夹在绝缘层53、54之间且电连接到场板253中的相应场板。
根据实施例，半导体器件1进一步包括：金属结构121，接近于芯片边缘1-4且处于边缘端接区1-3的第二侧上；以及掺杂区123，处于金属结构121下面。金属结构121下面的掺杂区123在半导体器件的操作期间展现第二负载端子12的电位。在半导体器件1的操作中，在第一负载端子11(或相应地导电第一结构111)与掺杂区122和/或金属结构121之间施加负载电压。
第一层30被布置在场板253上面以及至少一个绝缘层53、54上面。第一层30形成连接金属结构121和第一负载端子11的高欧姆路径。此外，场板253连接到金属结构121与第一负载端子11之间的高欧姆路径。高欧姆路径可以提供场板253、金属结构121和第一负载端子11相对于彼此的所定义的分布电位。负载电压以所定义的方式沿由第一层30提供的高欧姆路径而分布在场板253、金属结构121和第一负载端子11之间。
在图6中，描绘了y轴上的电导率σ相对于x轴上的温度T的示例性曲线图。电导率σ是以西门子为单位给出的，而温度T是以开尔文(K)为单位给出的。然而，应当注意，该曲线图仅是示例，而不限制本申请的范围。而且，电导率σ依赖于温度T的非常不同的分布是可能的。第一层30的电导率σ可以随从250K至300K的温度区间中的提高的温度T而提高。例如，第一层30在423K处的电导率σ是第一层30在323K处的电导率σ的至少150％或甚至200％。换言之，电导率σ可以在将第一层30从323K加热到423K时提高到1.5倍或甚至2倍。
仍参考图6，第一层30的电导率σ在273K与373K之间展现局部或全局最大值。例如，第一层30的电导率σ展现随指定最大工作温度处的提高而下降的斜率。指定最大工作温度可以处于150℃(或423K)与250℃(或523K)之间的范围内，例如175℃(或448K)。第一层30的电导率σ可以随从250K至300K的温度区间中的提高的温度而提高。例如，第一层30在423K处的电导率σ是第一层30在323K处的电导率σ的至少150％或甚至200％。换言之，电导率σ可以在将第一层30从323K加热到423K时提高到1.5倍或甚至2倍。
现在参考图7，作为示例而图示了在半导体器件1的实施例中第一层30和可选第二层内的不同元素在原子数方面之比。相对于半导体器件1的沿垂直方向Z的深度在曲线图的y轴上以任意单位描绘了元素硅Si、氮N和氢H的相应份额，沿垂直方向Z的深度被描绘在曲线图的x轴上。层30和40可以展现如图3中所示的分布。在从第二层40过渡到第一层30时，硅Si的份额增加，而氮N的份额减小。小重叠可能由于测量的准确度的约束而发生。氢的浓度可以在全部两个层30、40中保持在相同水平处。在其他实施例中，氢的份额或浓度可能甚至在从第二层40过渡到第一层30处减小。例如，氢在原子数方面的含量可以是在第二层40中百分之12+/-1以及在第一层30中百分之10+/-1。
应当注意，已经利用(ToF-)SIMS测量确定了三个元素N、Si、H的原子数及其相应份额或浓度。因此，本申请中的与原子数相关的所有值都与该种类的测量相关。
第一层30的与非化学计量氮化硅层相比的有益电气和化学特性与其氢含量相联系。因此，在本申请中提供的氢含量的上界基于下述见解：第一层30的期望特性与百分之16以下的氢含量相联系，且关于百分之14以下或甚至百分之12以下的氢含量甚至更好。
尽管本文已经图示和描述了具体示例，但本领域技术人员应当领会，在不脱离本发明范围的情况下，可以用多种可替换和/或等同实现方式替代所示出和描述的具体示例。本申请意在覆盖本文讨论的具体示例的任何适配或变型。因此，意图在于，本发明仅受权利要求书及其等同物限制。
应当注意，可以独立地或结合本文档中公开的其他方法和器件而使用如本文档中概述的方法和器件，包括其优选实施例。另外，在器件的上下文中概述的特征也适用于对应方法，并且反之亦然。此外，可以任意地组合本文档中概述的方法和器件的所有方面。特别地，可以以任意方式将权利要求书的特征彼此组合。
应当注意，描述和附图仅图示了所提出的方法和系统的原理。本领域技术人员将能够实现各种布置，尽管本文未明确描述或示出，但该各种布置体现了本发明的原理且被包括在其精神和范围内。此外，本文档中概述的所有示例和实施例主要明确意在仅用于解释目的，以帮助读者理解所提出的方法和系统的原理。此外，本文中提供本发明的原理、方面和实施例以及其具体示例的所有声明意在涵盖其等同物。

Claims (22)

1.一种半导体器件(1)，包括：
-半导体主体(10)，包括第一表面和第二表面；
-有源区(1-2)，包括用于在所述第一表面与所述第二表面之间传导负载电流的至少一个半导体晶格；
-边缘端接区(1-3)，将所述有源区(1-2)与芯片边缘(1-4)分离；
-所述边缘端接区(1-3)的至少部分内的第一层(30)，所述第一层(30)包括硅、氮和氢：
○其中在原子数方面，硅与氮之比在所述第一层(30)的至少部分中是至少3.3比4，并且
○其中所述第一层(30)的至少所述部分在原子数方面包括至多百分之16的氢。
2.如权利要求1所述的半导体器件(1)，其中所述第一层(30)在原子数方面包括至多百分之13的氢。
3.一种半导体器件(1)，包括：
-半导体主体(10)，包括第一表面和第二表面；
-有源区(1-2)，包括用于在所述第一表面与所述第二表面之间传导负载电流的至少一个半导体晶格；
-边缘端接区(1-3)，将所述有源区与芯片边缘(1-4)分离，
-所述边缘端接区(1-3)内的第一层(30)，所述第一层(30)包括硅、氮和氢：
○其中所述第一层的电导率在273K与373K之间展现局部或全局最大值，
○和/或其中所述第一层的电导率展现随指定最大工作温度处的提高而下降的斜率。
4.如前述权利要求之一所述的半导体器件(1)，其中所述第一层(30)的电导率随从250K至300K的温度区间中的提高的温度而提高。
5.如前述权利要求之一所述的半导体器件(1)，其中所述第一层(30)的电导率随从373K至473K的温度区间中的提高的温度而降低。
6.如前述权利要求之一所述的半导体器件(1)，其中所述第一层(30)在323K处的电导率是所述第一层在423K处的电导率的至少150％。
7.如前述权利要求之一所述的半导体器件(1)，其中所述第一层(30)的第一部分连接到导电第一结构(111)，所述第一结构(111)具有与在所述半导体主体(10)的第一表面上布置的第一负载端子(11)相同的电位。
8.如前述权利要求之一所述的半导体器件(1)，其中所述第一层(30)的第二部分连接到导电第二结构(121)，所述第二结构(121)具有与在所述半导体主体(10)的第二表面上布置的第二负载端子(12)相同的电位。
9.如权利要求8和9所述的半导体器件(1)，其中所述第一结构(111)与所述第二结构(121)之间的高欧姆导电路径由所述第一层(30)形成。
10.如前述权利要求之一所述的半导体器件(1)，其中所述第一层(30)在从273K至473K的温度范围内包括至多5×10-3S的电导率。
11.如前述权利要求之一所述的半导体器件(1)，其中所述第一层(30)包括至少1×10- 4S或至少2×10-2S的电导率。
12.如前述权利要求之一所述的半导体器件(1)，其中所述第一层(30)包括40nm至800nm的厚度。
13.如前述权利要求之一所述的半导体器件(1)，其中所述第一层(30)被形成为邻接层，并且其中所述第一层(30)是其具体化学成分的仅有层。
14.如前述权利要求之一所述的半导体器件(1)，进一步包括第三层(50)，
○其中所述第三层(50)与所述半导体主体(10)直接接触，并且
○其中所述第一层(30)被至少部分地布置在所述第三层(50)上面。
15.如前述权利要求1至14之一所述的半导体器件(1)，其中所述第一层(30)与所述半导体主体(10)直接接触。
16.如前述权利要求1至15之一所述的半导体器件(1)，进一步包括第二层(40)，所述第二层(40)包括硅、氮和氢，其中在原子数方面，硅与氮之比在所述第二层(40)中比在所述第一层(30)中低。
17.一种半导体器件(1)，包括：
-半导体主体(10)，包括第一表面和第二表面；
-有源区(1-2)，包括用于在所述第一表面与所述第二表面之间传导负载电流的至少一个半导体晶格；
-边缘端接区(1-3)，将所述有源区(1-2)与芯片边缘(1-4)分离，
-至少处于所述边缘端接区(1-3)内的第一层(30)，所述第一层(30)包括硅、氮和氢，
-至少处于所述边缘端接区(1-4)内的第二层(40)，所述第二层包括硅、氮和氢，
-其中在原子数方面，硅与氮之比在所述第一层(40)中比在所述第二层(40)中高至少百分之10。
18.如权利要求16或17之一所述的半导体器件(1)，其中所述第二层(40)在原子数方面包括至多百分之16的氢。
19.如权利要求16至18之一所述的半导体器件(1)，其中所述第二层(40)被布置在所述第一层(30)上面。
20.如权利要求1至19之一所述的半导体器件(1)，其中所述第一层(30)是在所述第一层(30)上面没有附加防湿度层的所述边缘端接区(1-3)中的最上阻挡层。
21.一种半导体器件(1)，包括：
-半导体主体(10)，包括第一表面和第二表面；
-被布置在所述第一表面上的第一负载端子(11)和被布置在所述第二表面上的第二负载端子(12)；
-有源区(1-2)，包括用于在所述第一负载端子(11)与所述第二负载端子(12)之间传导负载电流的至少一个半导体晶格；
-芯片边缘(1-4)，环绕所述第一表面和所述第二表面；
-边缘端接区(1-3)，被布置在所述有源区(1-2)与所述芯片边缘(1-4)之间，所述边缘端接区(1-3)包括边缘端接结构(25)；
-其中在所述第一负载端子(11)上面和/或在所述边缘端接结构(25)上面，所述半导体器件(1)包括：第一层(30)，包括硅、氮和氢；
○其中在所述第一层的至少部分中，硅原子的数目比氮原子的数目的82.5％大；
○其中在所述第一层的至少所述部分内的所有硅原子、氮原子和氢原子当中，至多12％是氢原子。
22.一种用于制造半导体器件(1)的方法，包括：
-提供半导体主体(10)，包括
○第一表面和第二表面；
○包括用于在所述第一表面与所述第二表面之间传导负载电流的至少一个半导体晶格的有源区(1-2)；
○将所述有源区与芯片边缘(1-4)分离的边缘端接区(1-3)，
-在所述边缘端接区(1-3)内形成第一层(30)，所述第一层(30)包括硅、氮和氢：
○其中在原子数方面，硅与氮之比在所述第一层的至少部分中是至少3.3比4；
○其中所述第一层的至少所述部分在原子数方面包括至多百分之16的氢。
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