CN118116914A - 具有盒屏蔽件的多级封装衬底 - Google Patents

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R·M·穆卢干
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Abstract

本申请公开了具有盒屏蔽件的多级封装衬底。一种电子设备(100)包括多级封装衬底(110)，该多级封装衬底具有第一级(L1)、第二级(L2)、第三级(L3)、在第二级(L2)中延伸的导电信号迹线(131、132)以及围绕导电信号迹线(131、132)的一部分的导电盒屏蔽件(120)。该电子设备(100)包括半导体管芯(118)，该半导体管芯附接到多级封装衬底(110)并具有耦合到导电信号迹线(131、132)的一端的导电结构(119)。该电子设备(100)包括封装结构(108)，该封装结构包围半导体管芯(118)和多级封装衬底(110)的一部分。

Description

具有盒屏蔽件的多级封装衬底
背景技术
低串扰和电磁干扰(EMI)性能对于高速电子设备和系统很重要，该高速电子设备和系统诸如为平板显示链路(FPD-Link)或其他高速数字视频接口电路、射频(RF)放大器、高速多路复用器等。随着这些设备增加多通道能力和更高的IO计数，低EMI辐射和串扰抗扰性变得更加困难，特别是对于紧凑型系统设计中的小形状因数设备。拼接通孔阵列可以提供屏蔽电场和减少串扰的一些益处，但是钻孔通孔阵列会泄漏电场，并且不能提供EMI和串扰性能的完整解决方案。
发明内容
在一个方面，一种电子设备包括多级封装衬底、半导体管芯和封装结构。多级封装衬底具有第一级、第二级、第三级、在第二级中延伸的导电信号迹线以及围绕导电信号迹线的一部分的导电盒屏蔽件。半导体管芯附接到多级封装衬底并具有耦合到导电信号迹线的一端的导电结构。封装结构包封半导体管芯和多级封装衬底的一部分。
在另一方面，一种多级封装衬底包括第一级、在第一级上并具有导电信号迹线的第二级、在第二级上的第三级以及导电盒屏蔽件，该导电盒屏蔽件包括围绕导电信号迹线的一部分的第一级、第二级和第三级的邻接导电金属结构。
在另一方面，一种制造电子设备的方法包括形成多级封装衬底的第一级、第二级和第三级，该多级封装衬底具有导电盒屏蔽件，该导电盒屏蔽件围绕导电信号迹线的一部分并包括屏蔽件顶部、屏蔽件底部以及相对的第一屏蔽件侧壁和第二屏蔽件侧壁。形成第一级包括：形成具有图案化的第一导电迹线特征部的第一迹线层，屏蔽件顶部包括第一导电迹线特征部的第一个的一部分；在第一导电迹线特征部上形成具有图案化的第一导电通孔特征部的第一通孔层；以及在第一导电迹线特征部之上和之间以及在第一导电通孔特征部之间形成第一介电层。形成第二级包括：在第一导电通孔特征部上和在第一介电层上形成具有图案化的第二导电迹线特征部的第二迹线层，第一屏蔽件侧壁包括图案化的第二导电迹线特征部中的第一个的一部分，第二屏蔽件侧壁包括图案化的第二导电迹线特征部中的第二个的一部分，导电信号迹线包括图案化的第二导电迹线特征部中的第三个；在第二导电迹线特征部上形成具有图案化的第二导电通孔特征部的第二通孔层，第一屏蔽件侧壁包括第二导电通孔特征部中的第一个的一部分，第二屏蔽件侧壁包括第二导电通孔特征部中的第二个的一部分；以及在第二导电迹线特征部之上和之间以及在第二导电通孔特征部之间形成第二介电层。形成第三级包括：在第二导电通孔特征部上和在第二介电层上形成具有图案化的第三导电迹线特征部的第三迹线层，屏蔽件底部包括第三导电迹线特征部中的第一个的一部分；以及在第三导电迹线特征部之上和之间形成第三介电层。
附图说明
图1为多级封装衬底中具有盒屏蔽件的电子设备的顶部透视图。
图1A为图1的电子设备的底部透视图。
图1B为沿图1中的线1B-1B截取的电子设备的剖面侧视图。
图1C为沿图1D中的线1C-1C截取的电子设备的局部剖面侧视图。
图1D为沿图1C中的线1D-1D截取的电子设备的剖面俯视图。
图1E为图1-图1D的电子设备的多级封装衬底中的盒屏蔽件的局部透视图。
图1F为图1-图1E的电子设备的多级封装衬底中的盒屏蔽件的局部俯视图。
图1G为图1-图1E的电子设备的多级封装衬底中的两个盒屏蔽件的局部透视图。
图2为在多级封装衬底中制造具有盒屏蔽件的电子设备的方法的流程图。
图3-图9示出根据图2的方法正在进行制造加工的图1-图1G的电子设备。
图10为串扰性能的曲线图。
具体实施方式
在附图中，相同的附图标记自始至终指代相同的元件，并且各种特征不一定按比例绘制。此外，术语“耦合”或“耦接”包括间接或直接的电气或机械连接或其组合。例如，如果第一设备耦合到第二设备或者与第二设备耦合，则该连接可以是通过直接电连接，或者通过经由一个或多个中间设备和连接部的间接电连接。除非另有说明，否则数值前的“约”、“大约”或“基本上”是指所述数值的+/-10％。各种电路、系统和/或部件的一个或多个操作特性在下文中在功能的上下文中进行描述，这些功能在一些情况下是在电路通电和操作时由各种结构的配置和/或互连产生的。
图1-图1G示出具有邻接的金属盒屏蔽件120的电子设备100，该金属盒屏蔽件120围绕多级封装衬底110中的一个或多个信号迹线的一部分，并且为具有低串扰和低EMI(例如，低至-60dB及以外)的高速电路提供了解决方案，同时为高速数字视频接口电路、RF放大器、高速多路复用器和其他高速电路应用提供了高IO计数和紧凑的封装大小。所描述的示例提供了类似于同轴电缆的性能优势，该同轴电缆使用集成在多级封装衬底中的横向金属盒传输线结构，以满足给定系统设计的适用的低串扰和EMI要求。
图1和图1A分别示出顶部和底部透视图，图1B示出沿图1中的线1B-1B截取的剖面侧视图，图1C示出沿图1D中的线1C-1C截取的局部剖面侧视图，并且图1D示出沿图1C中的线1D-1D截取的剖面俯视图。图1E示出多级封装衬底中的盒屏蔽件的局部透视图，图1F是盒屏蔽件的局部俯视图，并且图1G是电子设备100的多级封装衬底中的两个盒屏蔽件的局部透视图。电子设备100被示出在三维空间中的示例位置或取向，其具有第一方向X、垂直(正交)的第二方向Y以及分别垂直(正交)于第一方向X和第二方向Y的第三方向Z，并且沿着这些方向中的任意两个方向的结构或特征部彼此正交。
电子设备100包括由封装结构108(诸如模塑塑料)包封的半导体管芯118(图1B)。如图1和图1A最佳所示，电子设备100具有暴露在底部和四个横侧面上的导电引线109(例如，铜、铝或其他导电金属)。电子设备分别具有相对的第一侧面101和第二侧面102(例如，底侧和顶侧)，它们沿着第三方向Z彼此间隔开。在图示的取向中，封装结构108和电子设备100具有沿着第一方向X彼此间隔开的横向相对的第三侧面103和第四侧面104，以及沿着第二方向Y彼此间隔开的相对的第五侧面105和第六侧面106。在一个示例中，侧面101-106具有基本上平坦的外表面。在其他示例中，侧面101-106中的一个或多个具有曲线、成角度的特征部或其他非平面的表面特征部。
半导体管芯118具有导电特征部119(图1B、图1F和图1G)，诸如铝或铜键合焊盘或键合柱或焊球，其机械地附接到多级封装衬底110的导电金属特征部并与其形成电连接部。半导体管芯118包括一个或多个电子部件，诸如高速数字视频接口电路、RF放大器、高速多路复用器或其他高速电路系统。半导体管芯118的电路系统被电耦合到多级封装衬底110的导电金属特征部，以形成集成电路(IC)电子设备100。如图1-图1B所示，封装结构108包封半导体管芯118和多级封装衬底110的顶侧。
如图1C最佳所示，多级封装衬底110具有第一级L1、在第一级L1上(例如，下方)的第二级L2和在第二级L2上(例如，下方)的第三级L3。在其他示例中，多级封装衬底110可以具有多于三个级。各个级L1-L3在第一方向和第二方向的相应平面(例如，X-Y平面)中延伸，并且包括导电金属迹线和通孔特征部以及其间的介电材料。迹线和通孔特征部是或包括铜、铝或其他导电金属或其组合。第一级L1包括具有图案化的第一导电迹线特征部121的第一迹线层111。第一级L1包括具有图案化的第一导电通孔特征部122的第一通孔层112。第一级L1还包括在第一导电迹线特征部121之上和之间以及在第一导电通孔特征部122之间延伸的第一介电层123。
第二级L2包括具有图案化第二导电迹线特征部124的第二迹线层113，第二导电迹线特征部124包括第一导电信号迹线131和第二导电信号迹线132，其一些部分被导电金属盒屏蔽件120包围。第二级L2还包括具有图案化的第二导电通孔特征部126的第二通孔层114，以及在第二导电迹线特征部124、131、132之上和之间以及在第二导电通孔特征部126之间延伸的第二介电层125。第三级L3包括具有图案化的第三导电迹线特征部128的第三迹线层115，以及在第三导电迹线特征部128之上和之间延伸的第三介电层129。在图示示例中，第三级L3还包括具有图案化的第三导电通孔特征部130的第三通孔层116(图1G)，并且第三介电层129在第三导电通孔特征部130之间延伸。在其他实施方式中，可以省略第三通孔层116。
在图1C所示的示例中，在大约170μm至大约230μm的制造范围内，多级封装衬底110沿第三方向Z的标称厚度140为大约200μm。在此示例中，第一迹线层111的第一导电迹线特征部121沿第三方向Z的厚度141在20μm至45μm的范围内，诸如大约25μm，并且第一导电通孔特征部122和第一介电层123沿着第三方向Z的回蚀厚度142为大约45μm。在该示例中的第二级L2中，第二迹线层113的第二导电迹线特征部124、131和132沿着第三方向Z的厚度143在20μm至45μm的范围内，诸如大约25μm。第二导电通孔特征部126和第二介电层125沿着第三方向Z的回蚀厚度144为大约45μm。在第三级L3中，第三迹线层115的第三导电迹线特征部128沿着第三方向Z的厚度145在20μm至45μm的范围内，诸如大约25μm，并且第三导电通孔特征部130(图1E)和第三介电层129沿着第三方向Z的回蚀厚度146为大约45μm。
图示的示例被配置为通过围绕导电信号迹线131和132的各部分的导电盒屏蔽件120中的第一导电信号迹线131和第二导电信号迹线132传送差分信号。如图1C所示，第一导电信号迹线131沿着第二方向Y的宽度151为大约25μm，并且第二导电信号迹线132沿着第二方向Y的宽度152为大约25μm。导电信号迹线131和132沿着第二方向Y彼此间隔开大约75μm或更大的间隔距离153。在该示例中，第一导电信号迹线131与第一屏蔽件侧壁沿第二方向Y间隔开大约75μm或更大的间隔距离154，并且第二导电信号迹线132与第二屏蔽件侧壁沿第二方向Y间隔开大约75μm或更大的间隔距离155。在该示例中，侧壁通孔122和126以及侧壁迹线特征部124沿着第二方向Y的厚度为大约80μm或更大。
如图1D、图1F和图1G进一步所示，图示的电子设备100和多级封装衬底110包括第二差分通道，该第二差分通道具有由第二导电盒屏蔽件120围绕的导电信号迹线133和134，该第二导电盒屏蔽件120围绕导电信号迹线133和134的一些部分。在该示例中，包括第二导电盒屏蔽件120的通道被类似地构造，并且具有与图1C所示的导电信号迹线131和132以及导电盒屏蔽件120相同或类似的尺寸。
在另一实施方式(未示出)中，多级封装衬底110具有导电盒屏蔽件，单信号迹线被导电盒屏蔽件围绕并被配置成传送单端信号。在该实施方式中，单信号迹线具有沿着第二方向Y的大约为30μm的宽度，并且与屏蔽件侧壁间隔开大约50μm或更大的间隔距离。例如，可以使用其他尺寸来调整屏蔽效果、信号迹线载流能力和/或适应制造公差。
如图1C-图1G进一步所示，半导体管芯118的导电结构119(图1F和图1G)被附接(例如，焊接)到多级封装衬底110的顶侧上的导电迹线特征部，并且电耦合到导电信号迹线131、132、133和134中的相应迹线的第一端。如图1E-图1G所示，多级封装衬底110的导电引线109电耦合到相应导电信号迹线131、132、133和134的第二端。如图1E和图1G所示，图示示例中的引线109包括第三级L3的相应的第三导电通孔特征部130和相应的第三导电迹线特征部128。
示例导电盒屏蔽件120均包括邻接的导电金属结构，这些导电金属结构形成屏蔽件顶部、屏蔽件底部和相对的第一屏蔽件侧壁和第二屏蔽件侧壁。如图1C和图1E最佳示出的，屏蔽件顶部包括第一导电迹线特征部121中的第一个的一部分，并且屏蔽件底部包括第三导电迹线特征部128中的第一个的一部分。该示例中的第一屏蔽件侧壁包括第一导电通孔特征部122中的第一个的一部分、图案化的第二导电迹线特征部124中的第一个的一部分和第二导电通孔特征部126中的第一个的一部分。第二屏蔽件侧壁包括第一导电通孔特征部122中的第二个的一部分、图案化的第二导电迹线特征部124中的第二个的一部分和第二导电通孔特征部126中的第二个的一部分。如图1D、图1F和图1G中最佳示出的，导电盒屏蔽件120均提供邻接的金属屏蔽件，该金属屏蔽件从靠近至半导体管芯118的相应导电结构119(图1F和图1G)的连接部的相应第一端到靠近至相应引线109的连接部的相应第二端围绕相应成对的导电信号迹线131、132和133、134。如下面结合图10进一步论述的，这为受保护的差分信号通道提供了增强的屏蔽，以在电子设备100通电和工作时改善EMI性能并减少串扰。
还参考图2-图9，图2示出在多级封装衬底中制造具有盒屏蔽件的电子设备的方法200，并且图3-图9示出根据方法200进行制造加工的示例电子设备100。方法200包括在201-203处形成多级封装衬底110。在该示例中，使用电镀步骤来形成图案化的金属迹线特征部和图案化的金属通孔特征部，随后是介电(例如，绝缘体)材料的压缩模塑以及对上述图1-图1G的多级封装衬底110的每一级进行的平坦化。在图2中的201-203处提供和/或制造的多级封装衬底110包括具有多个迹线级和通孔级的上述特征部。在一种实施方式中，多级封装衬底110在单独的制造工艺中被制造，并且作为输入部件(例如，具有单元区域的行和列的面板或条带)被提供给不同的制造工艺，以便与半导体管芯118一起封装。在另一实施方式中，单个制造工艺产生多级封装衬底110，并且包括进一步的加工以制造封装的半导体设备，诸如电子设备100。
图3-图5F示出作为具有多个单元区域的面板或阵列进行制造加工的多级封装衬底110。在图2中的201处，方法200包括形成多级封装衬底110的第一级(L1)，其中金属迹线特征部形成导电盒屏蔽件120的顶部。201处的第一级制造包括形成具有图案化的第一导电迹线特征部121的第一迹线层111，其中屏蔽件顶部包括第一导电迹线特征部121中的第一个的一部分。在图示的示例中，201-203处的多级封装衬底制造包括在载体结构302上形成具有图案化导电金属迹线和通孔特征部121和122以及介电层123的第一级L1，随后在202处在第一级上形成第二级L2，并且在第二级L2上形成第三级L3，之后从第一级L1去除载体结构。在制造多行和多列衬底面板阵列之后，面板阵列被用作制造电子设备100的面板或阵列中的部件。
图3示出正经历电镀工艺300以在第一级L1中形成图案化的第一迹线层111的多级封装衬底110的俯视平面图，并且图3A示出沿图3中的线3A-3A截取的局部截面侧视图。如图3和图3A所示，201处的第一级形成开始于使用不锈钢或其他合适的载体302(图3A)形成第一迹线层113，所述载体诸如为具有多个预期的多级封装衬底区段或单元区域的面板或条带，其中一个在图3中示出。图示的示例包括通过电镀工艺300形成的导电金属特征部121，其中导电金属特征部121是铜或包括铜。在其他实施方式中，可以使用不同的导电金属，诸如铝或包括铝的金属等。图3A的示例中的载体结构302包括薄铜籽晶层303和304，该薄铜籽晶层通过诸如化学气相沉积(CVD)的毯式沉积工艺(未示出)形成在载体结构302的相应底侧和顶侧上，以便于经由工艺300进行后续电镀。电镀工艺300将铜沉积到通过图案化镀覆掩模(在图3A所示的部分中未示出)暴露的载体结构的顶侧的各部分中的上部铜籽晶层304上，以形成第一级L1中的第一图案化导电迹线特征部121。
第一级形成继续在第一导电迹线特征部121上形成具有图案化的第一导电通孔特征部122的第一通孔层112。图3B示出正经历另一电镀工艺302的多级封装衬底的沿图3中的线3A-3A截取的局部截面侧视图，该电镀工艺302使用图案化电镀掩模301在多级封装衬底110的第一级中形成具有第一导电通孔特征部122的图案化第一通孔层112。
如图3C-图3E进一步所示，第一级形成还包括执行介电压缩模塑工艺304，该工艺在第一导电迹线特征部121之上和之间以及第一导电通孔特征部122之间形成第一介电层123。在其他实施方式中，可以使用不同的介电层形成工艺，诸如沉积工艺(未示出)。图3C是正经历压缩模塑工艺304的多级封装衬底110的沿着图3中的线3A-3A截取的局部截面侧视图。压缩模塑工艺304将图3C中的模塑介电层特征部123形成到覆盖第一导电迹线特征部121和第一导电通孔特征部122的初始厚度。在图3D和图3E中执行研磨或其他平坦化工艺306，其研磨模塑的介电材料123的上部并暴露第一导电通孔特征部122的上部，如图3E所示。图3D示出经历平坦化工艺306以平坦化多级封装衬底110的第一级L1的顶侧的多级封装衬底的第一级的俯视平面图，并且图3E示出沿图3D中的线3E-3E截取的局部截面侧视图。在另一示例中，使用化学蚀刻。在另一示例中，使用化学机械抛光(CMP)工艺。如图3E所示，第一介电层123包封第一导电迹线特征部121的一部分。
图2的方法200在202处继续，形成多级封装衬底110的第二级，其中金属迹线和通孔形成盒屏蔽件侧壁和信号迹线的各部分(例如，信号迹线131-134)。图4-图4E示出在第一级上形成第二级，包括使用镀覆掩模401经由另一铜电镀工艺400形成第二迹线层113(图4A，沿着图4的俯视图中的线4A-4A截取)。如图4和图4A所示，电镀工艺400形成电镀的第二迹线层113，该电镀的第二迹线层包括在第一导电通孔特征部122上和第一级的第一介电层123上的图案化的第二导电迹线特征部124、131、132。图4A的图示部分中的第一屏蔽件侧壁包括图案化的第二导电迹线特征部124中的第一个的一部分，并且第二屏蔽件侧壁包括图案化的第二导电迹线特征部124中的第二个的一部分。此外，图示的导电信号迹线131和132包括图案化的第二导电迹线特征部中的另外一些。
第二级形成在图4B(也沿图4中的线4A-4A截取)中继续，使用另一镀覆掩模403进行另一电镀工艺402。电镀工艺402在第二导电迹线特征部124、131、132上形成包括图案化的第二导电通孔特征部126的第二通孔层114。在图示的部分中，第一屏蔽件侧壁包括第二导电通孔特征部126中的第一个的一部分，第二屏蔽件侧壁包括第二导电通孔特征部126中的第二个的一部分，并且导电信号迹线131和132包括第二级的图示部分中的第二导电通孔特征部中的另外一些。
如图4C-图4E进一步所示，第二级形成还包括执行图4C中的另一介电压缩模塑工艺404，该工艺在第二导电迹线特征部124、131、132之上和之间以及第二导电通孔特征部126之间形成第二介电层125。在其他实施方式中，可以使用不同的介电层形成工艺，诸如沉积工艺(未示出)。图4C是经历压缩模塑工艺404的多级封装衬底110的沿图4中的线4A-4A截取的局部截面侧视图。压缩模塑工艺404将图4C中的第二介电层特征部125形成到覆盖第二导电迹线特征部124、131和132以及第二导电通孔特征部126的初始厚度。
在图4D和图4E中，执行研磨或其他平坦化工艺406，其研磨模塑介电材料125的上部并暴露第二导电通孔特征部126的上部，如图4E所示。图4D示出经历平坦化工艺406以平坦化第二级的顶侧的多级封装衬底的第二级的俯视平面图，并且图4E示出沿图4D中的线4E-4E截取的局部截面侧视图。在另一示例中，使用化学蚀刻。在另一示例中，使用化学机械抛光(CMP)工艺。
图2中的方法200进一步包括在203处形成多级封装衬底110的第三级。图5-图5E示出在第二级上形成第三级，包括使用镀覆掩模(未示出)经由另一铜电镀工艺500形成第三迹线层115，其中图5A是沿着图5的俯视图中的线5A-5A截取的。如图5和图5A所示，电镀工艺500形成电镀的第三迹线层115，该第三迹线层115包括图案化的第三导电迹线特征部128，该第三导电迹线特征部128包括在第二级的第二导电通孔特征部126上和第二介电层125上形成屏蔽件底部的部分。在一个示例中，第三级形成还包括使用另一镀覆掩模503执行图5B中的另一电镀工艺502，以形成第三通孔层116，该第三通孔层116包括例如在第三导电迹线特征部128的各部分上的图案化的第三导电通孔特征部130(例如，上面的图1D和图1G)，并且形成设备引线109。在图示的部分中，第一屏蔽件侧壁包括第三导电通孔特征部126中的第一个的一部分，第三屏蔽件侧壁包括第三导电通孔特征部126中的第三个的一部分，并且导电信号迹线131和132包括第三级的图示部分中的第三导电通孔特征部中的另外一些。如图5C中进一步所示，第三级形成还包括执行另一介电压缩模塑工艺504，该工艺在第三导电迹线特征部128之上和之间以及在第三导电通孔特征部130之间形成第三介电层129。在其他实施方式中，可以使用不同的介电层形成工艺，诸如沉积工艺(未示出)。图5C是正经历压缩模塑工艺504的多级封装衬底110的沿着图5中的线5A-5A截取的局部截面侧视图。压缩模塑工艺504将第三介电层特征部129形成到图5C中覆盖第三导电迹线特征部128和第三导电通孔特征部130的初始厚度。
在图5D和图5E中，执行研磨或其他平坦化工艺506，该工艺研磨模塑介电材料129的上部并暴露第三导电通孔特征部130的上部，如图5E所示。图5D示出经历平坦化工艺506以平坦化第三级的顶侧的多级封装衬底的第三级的俯视平面图，并且图5E示出沿图5D中的线5E-5E截取的局部截面侧视图。在另一示例中，使用化学蚀刻。在另一示例中，使用化学机械抛光(CMP)工艺。在图5F中执行去除工艺510，以去除载体结构302和籽晶层304的任何剩余部分。
该方法在图2中的204处继续进行芯片附接加工。图6示出一个示例的侧视图，该示例包括执行倒装芯片管芯附接工艺600，该工艺将半导体管芯118附接到多级封装衬底110的顶侧。可以使用任何合适的技术和材料将半导体管芯118附接到多级封装衬底110的顶侧。在一个示例中，使用粘合剂(未示出)将半导体管芯110粘附到多级封装衬底110的顶侧。在图示的示例中，管芯附接工艺600包括使用自动拾取放置装备(未示出)来放置半导体管芯118。在一种实施方式中，半导体管芯118的导电特征部119(例如，铜柱)的底部被浸在焊料中，并且半导体管芯118如图6所示定位，其中铜柱119和相关联的焊料被放置在多级封装衬底110的第一导电迹线特征部121的相应部分上。
方法200在图2中的206处继续，将半导体管芯118的导电特征部119电连接到多级封装衬底110的顶侧上的相应的第一导电迹线特征部121。在图示的示例中，在图7中(例如，在图2的206处)执行热回流工艺700。回流工艺700是加热和回流焊料以在半导体管芯118的导电铜柱119和多级封装衬底110的第一迹线层111的相应金属迹线特征部121之间形成焊料连接的热处理。
方法200在图2中的208处继续，例如通过模塑操作形成封装结构108。图8示出一个示例，其中执行模塑工艺800，该模塑工艺800形成包封半导体管芯118和多级封装衬底110的暴露顶侧的模塑塑料封装结构108。在一个示例中，方法200还包括图2中210处的封装分离。图9示出一个示例，其中执行封装分离工艺900，该工艺例如使用锯或激光切割、化学蚀刻等将个体封装的电子设备100从起始面板阵列中分离。如图9所示，在一个示例中，分离工艺900包括沿着平行于第二方向Y的线901切割，以形成图示的设备侧面105和106，并且沿着平行于第一方向X的切割线使用类似的切割操作，以形成前侧面103和后侧面104(图9中未示出)。如上所述，在图1-图1G中示出了最终封装的电子设备100。
图10示出具有达到100欧姆的受控差分传输阻抗的倒装芯片、芯片级封装(FCCSP)电子设备的比较串扰性能曲线的曲线图1000，其包括第一曲线1001，该第一曲线示出示例电子设备100的Y1串扰性能(单位为dB)与频率的函数关系。曲线图1000还包括第二曲线1002，该第二曲线表示另一种电子设备的串扰性能，该电子设备使用钻孔铜通孔(未示出)来形成具有笼型轮廓的衬底屏蔽件侧壁，该笼型轮廓在上接地面和下接地面之间具有开口。图10中的第三曲线1003示出具有导电信号迹线的另一设备的比较串扰性能，该导电信号迹线仅具有单个底层接地面。如曲线图1000所示，所描述的示例的导电盒屏蔽件120提供了由曲线1001所示的串扰性能的显著改善，包括在10GHz的频率下相比于第二曲线1002的6dB改善和相比于第三曲线1003的12dB改善。所描述的示例提供了屏蔽性能的益处，而没有增加制造成本或复杂性，其中串扰和EMI性能类似于360度真同轴屏蔽电缆，这可在任何类型的高速电路系统和应用中实现。
在权利要求的范围内，对所描述的示例进行修改是可能的，并且其他实施方式也是可能的。

Claims (20)

1.一种电子设备，其包含：
多级封装衬底，其具有第一级、第二级、第三级、在所述第二级中延伸的导电信号迹线，以及围绕所述导电信号迹线的一部分的导电盒屏蔽件；
半导体管芯，其附接到所述多级封装衬底并具有耦合到所述导电信号迹线的一端的导电结构；以及
封装结构，其包封所述半导体管芯和所述多级封装衬底的一部分。
2.根据权利要求1所述的电子设备，其中所述多级封装衬底具有耦合到所述导电信号迹线的第二端的导电引线。
3.根据权利要求1所述的电子设备，其中：
所述第一级包括具有图案化的第一导电迹线特征部的第一迹线层、具有图案化的第一导电通孔特征部的第一通孔层，以及在所述第一导电迹线特征部之上和之间以及在所述第一导电通孔特征部之间延伸的第一介电层；
所述第二级包括具有图案化的第二导电迹线特征部的第二迹线层、具有图案化的第二导电通孔特征部的第二通孔层，以及在所述第二导电迹线特征部之上和之间以及在所述第二导电通孔特征部之间延伸的第二介电层；
所述第三级包括具有图案化的第三导电迹线特征部的第三迹线层，以及在所述第三导电迹线特征部之上和之间延伸的第三介电层；
所述导电盒屏蔽件包括邻接的导电金属结构，所述导电金属结构形成屏蔽件顶部、屏蔽件底部以及相对的第一屏蔽件侧壁和第二屏蔽件侧壁；
所述屏蔽件顶部包括所述第一导电迹线特征部中的第一个的一部分；
所述屏蔽件底部包括所述第三导电迹线特征部中的第一个的一部分；
所述第一屏蔽件侧壁包括所述第一导电通孔特征部中的第一个的一部分、所述图案化的第二导电迹线特征部中的第一个的一部分以及所述第二导电通孔特征部中的第一个的一部分；以及
所述第二屏蔽件侧壁包括所述第一导电通孔特征部中的第二个的一部分、所述图案化的第二导电迹线特征部中的第二个的一部分以及所述第二导电通孔特征部中的第二个的一部分。
4.根据权利要求3所述的电子设备，其中：
所述第三级包括具有图案化的第三导电通孔特征部的第三通孔层；
所述第三介电层在所述第三导电通孔特征部之间延伸；并且
所述多级封装衬底具有包括所述第三导电通孔特征部中的第一个的导电引线。
5.根据权利要求4所述的电子设备，其中所述导电引线耦合到所述导电信号迹线的第二端。
6.根据权利要求4所述的电子设备，其中所述导电信号迹线包括所述图案化的第二导电迹线特征部中的第三个。
7.根据权利要求6所述的电子设备，其中：
所述多级封装衬底具有在所述第二级中延伸并与所述导电信号迹线间隔开的第二导电信号迹线；
所述第二导电信号迹线包括所述图案化的第二导电迹线特征部中的第四个；
所述半导体管芯具有耦合到所述第二导电信号迹线的一端的第二导电结构；并且
所述导电盒屏蔽件包围所述第二导电信号迹线的一部分。
8.根据权利要求1所述的电子设备，其中：
所述多级封装衬底具有在所述第二级中延伸并与所述导电信号迹线间隔开的第二导电信号迹线；
所述半导体管芯具有耦合到所述第二导电信号迹线的一端的第二导电结构；并且
所述导电盒屏蔽件包围所述第二导电信号迹线的一部分。
9.根据权利要求8所述的电子设备，其中所述多级封装衬底具有耦合到所述导电信号迹线的第二端的第一导电引线，以及耦合到所述第二导电信号迹线的第二端的第二导电引线。
10.一种多级封装衬底，其包含：
第一级；
第二级，其在所述第一级上并具有导电信号迹线；
第三级，其在所述第二级上；以及
导电盒屏蔽件，其包括围绕所述导电信号迹线的一部分的所述第一级、所述第二级和所述第三级的邻接导电金属结构。
11.根据权利要求10所述的多级封装衬底，其进一步包含耦合到所述导电信号迹线的一端的导电引线。
12.根据权利要求10所述的多级封装衬底，其中：
所述第一级包括具有图案化的第一导电迹线特征部的第一迹线层、具有图案化的第一导电通孔特征部的第一通孔层，以及在所述第一导电迹线特征部之上和之间以及在所述第一导电通孔特征部之间延伸的第一介电层；
所述第二级包括具有图案化的第二导电迹线特征部的第二迹线层、具有图案化的第二导电通孔特征部的第二通孔层，以及在所述第二导电迹线特征部之上和之间以及在所述第二导电通孔特征部之间延伸的第二介电层；以及
所述第三级包括具有图案化的第三导电迹线特征部的第三迹线层，以及在所述第三导电迹线特征部之上和之间延伸的第三介电层。
13.根据权利要求12所述的多级封装衬底，其中：
所述导电盒屏蔽件包括屏蔽件顶部、屏蔽件底部以及相对的第一屏蔽件侧壁和第二屏蔽件侧壁；
所述屏蔽件顶部包括所述第一导电迹线特征部中的第一个的一部分；
所述屏蔽件底部包括所述第三导电迹线特征部中的第一个的一部分；
所述第一屏蔽件侧壁包括所述第一导电通孔特征部中的第一个的一部分、所述图案化的第二导电迹线特征部中的第一个的一部分以及所述第二导电通孔特征部中的第一个的一部分；和
所述第二屏蔽件侧壁包括所述第一导电通孔特征部中的第二个的一部分、所述图案化的第二导电迹线特征部中的第二个的一部分以及所述第二导电通孔特征部中的第二个的一部分。
14.根据权利要求12所述的多级封装衬底，其中：
所述第三级包括具有图案化的第三导电通孔特征部的第三通孔层；
所述第三介电层在所述第三导电通孔特征部之间延伸；并且
所述多级封装衬底具有包括所述第三导电通孔特征部中的第一个的导电引线。
15.根据权利要求12所述的多级封装衬底，其中所述导电信号迹线包括所述图案化的第二导电迹线特征部中的第三个。
16.根据权利要求10所述的多级封装衬底，其进一步包含在所述第二级中延伸并与所述导电信号迹线间隔开的第二导电信号迹线，其中所述导电盒屏蔽件围绕所述第二导电信号迹线的一部分。
17.一种制造电子设备的方法，所述方法包含：
形成具有导电盒屏蔽件的多级封装衬底的第一级，所述导电盒屏蔽件围绕导电信号迹线的一部分并包括屏蔽件顶部、屏蔽件底部以及相对的第一屏蔽件侧壁和第二屏蔽件侧壁，包括：形成具有图案化的第一导电迹线特征部的第一迹线层，所述屏蔽件顶部包括所述第一导电迹线特征部的第一个的一部分；在所述第一导电迹线特征部上形成具有图案化的第一导电通孔特征部的第一通孔层；以及在所述第一导电迹线特征部之上和之间以及在所述第一导电通孔特征部之间形成第一介电层；
在所述第一级上形成第二级，包括：在所述第一导电通孔特征部上和在所述第一介电层上形成具有图案化的第二导电迹线特征部的第二迹线层，所述第一屏蔽件侧壁包括所述图案化的第二导电迹线特征部中的第一个的一部分，所述第二屏蔽件侧壁包括所述图案化的第二导电迹线特征部中的第二个的一部分，所述导电信号迹线包括所述图案化的第二导电迹线特征部中的第三个；在所述第二导电迹线特征部上形成具有图案化的第二导电通孔特征部的第二通孔层，所述第一屏蔽件侧壁包括所述第二导电通孔特征部中的第一个的一部分，所述第二屏蔽件侧壁包括所述第二导电通孔特征部中的第二个的一部分；以及在所述第二导电迹线特征部之上和之间以及在所述第二导电通孔特征部之间形成第二介电层；以及
在所述第二级上形成第三级，包括：在所述第二导电通孔特征部上和在所述第二介电层上形成具有图案化的第三导电迹线特征部的第三迹线层，所述屏蔽件底部包括所述第三导电迹线特征部中的第一个的一部分；以及在所述第三导电迹线特征部之上和之间形成第三介电层。
18.根据权利要求17所述的方法，其中：
形成所述第三级包括在所述第三导电迹线特征部上形成具有图案化的第三导电通孔特征部的所述第三通孔层，所述第三导电通孔特征部中的第一个形成导电引线；并且
所述第三介电层在所述第三导电通孔特征部之间延伸。
19.根据权利要求17所述的方法，其中：
所述图案化的第二导电迹线特征部中的第四个形成与所述导电信号迹线间隔开的第二导电信号迹线；并且
所述导电盒屏蔽件包围所述第二导电信号迹线的一部分。
20.根据权利要求17所述的方法，其进一步包含：
将半导体管芯附接到所述多级封装衬底上；
将所述半导体管芯的导电结构电耦合到所述导电信号迹线的一端；以及
形成封装结构，所述封装结构包封所述半导体管芯和所述多级封装衬底的一部分。
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