CN118098302A - 复位冗余电路及抗单粒子翻转的复位冗余寄存器 - Google Patents

Abstract

本发明提供一种复位冗余电路及抗单粒子翻转的复位冗余寄存器，所述复位冗余电路将复位电路备份成两路冗余信号。将所述复位冗余电路应用于复位冗余寄存器中，能够使得寄存器输出不被异常复位为低电平状态，提高了可复位寄存器的抗单粒子翻转能力。较以往仅利用DICE单元进行加固设计的寄存器，本发明寄存器的抗辐照性较高，可应用于航空、航天等领域。

Description

复位冗余电路及抗单粒子翻转的复位冗余寄存器

技术领域

本发明主要涉及到电路设计技术领域，尤其是一种复位冗余电路及抗单粒子翻转的复位冗余寄存器。

背景技术

宇宙空间环境中存在着大量高能粒子，如质子、电子、重离子等。宇航器的电子系统和设备中采用的半导体器件，在轨运行时受到这些高能粒子轰击后，可造成宇航器发生单粒子效应，使得其组合电路发生单粒子瞬态，或使得其时序电路发生单粒子翻转，如此将严重影响宇航器相关设备的可靠性，降低宇航器的使用寿命甚至损毁航天器，造成不可挽回的损失。因此必须对宇航器进行抗辐照加固设计，以提升其在宇宙空间环境下的可靠性。

寄存器作为存储数据的关键单元，对其加固设计，能有效提升宇航级芯片的可靠性。寄存器常采用DICE(双互锁存储结构)进行加固设计，在DICE加固后的寄存器中增加复位信号端，可以使得其输出强制复位为低电平。然而，处于组合逻辑电路中的复位信号端被高能粒子轰击造成的瞬态脉冲可能会传播到时序存储单元中，导致电路输出异常翻转。

因此，设计一种抗单粒子翻转的复位冗余寄存器是本领域技术人员亟需解决的一个技术问题。

发明内容

针对现有技术存在的技术问题，本发明提供一种复位冗余电路及抗单粒子翻转的复位冗余寄存器，通过复位冗余电路对寄存器的复位信号进行空间冗余加固设计，可有效提高寄存器的抗辐照性能。

为了实现上述目的，本发明是通过以下技术方案实现的：

一方面，提供一种复位冗余电路，包括4个晶体管，分别为第一晶体管、第二晶体管、第三晶体管和第四晶体管，第一晶体管和第三晶体管为P型晶体管，第二晶体管和第四晶体管为N型晶体管；第一晶体管的栅极、第二晶体管的栅极、第三晶体管的栅极和第四晶体管的栅极连接在一起，作为复位信号RD的输入端；所述第一晶体管的源极接电源，第一晶体管和第二晶体管的漏极连接在一起，作为信号R1的输出端，输出信号R1；第二晶体管的源极接地；第三晶体管的源极接电源，第三晶体管的漏极和第四晶体管的漏极连接在一起，作为信号R2的输出端，输出信号R2；第四晶体管的源极接地。

一方面，提供一种抗单粒子翻转的复位冗余寄存器，包括时钟信号CK控制的反相器电路、时钟门控的DICE结构电路以及复位冗余电路；数据输入端D连接时钟门控的DICE结构电路，时钟门控的DICE结构电路与时钟信号CK控制的反相器电路连接，时钟信号CK控制的反相器电路为时钟门控的DICE结构电路提供时钟信号，时钟门控的DICE结构电路与复位冗余电路连接，复位冗余电路为时钟门控的DICE结构电路提供复位信号。

进一步地，时钟门控的DICE结构电路包括时钟门控的主级DICE结构电路和时钟门控的从级DICE结构电路，数据输入端D连接时钟门控的主级DICE结构电路，时钟门控的主级DICE结构串接时钟门控的从级DICE结构电路。

一方面，提供一种宇航级芯片，包括抗单粒子翻转的复位冗余寄存器。

本发明的有益技术效果是：

本发明公开了一种复位冗余电路及抗单粒子翻转的复位冗余寄存器，复位冗余电路将复位信号RD备份成两路冗余信号，实现复位冗余加固，显著提升了寄存器的抗单粒子翻转性，可满足实际工程应用。较以往仅利用DICE单元进行加固设计的寄存器，本发明寄存器的抗辐照性较高，可应用于航空、航天等领域。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为一实施例提供的复位冗余电路的结构示意图；

图2为一实施例提供的时钟信号CK控制的反相器电路的结构示意图；

图3为一实施例提供的时钟门控的主级DICE结构电路的结构示意图；

图4为一实施例提供的时钟门控的从级DICE结构电路的结构示意图；

图5为本发明一实施例中的抗单粒子翻转的复位冗余寄存器的复位端被单粒子轰击的仿真结果；

图6为未复位冗余加固的寄存器复位端被单粒子轰击的仿真结果。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚明白，下面将以附图及详细叙述清楚说明本发明所揭示内容的精神，任何所属技术领域技术人员在了解本发明内容的实施例后，当可由本发明内容所教示的技术，加以改变及修饰，其并不脱离本发明内容的精神与范围。本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

参照图1，一实施例提供一种复位冗余电路，包括4个晶体管，分别为第一晶体管1、第二晶体管2、第三晶体管3和第四晶体管4，第一晶体管1和第三晶体管3为P型晶体管，第二晶体管2和第四晶体管4为N型晶体管；第一晶体管1的栅极、第二晶体管2的栅极、第三晶体管3的栅极和第四晶体管4的栅极连接在一起，作为复位信号RD的输入端；所述第一晶体管1的源极接电源，第一晶体管1和第二晶体管2的漏极连接在一起，作为信号R1的输出端，输出信号R1；第二晶体管2的源极接地；第三晶体管3的源极接电源，第三晶体管3的漏极和第四晶体管4的漏极连接在一起，作为信号R2的输出端，输出信号R2；第四晶体管4的源极接地。通过复位冗余电路，提供了一种对复位信号RD端进行空间冗余的加固方法，将此加固方法运用在寄存器上，能够极大地提高了寄存器的抗辐照性。

一实施例，提供一种抗单粒子翻转的复位冗余寄存器，包括时钟信号CK控制的反相器电路、时钟门控的DICE结构电路以及复位冗余电路；数据输入端D连接时钟门控的DICE结构电路，时钟门控的DICE结构电路与时钟信号CK控制的反相器电路连接，时钟信号CK控制的反相器电路为时钟门控的DICE结构电路提供时钟信号，时钟门控的DICE结构电路与复位冗余电路连接，复位冗余电路为时钟门控的DICE结构电路提供复位信号。

进一步地，所述时钟门控的DICE结构电路包括时钟门控的主级DICE结构电路和时钟门控的从级DICE结构电路，数据输入端D连接时钟门控的主级DICE结构电路，时钟门控的主级DICE结构串接时钟门控的从级DICE结构电路。

一实施例中，提供一种可应用于抗单粒子翻转的复位冗余寄存器中的时钟信号CK控制的反相器电路。参照图2，所述时钟信号CK控制的反相器电路，包括4个晶体管，分别为第五晶体管5、第六晶体管6、第七晶体管7和第八晶体管8，其中第五晶体管5和第七晶体管7为P型晶体管，第六晶体管6和第八晶体管8为N型晶体管；第五晶体管5的栅极与第六晶体管6的栅极连接在一起，作为时钟信号CK的输入端；第五晶体管5的源极接电源，第五晶体管5的漏极和第六晶体管6的漏极连接在一起，同时作为信号nclk的输出端，输出信号nclk；第六晶体管6的源极接地；第七晶体管7栅极、第八晶体管8的栅极、第五晶体管5的漏极和第六晶体管6的漏极连接在一起；第七晶体管7的栅极接电源，第七晶体管7的漏极和第八晶体管8的漏极连接在一起，作为信号bclk的输出端，输出信号bclk；第八晶体管8的源极接地。

一实施例中，提供一种可应用于抗单粒子翻转的复位冗余寄存器中的时钟门控的DICE结构电路，时钟门控的DICE结构电路包括时钟门控的主级DICE结构电路和时钟门控的从级DICE结构电路。参照图3，为时钟门控的主级DICE结构电路的结构示意图，包括24个晶体管，分别为第九晶体管9、第十晶体管10、第十一晶体管11、第十二晶体管12、第十三晶体管13、第十四晶体管14、第十五晶体管15、第十六晶体管16、第十七晶体管17、第十八晶体管18、第十九晶体管19、第二十晶体管20、第二十一晶体管21、第二十二晶体管22、第二十三晶体管23、第二十四晶体管24、第二十五晶体管25、第二十六晶体管26、第二十七晶体管27、第二十八晶体管28、第二十九晶体管29、第三十晶体管30、第三十一晶体管31、第三十二晶体管32；

第九晶体管9、第十晶体管10、第十三晶体管13、第十四晶体管14、第十七晶体管17、第十八晶体管18、第二十一晶体管21、第二十二晶体管22、第二十五晶体管25、第二十六晶体管26、第二十九晶体管29、第三十晶体管30均为P型晶体管；

第十一晶体管11、第十二晶体管12、第十五晶体管15、第十六晶体管16、第十九晶体管19、第二十晶体管20、第二十三晶体管23、第二十四晶体管24、第二十七晶体管27、第二十八晶体管28、第三十一晶体管31、第三十二晶体管32为N型晶体管；

第九晶体管9的栅极、第十二晶体管12的栅极、第十三晶体管13的栅极、第十六晶体管16的栅极连接在一起，作为数据信号D的输入端；

第十晶体管10的栅极连接复位冗余电路中的信号bclk的输出端，第十一晶体管11的栅极连接复位冗余电路中的信号nclk的输出端，第十四晶体管14的栅极连接复位冗余电路中的信号bclk的输出端，第十五晶体管15的栅极连接复位冗余电路中的信号nclk的输出端；

第九晶体管9的源极接电源，第九晶体管9的漏极和第十晶体管10的源极连接；第十晶体管10的漏极和第十一晶体管11的漏极连接，第十一晶体管11的源极接第十二晶体管12的漏极，第十二晶体管12的源极接地；

第十三晶体管13的源极接电源，第十三晶体管13的漏极和第十四晶体管14的源极连接，第十四晶体管14的漏极和第十五晶体管15的漏极连接，第十五晶体管15的源极接第十六晶体管16的漏极，第十六晶体管16的源极接地；

第十七晶体管17的源极接电源，第十七晶体管17的栅极连接复位冗余电路的信号R1的输出端，复位冗余电路输出的信号R1输入第十七晶体管17的栅极；第十七晶体管17的漏极连接第十八晶体管18的源极，第十八晶体管18的栅极、第十晶体管10的漏极、第十一晶体管11的漏极、第二十六晶体管26的漏极、第二十七晶体管27的漏极、第二十三晶体管23的栅极连接在一起；第十八晶体管18的漏极、第十九晶体管19的漏极、第二十晶体管20的漏极、第二十八晶体管28的栅极、第二十九晶体管29的栅极连接在一起，同时作为信号Q2的输出端；第十九晶体管19的源极接地；第二十晶体管20的栅极连接复位冗余电路的信号R2的输出端，复位冗余电路输出的信号R2输入第二十晶体管20的栅极，第二十晶体管20的源极接地；第十九晶体管19的栅极、第十四晶体管14的漏极、第十五晶体管15的漏极、第二十二晶体管22的栅极、第三十晶体管30的漏极、第三十一晶体管31的漏极连接在一起；第二十一晶体管21的源极接电源，第二十一晶体管21的栅极连接复位冗余电路的信号R2的输出端，复位冗余电路输出的信号R2输入第二十一晶体管21的栅极；第二十一晶体管21的漏极连接第二十二晶体管22的源极，第二十二晶体管22的漏极、第二十三晶体管23的漏极、第二十四晶体管24漏极、第二十五晶体管25的栅极、第三十二晶体管32的栅极连接在一起，同时作为信号Q1的输出端；第二十三晶体管23的源极接地；第二十四晶体管24的栅极连接复位冗余电路的信号R1的输出端，复位冗余电路输出的信号R1输入第二十四晶体管24的栅极，第二十四晶体管24的源极接地；

第二十五晶体管25的源极接电源，第二十五晶体管25的漏极接第二十六晶体管26的源极，第二十六晶体管26的栅极连接复位冗余电路中的信号nclk的输出端，第二十七晶体管27的栅极连接复位冗余电路中的信号bclk的输出端，第二十七晶体管27的源极接第二十八晶体管28的漏极，第二十八晶体管28的源极接地；

第二十九晶体管29的源极接电源，第二十九晶体管29的漏极接第三十晶体管30的源极，第三十晶体管30的栅极连接复位冗余电路中的信号nclk的输出端，第三十一晶体管31的栅极连接复位冗余电路中的信号bclk的输出端，第三十一晶体管31的源极接第三十二晶体管32的漏极，第三十二晶体管32的源极接地。

进一步地，参照图4，为时钟门控的从级DICE结构电路的结构示意图。所述时钟门控的从级DICE结构电路，包括28个晶体管，分别是第三十三晶体管33、第三十四晶体管34、第三十五晶体管35、第三十六晶体管36、第三十七晶体管37、第三十八晶体管38、第三十九晶体管39、第四十晶体管40、第四十一晶体管41、第四十二晶体管42、第四十三晶体管43、第四十四晶体管44、第四十五晶体管45、第四十六晶体管46、第四十七晶体管47、第四十八晶体管48、第四十九晶体管49、第五十晶体管50、第五十一晶体管51、第五十二晶体管52、第五十三晶体管53、第五十四晶体管54、第五十五晶体管55、第五十六晶体管56、第五十七晶体管57、第五十八晶体管58、第五十九晶体管59、第六十晶体管60；

其中第三十三晶体管33、第三十四晶体管34、第三十七晶体管37、第三十八晶体管38、第四十一晶体管41、第四十二晶体管42、第四十五晶体管45、第四十六晶体管46、第四十九晶体管49、第五十晶体管50、第五十三晶体管53、第五十四晶体管54、第五十七晶体管57、第五十九晶体管59均为P型晶体管；

第三十五晶体管35、第三十六晶体管36、第三十九晶体管39、第四十晶体管40、第四十三晶体管43、第四十四晶体管44、第四十七晶体管47、第四十八晶体管48、第五十一晶体管51、第五十二晶体管52、第五十五晶体管55、第五十六晶体管56、第五十八晶体管58、第六十晶体管60均为N型晶体管；

第三十三晶体管33的源极接电源，第三十三晶体管33的漏极接第三十四晶体管34的源极；第三十四晶体管34的漏极、第三十五晶体管35的漏极、第四十二晶体管42的栅极、第四十七晶体管47的栅极、第五十晶体管50的漏极和第五十一晶体管51的漏极连接在一起；第三十五晶体管35的源极接第三十六晶体管36的漏极连接在一起，第三十六晶体管36的源极接地；时钟门控的主级DICE结构电路的信号Q1的输出端同时连接第三十六晶体管36的栅极以及第三十七晶体管37的栅极；第三十七晶体管37的源极接地，第三十七晶体管37的漏极接第三十八晶体管38的源极连接，第三十八晶体管38的栅极用于连接复位冗余电路中的信号nclk的输出端，第三十八晶体管38的漏极、第三十九晶体管39的漏极、第四十三晶体管43的栅极、第四十六晶体管46的栅极、第五十四晶体管54的漏极、第五十五晶体管55的漏极连接在一起，第三十九晶体管39的栅极用于连接复位冗余电路中的信号bclk的输出端，第三十九晶体管39的源极接第四十晶体管40的漏极，时钟门控的主级DICE结构电路的信号Q2的输出端同时连接第三十三晶体管33的栅极以及第四十晶体管40的栅极；第四十晶体管40的源极接地；

第四十一晶体管41的源极接电源，第四十一晶体管41的栅极连接复位冗余电路的信号R1的输出端，第四十一晶体管41的漏极连接第四十二晶体管42的源极，第四十二晶体管42的漏极、第四十三晶体管43的漏极、第四十四晶体管44的漏极、第五十二晶体管52的栅极、第五十三晶体管53的栅极、第五十七晶体管57的栅极连接在一起；第四十三晶体管43的源极接地，第四十四晶体管44的栅极连接复位冗余电路的信号R2的输出端，第四十四晶体管44的源极接地；

第四十五晶体管45的源极接电源，第四十五晶体管45的栅极连接复位冗余电路的信号R2的输出端，第四十五晶体管45的漏极连接第四十六晶体管46的源极，第四十六晶体管46的漏极、第四十七晶体管47的漏极、第四十八晶体管48的漏极、第四十九晶体管49的栅极、第五十六晶体管56的栅极、第五十八晶体管58的栅极连接在一起；第四十七晶体管47的源极接地；第四十八晶体管48的栅极连接复位冗余电路的信号R1的输出端，第四十八晶体管48的源极接地；

第四十九晶体管49的源极接电源，第四十九晶体管49的漏极接第五十晶体管50的源极，第五十晶体管50的栅极连接复位冗余电路中的信号bclk的输出端，第五十一晶体管51的栅极连接复位冗余电路中的信号nclk的输出端，第五十一晶体管51的漏极连接第五十二晶体管52的漏极，第五十二晶体管53的源极接地；

第五十三晶体管53的源极接电源，第五十三晶体管53的漏极连接第五十四晶体管54的源极，第五十四晶体管54的栅极连接复位冗余电路中的信号bclk的输出端，第五十五晶体管55的栅极连接复位冗余电路中的信号nclk的输出端，第五十五晶体管55的漏极连接第五十六晶体管56的漏极，第五十六晶体管56的源极接地；

第五十七晶体管57的源极接电源，第五十七晶体管57的漏极、第五十八晶体管58的漏极、第五十九晶体管59的栅极与第六十晶体管60的栅极连接在一起，第五十八晶体管58的源极接地；第五十九晶体管59的源极接电源，第六十晶体管60的源极接地；第五十九晶体管59的漏极连接第六十晶体管60的漏极，同时作为所述时钟门控的从级DICE结构电路的Q信号的输出端，输出Q信号。

一实施例中，提供一种抗单粒子翻转的复位冗余寄存器，包括时钟信号CK控制的反相器电路、复位冗余电路、时钟门控主级的DICE结构电路以及时钟门控从级的DICE结构电路，数据输入端D连接时钟门控主级的DICE结构电路，时钟门控主级的DICE结构电路与时钟门控的从级DICE结构电路串接，时钟门控主级的DICE结构电路、时钟门控的从级DICE结构电路均与时钟信号CK控制的反相器电路连接，时钟信号CK控制的反相器电路为时钟门控主级的DICE结构电路、时钟门控的从级DICE结构电路提供时钟信号，时钟门控主级的DICE结构电路、时钟门控的从级DICE结构电路均与复位冗余电路连接，复位冗余电路为时钟门控主级的DICE结构电路、时钟门控的从级DICE结构电路提供复位信号。本实施例中复位冗余电路如图1所示，时钟信号CK控制的反相器电路如图2所示，时钟门控主级的DICE结构电路如图3所示，时钟门控从级的DICE结构电路如图4所示，具体的电路组成以及连接结构在前述实施例中已描述清楚，在此不再赘述。

当图1所示复位冗余电路中的复位信号RD为低电平时，本实施例中的复位冗余寄存器工作在复位模式，所述时钟门控的从级DICE结构电路输出的Q信号被强制复位为低电平；当复位信号RD为高电平时，本实施例中的复位冗余寄存器工作在上升沿触发模式，所述时钟门控的从级DICE结构电路输出的Q信号取决于时钟信号在数据端的采样。

本实施例中，抗单粒子翻转的复位冗余寄存器有三个输入端和一个输出端。三个输入端分别是复位信号RD的输入端、时钟信号CK的输入端以及数据信号D的输入端。一个输出端为Q信号的输出端。复位信号RD经过复位冗余电路后分别输出信号R1和R2。时钟信号CK经过两级反相器后输出时钟门控信号nclk和bclk。数据信号D经过时钟门控的主级DICE结构电路后输出Q1和Q2,Q1和Q2再通过时钟门控的从级DICE结构电路后输出Q。

对于本实施例中的抗单粒子翻转的复位冗余寄存器，当RD为高电平时，R1和R2为低电平，寄存器工作在边沿触发模式，在时钟信号CK上升沿时寄存器采样，将高电平状态的数据信号D送到输出端Q。随后，保持时钟信号CK不再上升沿采样，即，采样后一直处于高电平状态(CK为“01”情况)或采样后经历下降沿后一直处于低电平状态(CK为“010”情况)。以CK为“010”情况为例，寄存器的主级DICE单元此时与从级DICE单元断开，从级DICE单元行使锁存功能。复位信号RD的冗余电路中，R1和R2连接的P管漏极此时为单粒子效应敏感点。若R1连接的P管漏极被高能粒子轰击，R1将由低电平变为高电平，R2的电平状态保持不变。与此同时，从级DICE单元中，R1控制的N管将由截止变成导通，R1控制的P管将由导通变成截止，R2控制的N管依旧截止，R2控制的P管依旧导通。因此，Q11保持不变，Q22从高电平变为不定态，从而Q变为不定态。但是，当R1连接的P管漏极处的单粒子瞬态事件迅速消失后，Q重新恢复原有的高电平，不产生翻转。CK为“01”情况与上述情况类似与上述情况类似，不再赘述。对上述假设开展电路仿真验证，仿真结果如图5所示，仿真结果表明本发明设计的加固的复位冗余电路可提升寄存器抗单粒子翻转的能力。

对于未复位冗余加固的寄存器，即复位信号RD只经过一路反相器后输出R1，主级和从级DICE中的复位信号也均为R1。同样以CK为“010”情况为例，若R1连接的P管漏极被高能粒子轰击，R1将由低电平变为高电平。与此同时，从级DICE单元中，R1控制的N管将由截止变成导通，R1控制的P管将由导通变成截止，导致输出Q被异常复位为低电平。当后续时钟信号没有上升沿，将高电平的数据信号D传递到Q，此低电平将长期保持，因此翻转无法恢复。CK为“01”情况与上述情况类似，不再赘述。对上述假设开展电路仿真验证，仿真结果如图6所示。上述结果表明未加固的复位电路受单粒子效应影响易产生单粒子瞬态脉冲，使得未加固寄存器的复位功能起效，最终导致未加固寄存器被复位为低电平状态，从而发生单粒子翻转。

另一实施例，提供一种宇航级芯片，包括上述任一实施例的抗单粒子翻转的复位冗余寄存器，由于抗单粒子翻转的复位冗余寄存器的抗辐照性较高，可应用于航空、航天等领域。

本发明未尽事宜为公知技术。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

以上所述仅为本发明的优选的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.复位冗余电路，其特征在于：包括4个晶体管，分别为第一晶体管(1)、第二晶体管(2)、第三晶体管(3)和第四晶体管(4)，第一晶体管(1)和第三晶体管(3)为P型晶体管，第二晶体管(2)和第四晶体管(4)为N型晶体管；第一晶体管(1)的栅极、第二晶体管(2)的栅极、第三晶体管(3)的栅极和第四晶体管(4)的栅极连接在一起，作为复位信号RD的输入端；所述第一晶体管(1)的源极接电源，第一晶体管(1)和第二晶体管(2)的漏极连接在一起，作为信号R1的输出端，输出信号R1；第二晶体管(2)的源极接地；第三晶体管(3)的源极接电源，第三晶体管(3)的漏极和第四晶体管(4)的漏极连接在一起，作为信号R2的输出端，输出信号R2；第四晶体管(4)的源极接地。

2.抗单粒子翻转的复位冗余寄存器，其特征在于，包括时钟信号CK控制的反相器电路、时钟门控的DICE结构电路以及如权利要求1所述的复位冗余电路；数据输入端D连接时钟门控的DICE结构电路，时钟门控的DICE结构电路与时钟信号CK控制的反相器电路连接，时钟信号CK控制的反相器电路为时钟门控的DICE结构电路提供时钟信号，时钟门控的DICE结构电路与复位冗余电路连接，复位冗余电路为时钟门控的DICE结构电路提供复位信号。

3.根据权利要求2所述的抗单粒子翻转的复位冗余寄存器，其特征在于，时钟门控的DICE结构电路包括时钟门控的主级DICE结构电路和时钟门控的从级DICE结构电路，数据输入端D连接时钟门控的主级DICE结构电路，时钟门控的主级DICE结构串接时钟门控的从级DICE结构电路。

4.根据权利要求3所述的抗单粒子翻转的复位冗余寄存器，其特征在于，所述时钟信号CK控制的反相器电路包括4个晶体管，分别为第五晶体管(5)、第六晶体管(6)、第七晶体管(7)和第八晶体管(8)，其中第五晶体管(5)和第七晶体管(7)为P型晶体管，第六晶体管(6)和第八晶体管(8)为N型晶体管；第五晶体管(5)的栅极与第六晶体管(6)的栅极连接在一起，作为时钟信号CK的输入端；第五晶体管(5)的源极接电源，第五晶体管(5)的漏极和第六晶体管(6)的漏极连接在一起，同时作为信号nclk的输出端，输出信号nclk；第六晶体管(6)的源极接地；第七晶体管(7)栅极、第八晶体管(8)的栅极、第五晶体管(5)的漏极和第六晶体管(6)的漏极连接在一起；第七晶体管(7)的栅极接电源，第七晶体管(7)的漏极和第八晶体管(8)的漏极连接在一起，作为信号bclk的输出端，输出信号bclk；第八晶体管(8)的源极接地。

5.根据权利要求4所述的抗单粒子翻转的复位冗余寄存器，其特征在于，所述时钟门控的主级DICE结构电路包括24个晶体管，分别为第九晶体管(9)、第十晶体管(10)、第十一晶体管(11)、第十二晶体管(12)、第十三晶体管(13)、第十四晶体管(14)、第十五晶体管(15)、第十六晶体管(16)、第十七晶体管(17)、第十八晶体管(18)、第十九晶体管(19)、第二十晶体管(20)、第二十一晶体管(21)、第二十二晶体管(22)、第二十三晶体管(23)、第二十四晶体管(24)、第二十五晶体管(25)、第二十六晶体管(26)、第二十七晶体管(27)、第二十八晶体管(28)、第二十九晶体管(29)、第三十晶体管(30)、第三十一晶体管(31)、第三十二晶体管(32)；

第九晶体管(9)、第十晶体管(10)、第十三晶体管(13)、第十四晶体管(14)、第十七晶体管(17)、第十八晶体管(18)、第二十一晶体管(21)、第二十二晶体管(22)、第二十五晶体管(25)、第二十六晶体管(26)、第二十九晶体管(29)、第三十晶体管(30)均为P型晶体管；

第十一晶体管(11)、第十二晶体管(12)、第十五晶体管(15)、第十六晶体管(16)、第十九晶体管(19)、第二十晶体管(20)、第二十三晶体管(23)、第二十四晶体管(24)、第二十七晶体管(27)、第二十八晶体管(28)、第三十一晶体管(31)、第三十二晶体管(32)为N型晶体管；

第九晶体管(9)的栅极、第十二晶体管(12)的栅极、第十三晶体管(13)的栅极、第十六晶体管(16)的栅极连接在一起，作为数据信号D的输入端；

第十晶体管(10)的栅极连接复位冗余电路中的信号bclk的输出端，第十一晶体管(11)的栅极连接复位冗余电路中的信号nclk的输出端，第十四晶体管(14)的栅极连接复位冗余电路中的信号bclk的输出端，第十五晶体管(15)的栅极连接复位冗余电路中的信号nclk的输出端；

第九晶体管(9)的源极接电源，第九晶体管(9)的漏极和第十晶体管(10)的源极连接；第十晶体管(10)的漏极和第十一晶体管(11)的漏极连接，第十一晶体管(11)的源极接第十二晶体管(12)的漏极，第十二晶体管(12)的源极接地；

第十三晶体管(13)的源极接电源，第十三晶体管(13)的漏极和第十四晶体管(14)的源极连接，第十四晶体管(14)的漏极和第十五晶体管(15)的漏极连接，第十五晶体管(15)的源极接第十六晶体管(16)的漏极，第十六晶体管(16)的源极接地；

第十七晶体管(17)的源极接电源，第十七晶体管(17)的栅极连接复位冗余电路的信号R1的输出端，复位冗余电路输出的信号R1输入第十七晶体管(17)的栅极；第十七晶体管(17)的漏极连接第十八晶体管(18)的源极，第十八晶体管(18)的栅极、第十晶体管(10)的漏极、第十一晶体管(11)的漏极、第二十六晶体管(26)的漏极、第二十七晶体管(27)的漏极、第二十三晶体管(23)的栅极连接在一起；第十八晶体管(18)的漏极、第十九晶体管(19)的漏极、第二十晶体管(20)的漏极、第二十八晶体管(28)的栅极、第二十九晶体管(29)的栅极连接在一起，同时作为信号Q2的输出端；第十九晶体管(19)的源极接地；第二十晶体管(20)的栅极连接复位冗余电路的信号R2的输出端，复位冗余电路输出的信号R2输入第二十晶体管(20)的栅极，第二十晶体管(20)的源极接地；第十九晶体管(19)的栅极、第十四晶体管(14)的漏极、第十五晶体管(15)的漏极、第二十二晶体管(22)的栅极、第三十晶体管(30)的漏极、第三十一晶体管(31)的漏极连接在一起；第二十一晶体管(21)的源极接电源，第二十一晶体管(21)的栅极连接复位冗余电路的信号R2的输出端，复位冗余电路输出的信号R2输入第二十一晶体管(21)的栅极；第二十一晶体管(21)的漏极连接第二十二晶体管(22)的源极，第二十二晶体管(22)的漏极、第二十三晶体管(23)的漏极、第二十四晶体管(24)漏极、第二十五晶体管(25)的栅极、第三十二晶体管(32)的栅极连接在一起，同时作为信号Q1的输出端；第二十三晶体管(23)的源极接地；第二十四晶体管(24)的栅极连接复位冗余电路的信号R1的输出端，复位冗余电路输出的信号R1输入第二十四晶体管(24)的栅极，第二十四晶体管(24)的源极接地；

第二十五晶体管(25)的源极接电源，第二十五晶体管(25)的漏极接第二十六晶体管(26)的源极，第二十六晶体管(26)的栅极连接复位冗余电路中的信号nclk的输出端，第二十七晶体管(27)的栅极连接复位冗余电路中的信号bclk的输出端，第二十七晶体管(27)的源极接第二十八晶体管(28)的漏极，第二十八晶体管(28)的源极接地；

第二十九晶体管(29)的源极接电源，第二十九晶体管(29)的漏极接第三十晶体管(30)的源极，第三十晶体管(30)的栅极连接复位冗余电路中的信号nclk的输出端，第三十一晶体管(31)的栅极连接复位冗余电路中的信号bclk的输出端，第三十一晶体管(31)的源极接第三十二晶体管(32)的漏极，第三十二晶体管(32)的源极接地。

6.根据权利要求5所述的抗单粒子翻转的复位冗余寄存器，其特征在于，所述时钟门控的从级DICE结构电路，包括28个晶体管，分别是第三十三晶体管(33)、第三十四晶体管(34)、第三十五晶体管(35)、第三十六晶体管(36)、第三十七晶体管(37)、第三十八晶体管(38)、第三十九晶体管(39)、第四十晶体管(40)、第四十一晶体管(41)、第四十二晶体管(42)、第四十三晶体管(43)、第四十四晶体管(44)、第四十五晶体管(45)、第四十六晶体管(46)、第四十七晶体管(47)、第四十八晶体管(48)、第四十九晶体管(49)、第五十晶体管(50)、第五十一晶体管(51)、第五十二晶体管(52)、第五十三晶体管(53)、第五十四晶体管(54)、第五十五晶体管(55)、第五十六晶体管(56)、第五十七晶体管(57)、第五十八晶体管(58)、第五十九晶体管(59)、第六十晶体管(60)；

其中第三十三晶体管(33)、第三十四晶体管(34)、第三十七晶体管(37)、第三十八晶体管(38)、第四十一晶体管(41)、第四十二晶体管(42)、第四十五晶体管(45)、第四十六晶体管(46)、第四十九晶体管(49)、第五十晶体管(50)、第五十三晶体管(53)、第五十四晶体管(54)、第五十七晶体管(57)、第五十九晶体管(59)均为P型晶体管；

第三十五晶体管(35)、第三十六晶体管(36)、第三十九晶体管(39)、第四十晶体管(40)、第四十三晶体管(43)、第四十四晶体管(44)、第四十七晶体管(47)、第四十八晶体管(48)、第五十一晶体管(51)、第五十二晶体管(52)、第五十五晶体管(55)、第五十六晶体管(56)、第五十八晶体管(58)、第六十晶体管(60)均为N型晶体管；

第三十三晶体管(33)的源极接电源，第三十三晶体管(33)的漏极接第三十四晶体管(34)的源极；第三十四晶体管(34)的漏极、第三十五晶体管(35)的漏极、第四十二晶体管(42)的栅极、第四十七晶体管(47)的栅极、第五十晶体管(50)的漏极和第五十一晶体管(51)的漏极连接在一起；第三十五晶体管(35)的源极接第三十六晶体管(36)的漏极连接在一起，第三十六晶体管(36)的源极接地；时钟门控的主级DICE结构电路的信号Q1的输出端同时连接第三十六晶体管(36)的栅极以及第三十七晶体管(37)的栅极；第三十七晶体管(37)的源极接地，第三十七晶体管(37)的漏极接第三十八晶体管(38)的源极连接，第三十八晶体管(38)的栅极用于连接复位冗余电路中的信号nclk的输出端，第三十八晶体管(38)的漏极、第三十九晶体管(39)的漏极、第四十三晶体管(43)的栅极、第四十六晶体管(46)的栅极、第五十四晶体管(54)的漏极、第五十五晶体管(55)的漏极连接在一起，第三十九晶体管(39)的栅极用于连接复位冗余电路中的信号bclk的输出端，第三十九晶体管(39)的源极接第四十晶体管(40)的漏极，时钟门控的主级DICE结构电路的信号Q2的输出端同时连接第三十三晶体管(33)的栅极以及第四十晶体管(40)的栅极；第四十晶体管(40)的源极接地；

第四十一晶体管(41)的源极接电源，第四十一晶体管(41)的栅极连接复位冗余电路的信号R1的输出端，第四十一晶体管(41)的漏极连接第四十二晶体管(42)的源极，第四十二晶体管(42)的漏极、第四十三晶体管(43)的漏极、第四十四晶体管(44)的漏极、第五十二晶体管(52)的栅极、第五十三晶体管(53)的栅极、第五十七晶体管(57)的栅极连接在一起；第四十三晶体管(43)的源极接地，第四十四晶体管(44)的栅极连接复位冗余电路的信号R2的输出端，第四十四晶体管(44)的源极接地；

第四十五晶体管(45)的源极接电源，第四十五晶体管(45)的栅极连接复位冗余电路的信号R2的输出端，第四十五晶体管(45)的漏极连接第四十六晶体管(46)的源极，第四十六晶体管(46)的漏极、第四十七晶体管(47)的漏极、第四十八晶体管(48)的漏极、第四十九晶体管(49)的栅极、第五十六晶体管(56)的栅极、第五十八晶体管(58)的栅极连接在一起；第四十七晶体管(47)的源极接地；第四十八晶体管(48)的栅极连接复位冗余电路的信号R1的输出端，第四十八晶体管(48)的源极接地；

第四十九晶体管(49)的源极接电源，第四十九晶体管(49)的漏极接第五十晶体管(50)的源极，第五十晶体管(50)的栅极连接复位冗余电路中的信号bclk的输出端，第五十一晶体管(51)的栅极连接复位冗余电路中的信号nclk的输出端，第五十一晶体管(51)的漏极连接第五十二晶体管(52)的漏极，第五十二晶体管(53)的源极接地；

第五十三晶体管(53)的源极接电源，第五十三晶体管(53)的漏极连接第五十四晶体管(54)的源极，第五十四晶体管(54)的栅极连接复位冗余电路中的信号bclk的输出端，第五十五晶体管(55)的栅极连接复位冗余电路中的信号nclk的输出端，第五十五晶体管(55)的漏极连接第五十六晶体管(56)的漏极，第五十六晶体管(56)的源极接地；

第五十七晶体管(57)的源极接电源，第五十七晶体管(57)的漏极、第五十八晶体管(58)的漏极、第五十九晶体管(59)的栅极与第六十晶体管(60)的栅极连接在一起，第五十八晶体管(58)的源极接地；第五十九晶体管(59)的源极接电源，第六十晶体管(60)的源极接地；第五十九晶体管(59)的漏极连接第六十晶体管(60)的漏极，同时作为所述时钟门控的从级DICE结构电路的Q信号的输出端，输出Q信号。

7.一种宇航级芯片，其特征在于，包括如权利要求2所述的抗单粒子翻转的复位冗余寄存器。