CN1180636C - 一种高斯最小频移键控数字调制方法和装置 - Google Patents

Abstract

本发明提供一种高斯最小频移键控数字调制方法和装置，通过调制比特的基带调制相位，再根据整个相位量化后构成的正弦余弦表，得出正交基带信号I和Q。并且利用通用可编程集成器件—现场可编程门阵列器件FPGA和外部存储器取得GMSK正交基带信号，这种方法具有设计升级方便、灵活快速的特点，符合系统更新的要求，增加系统的灵活性和自由度，同时也有利于提高性能，降低硬件成本。

Description

一种高斯最小频移键控数字调制方法和装置

本发明属于移动通信领域中的调制方法和装置，尤其涉及一种高斯最小频移键控数字调制实现方法。

在移动通信领域，数字调制技术具有良好的抗干扰性和潜在的语言加密能力。最小频移键控(MSK)是一种二进制数字调频，它具有等幅包络、窄带和相干检测能力良好等性能。GMSK调制是一种对差分编码数据加入预调制高斯低通滤波器的MSK调制，可以在保持等幅包络特性的同时，控制其输出的功率谱。MSK调制是调制指数为0.5的二进制调频，预调制高斯低通滤波器的归一化带宽BT＝0.3，GMSK调制的基本原理如图1所示。

输入差分编码器11的数据信息的传输速率为270.833kbit/s，差分编码器用于完成将输入的0、1信息变成幅度为±1的相对码，此功能分成两步实现：

第一步，将每个调制比特的数据值d_i∈[0，1]进行差分编码，变成单极性相对码

${\hat{d}}_i=d_i\⊕d_{i-1},(d_i\∈\{\mathrm{0,1}\left\}\right)---\left(1\right)$

第二步，再经过幅度变换成为双极性相对码a_i：

$a_i=1-2{\hat{d}}_i,(a_i\∈\{-\mathrm{1,1}\left\}\right)---\left(2\right)$

高斯低通滤波器12的冲击响应为h(t)：

$h\left(t\right)=\frac{\sqrt{2\mathrm{\π}}B}{\sqrt{\ln 2}}\exp (-\frac{2{\mathrm{\π}}^2{B}^2}{\ln 2}{t}^2)---\left(3\right)$

其中高斯低通滤波器12的带宽B为0.3/T；

对进入高斯低通滤波器12的数据流经过频移键控13(MSK)调制后，输出射频GMSK信号S(t)：

$S\left(t\right)=\frac{\sqrt{2E_s}}{T}\cos (2\mathrm{\π}{f}_{o}t+\mathrm{\ψ}\left(t\right)+{\mathrm{\ψ}}_o)---\left(4\right)$

用正交调制方式表示为：

$S\left(t\right)=\frac{\sqrt{{2E}_s}}{T}[I\×\cos (2\mathrm{\π}{f}_{0}t+{\mathrm{\ψ}}_o)-Q\×\sin (2\mathrm{\π}{f}_{0}t+{\mathrm{\ψ}}_o)---\left(5\right)$

其中ψ(t)是GMSK基带调制相位；

f₀为射频载波信号频率；

E_S为调制比特能量；

ψ₀为射频载波信号的初始相位。

因此，基带正交信号为：

             I＝cos(ψ(t))

             Q＝sin(ψ(t))                  (6)

从上面的理论分析可以得出，可以通过得到基带调制相位，再查将0～2π整个相位量化后构成的正弦余弦表，得出正交基带信号I和Q。

在现有的GSM蜂窝移动通信系统中，GMSK数字调制的实现包括两种方式：1)模拟电路，这种方法的结构复杂，成本高，灵活性差，实现的性能稳定度差，精度不高  2)专用ASIC模块，这种方法因受模块限制，设计使用灵活性差，成本高。随着现代工艺和器件的发展，现场可编程门阵列器件FPGA(FieldProgrammable Gate Array)的集成度、速度和设计手段飞速提高，为FPGA用于GMSK调制提供了可实现的基础，也反映当前技术发展的需要。

本发明的目的是根据高斯调频信号相位变化连续的特点，采用递推和截短量化技术实现GMSK基带调制的方法，并且利用通用集成器件—现场可编程门阵列器件FPGA和外部存储器取得GMSK正交基带信号，这种方法具有设计升级方便、灵活快速的特点，符合系统更新的要求，增加系统的灵活性和自由度，同时也有利于提高性能，降低硬件成本。

为了实现上述目的，本发明采用数字处理技术实现GMSK基带正交信号，在此基础上，采用通用的正交调制方式可方便地实现射频GMSK调制信号。

下面，参照附图，对于熟悉本技术领域的人员而言，从对本发明方法的详细描述中，本发明的上述和其他目的、特征和优点将显而易见。

图1表示GMSK调制的基本原理图；

图2表示本发明采用FPGA及外部存储器进行正交基带GMSK调制的简单示意图；

图3给出GMSK基带调制相位ψ(t)与上一调制比特的基带调制相位和附加相位的递推关系表；

图4表示高斯滤波器的矩形脉冲响应函数g(t)与t/T之间的关系曲线图；

图5表示本发明所采用方法的流程图；

图6表示一个采用FPGA及EPROM进行GMSK基带调制方法的实施例；

图7采用图6所示原理实施例的GMSK基带调制信号的频谱仿真图；

图8采用图6所示原理实施例的GMSK基带调制信号与理想基带调制信号的幅度误差分析图；

图9采用图6所示原理实施例的GMSK基带调制信号与理想基带调制信号的相位误差分析图。

GMSK基带调制方法是利用数字处理技术实现GMSK调制信号的基础，本方法可以实现并行比特率为N倍于调制比特率的基带正交(I/Q)信号的GMSK调制，其中N为大于2的整数。

参考图2，GMSK信号一般采用正交调制的方式实现，输入比特流经FPGA21处理后，查找外部存储器22中预先放置的正弦余弦表的方法求出基带正交I和Q信号。

图3所示的表提供输入调制比特的基带调制相位的递推关系。从该表中，可以了解到，GMSK调制的方法实际上是通过递推关系形成的。由于GMSK是一种高斯调频信号，它的包络是恒定的，因此，信息包含在相位之中，而它的相位变化是连续的，可将GMSK基带信号在时域上分割成以调制比特持续时间T为周期的信号，任意时刻t可表示为t＝kT+τ(其中0≤τ≤T，k是调制比特序号)，这样GMSK基带信号相位ψ(t)的递推关系为：任意时刻t的基带调制相位由上一调制比特最后时刻的基带调制相位(ψ(kT))和附加相位(ψ(τ))两部分相加而成。附加相位即：

$\mathrm{\ψ}\left(\mathrm{\τ}\right)=\frac{\mathrm{\π}}{2}{\∫}_0^{\mathrm{\τ}}\left[\underset{i=-\∞}{\overset{\∞}{\mathrm{\Σ}}}{a}_{k-i}g(t^{\′}-\mathrm{iT})\right]{\mathrm{dt}}^{\′}$

由于ψ(τ)中包括有高斯滤波器的矩形脉冲响应g(t)，它的取值范围为(-∞，+∞)，g(t)函数与t/T的关系如图4中曲线所示，需要对g(t)进行截短处理，截短长度越大，误差越小，但运算量也越大。当截短长度为5T时，占

的99.99994658％，当截短长度取7T时，占 的99.9999999999％，综合误差与运算量两方面因素，截短长度确定为5T～7T，在这个截短长度内，运算量并非太大，但精度已足够。

对附加相位ψ(τ)的量化主要包括时间和幅度两方面的量化。时间上的量化与通信系统的指标有关，决定了I和Q的速率，如果一个比特周期量化成N个点，g(t)的截短长度取MT，那么，τ的取值就有N种： …...T；这样，g(t)被量化成M×N个量化点，ψ(τ)被量化成N个附加相位。根据基带调制相位的递推关系，在一个比特持续时间内，上一调制比特最后时刻的调制相位是不变的，基带调制相位被量化成N个点，所以，I和Q的速率为调制比特率的N倍；在幅度上的量化决定了附加相位ψ(τ)的精度，现有的寄存器一般有8位、16位、24位和32位。用8位表示，量化误差为0.2289°，用16位表示，量化误差为0.000894°，因此将幅度量化成16位已足够满足精度。

若考虑时间的截短长度取为5T，则

$\mathrm{\ψ}\left(\mathrm{\τ}\right)=\underset{i=-2}{\overset{2}{\mathrm{\Σ}}}{a}_{k-i}\left[\frac{\mathrm{\π}}{2}{\∫}_0^{\mathrm{\τ}}g(t^{\′}-\mathrm{iT}){\mathrm{dt}}^{\′}\right]$

其中g(t)的参数是确定的，可以看出，附加相位ψ(τ)与两个因素有关：

2)本调制比特的双极性相对码及其前后两位调制比特的双极性相对码；

2)τ的取值。

由此得出，通过每5个相邻调制比特可以决定一个比特持续时间的基带调制相位曲线形状。因此当截短长度取5T时，一个比特持续时间内，基带调制相位曲线共有2⁵种。

在一个比特持续时间内，5个相邻调制比特的双极性相对码信息决定了2⁵种附加相位曲线，每种附加相位曲线量化成N个点，每N个点组成了一个附加相位组，每个点用16位码表示，为实现方便，节省资源和提高处理速度，可将一个比特持续时间内的2⁵种附加相位组的离散值制成一个附加相位表，这个附加相位表的容量以比特为单位，表的大小为2⁵×N×16(比特)。附加相位表的排列可将5个相邻调制比特的单极性相对码作为放置2⁵种附加相位组的相对地址码，每个附加相位组中顺序排列被量化的N个附加相位。因此，每5个相邻调制比特的单极性相对码决定的附加相位组在附加相位表的相对地址码是N倍的附加相位组的相对地址码。另外，为实现方便，将附加相位表的数据作了相位上模2π的处理。

正弦余弦表的放置顺序是将相位自小到大即0到2π的量化顺序排列的，因此，可以将量化相位作为查询正弦余弦表的相对地址码，正弦余弦表的大小与相位的量化等级有关，如果量化等级为K级，正弦余弦值用L位表示，正弦余弦表的大小为K×L×2(比特)。L取12位以上，基带相位取12～16位，量化等级K为2¹²～2¹⁶。

图5给出采用本发明方法进行GMSK调制实现的流程示意图，下面对该流程进行说明。

首先进入块501初始化，包括附加相位表的初始化、正弦余弦表初始化和寄存器初始化几个方面。附加相位表和正弦余弦表的初始化就是将一定顺序排列的表分别放置到相应的存储空间去，并取得表的头地址；同时将地址寄存器和相位寄存器初始化零。地址寄存器用来存放附加相位的地址，相位寄存器用来存放上一调制比特最后时刻的基带调制相位。初始化完成后，进入块502，取第一个调制比特，作为当前调制比特，然后进入块503进行差分编码，得到与所取调制比特的速率一致的当前调制比特的单极性相对码；然后进入块504将单极性相对码存放到地址寄存器相应的比特位中，取得当前附加相位组的相对地址码，加上附加相位表的头地址，成为附加相位组的首地址，如果附加相位表头地址为0，附加相位组的首地址就是相对地址码，根据附加相位组的首地址，只要将地址寄存器的内容累加1，可以顺序取得附加相位组中的N个附加相位地址。放置当前单极性相对码的比特位与附加相位表的M个相邻调制比特的单极性相对码的排列有关，例如，对于一个N为16、M为5的附加相位表，它的相对地址码有9位，它的高5位从高到低排列了时间上从后到前的单极性相对码，则当前单极性相对码应放置到高5位的最高位，反之，当前单极性相对码应放置在高5位的最低位。地址寄存器初始化的结果，此时地址寄存器的低4位为0。在块505中查附加相位表，根据地址寄存器的内容，取得附加相位；然后进入块506，将查表取得的附加相位与相位寄存器中的上一调制比特最后时刻的基带调制相位相加，得到当前调制比特的一个基带调制相位，对第一调制比特来说，相位寄存器初始化为0，其基带调制相位就是附加相位，作为正弦余弦表的相对地址码；在块507中，将基带调制相位与正弦余弦表的头地址相加，得到正弦余弦表的查询地址；然后进入步骤508，根据正弦余弦表的查询地址，得到一组正交基带信号I和Q，并输出；完成一个时间量化点的调制后，对地址寄存器中低4位判断是否都为1，如果不满足条件，表明附加相位组的N个附加相位还没有取完，当前调制比特的调制还未完成，进入块509，附加相位地址加1，取得该附加相位组的下一个附加相位的查询地址，返回到块505，用于完成下一个量化点的正交基带调制信号I/Q；如果满足条件，表明已完成当前调制比特的N个正交基带调制信号I/Q，进入块510，将相位寄存器的内容进行刷新，将第N个基带调制相位存入相位寄存器中，在下一调制比特进行调制时，作为上一调制比特最后时刻的基带调制相位，为计算下一比特持续时间的相位产生(块506)所用。接着进入块511，将地址寄存器的内容作相应的左移或右移，然后将低4位置0，进入块512，取下一调制比特作为当前比特，返回到块503，再完成N个正交基带调制信号I/Q的功能。

从流程图可看出，本发明的方法采用了两个循环，内循环的作用是产生一个比特持续时间内的N个I/Q值，外循环是产生不同比特持续时间内的I/Q值。

结合图5提供的本发明方法的原理流程，图6给出利用FPGA和外部存储器来实现本发明的一个较佳实施例的结构示意图。FPGA60完成图5中附加相位表的存储功能和逻辑功能，逻辑功能主要是根据输入的调制比特，经过差分编码器61，产生存有附加相位表的数据存储器的地址，再将得到的附加相位与相位存储器的上一比特最后时刻的基带调制相位相加，得到当前的基带调制相位。在外部存储器65中存储了正弦余弦表，正弦余弦表的头地址为0，用基带调制相位作为外部存储器的地址可得到基带正交I和Q信号。根据FPGA60实现的不同逻辑功能，可以将其结构分为差分编码器61、地址产生器62、数据存储器63和基带调制相位产生器64四个部分。

差分编码器61完成将输入的0、1信息变成相对码，幅度不变，它由两个触发器610、611和一个异或门612组成，触发器610、611的变化速率与调制比特率一致，完成调制比特绝对码与相对码的转换。相对码转换成双极性码的功能已包含在数据存储器63中的附加相位表内。

经过差分编码后的相对码进入地址产生器62，地址产生器由一个5比特右移移位寄存器620和模N计数器621组成，5比特移位寄存器620的速率为调制比特率；模N计数器621的设计速率与I和Q的速率有关，若使用模16计数器，则I和Q的并行比特速率为16倍的调制比特率；将移位寄存器620和模N计数器621的输出从高到低拼接成附加相位存储器的地址，地址的变化速率为N倍的调制比特率。例如：将移位寄存器的输出作为地址的高5位，将模16计数器的输出作为低4位，地址的变化速率是16倍的调制比特率。

为了减少延时，附加相位表被存放在两个数据存储器630和631中，数据表存储器A630和数据表存储器B631分别存放了前后半张表，头地址都为0，由地址的最高位控制选择数据表存储器A630或数据表存储器B631的输出。为了防止相加器溢出带来实现上的麻烦，将附加相位表的数据作了相位上模2π的处理，数据表存储器A630和数据表存储器B631在实现上采用了译码器的设计思想，占用的资源是ROM方式实现的20％，且时延在15ns以下，节省了资源，加快了寻址速度。

基带调制相位产生器64包括相位寄存器640，加法器641和输出锁存器642，用来实现附加相位与相位寄存器中内容的相加功能和输出控制，相位存储器的速率为调制比特率，输出锁存器642和附加相位输出的速率为N倍调制比特率，由它输出N倍调制比特率的基带调制相位作为外部存储器65的查询地址。

为降低成本，正弦余弦表存放在外部存储器中，外部存储器EPROM的读取速率为N倍调制比特率。

图7给出采用较佳实施例输出的正交基带信号的频谱仿真图。图中的横坐标和纵坐标分别表示频率(单位Hz)和幅度(单位dB)，设定I和Q速率为16倍调制速率，16位量化相位和12位I/Q输出来实现的GMSK基带调制信号，采集2400个I/Q样点，用计算机仿真而得到。可以看出GMSK基带调制信号的频谱落在200kHz(单边带)之内，在频偏为200kHz时，它的幅度相对于0频偏的衰减大于-30dBc，说明GMSK基带调制信号的频谱满足了规范的要求。

图8给出了GMSK基带调制信号的幅度误差分析。横坐标为2400个I/Q样点，纵坐标为GMSK基带信号幅度的相对误差，它是GMSK基带信号幅度的绝对误差与相应的理想幅度的相对值，可以看出最大幅度误差为3.390E-6，说明用本发明实现GMSK基带调制信号所引起的幅度误差小，精度高。

图9给出了GMSK基带调制信号的相位误差分析。横坐标为2400个I/Q样点，纵坐标为GMSK基带信号绝对相位误差，它是2400个GMSK基带信号的相位与相应的理想相位的差值，单位是弧度，可以看出最大相位误差为1.36e-4弧度，即0.0078°，说明用本发明实现的GMSK基带调制信号产生的相位误差较小，精度高。

本发明提供了一种切实可行的GMSK数字调制的FPGA实现方法和装置，采用这种方法实现的优点包括：

1、简单，占用资源少，同时又保证了调制精度，提高了调制性能。用FPGA和外部存储器实现GMSK基带调制，具有时延小，接口简单的特点，其初始化使附加相位表和正弦余弦表的头地址都为0，减小了运算量，简化了实现。

2、用设计灵活快捷的FPGA实现GMSK数字调制，增加了系统的灵活性和自由度，减少了系统调制模块的复杂性和成本，FPGA只占用资源5千门以下。

前面提供了对较佳实施例的描述，以使本领域内的任何技术人员可使用或利用本发明。对这些实施例的各种修改，对本领域内的技术人员是显而易见的，可把这里所述的总的原理应用到其他实施例而不使用创造性。因而，本发明将不限于这里所示的实施例，而应依据符合这里所揭示的原理和新特征的最宽范围。

Claims (17)

1、一种高斯最小频移键控数字调制方法，所述方法包括以下步骤：

a)进行初始化，所述初始化包括：

附加相位表的初始化和正弦余弦表的初始化，具体包括将一定顺序的表分别放置到所述附加相位表和正弦余弦表的相应存储空间，并取得表的头地址；

寄存器初始化，对用于存放附加相位地址的地址寄存器和用于存放上一调制比特最后时刻的基带调制相位的相位寄存器赋0；

b)根据调制比特进行差分编码，得到当前调制比特的单极性相对码；

c)将所述单极性相对码进行存放，取得相对于附加相位表头地址的相对地址码，加上附加相位表的头地址，生成附加相位组的查询地址；

d)根据所述附加相位组查询地址和附加相位表，查出一组附加相位；

e)根据所述附加相位和上一调制比特最后时刻的基带调制相位，生成当前调制比特的基带调制相位作为正弦余弦表的相对地址码；

f)将所述当前调制比特的基带调制相位和正弦余弦表的头地址相加，得到正弦余弦表的查询地址；

g)根据查询地址，查所述正弦余弦表，得到正交基带信号；

h)将当前调制比特的一组基带调制相位中的最后一个基带调制相位存放到相位寄存器中，作为上一调制比特最后时刻的基带调制相位；将地址寄存器移位，并给地址寄存器低位置0；

i)取下一调制比特，作为当前调制比特，按步骤b)～i)循环进行。

2、根据权利要求1所述的方法，其特征在于，所述当前单极性相对码的速率与调制比特速率相同。

3、根据权利要求1所述的方法，其特征在于，所述步骤e)中当前调制比特的基带调制相位：

             ψ(t)＝ψ(KT)+ψ(τ)

其中，K表示调制比特序号；

      ψ(KT)为上一调制比特最后时刻的基带调制相位；

      ψ (τ)为附加相位。

4、根据权利要求1所述的方法，其特征在于，在一个比特周期内，按照下式将所述附加相位量化为N个点，这N个附加相位组成了附加相位组，其中高斯滤波器的矩形脉冲响应g(t)的截断长度取MT：

式中，ψ(τ)为附加相位，τ的取值为 $\frac{T}{N},\frac{2T}{N},\frac{3T}{N}\·\·\·\·\·T$ 共N个点；

      α_K为第K个调制比特的双极性相对码；

       g(t)为高斯滤波器的矩形脉冲响应。

5、根据权利要求4所述的方法，其特征在于，所述M和N都为整数。

6、根据权利要求5所述的方法，其特征在于，所述M为5～7的整数，N为2～32的整数。

7、一种高斯最小频移键控数字调制装置，所述装置包括：

差分编码器，包括两个触发器和一个异或门，根据时钟控制两个触发器输出进行异或运算，用于完成将输入的调制比特变成单极性相对码；

地址产生器，包括一个M比特移位寄存器和模N计数器，所述移位寄存器的移位方向与附加相位表的排列有关，用于根据附加相位表的排列，所述移位寄存器将所述差分编码器输出的单极性相对码移入，所述移位寄存器作为高M位和所述模N计数器作为低位进行组合产生附加相位的地址；

数据存储器，接受所述地址产生器输出的附加相位的地址，用于存放附加相位表；

基带调制相位产生器，包括相位寄存器、加法器和输出锁存器，所述加法器将所述数据存储器输出的附加相位与所述相位寄存器内的上一比特最后时刻的基带相位相加，所述输出锁存器根据相加结果进行锁存，并输出当前调制比特的N个基带调制相位；

外部存储器，根据基带调制相位产生器输出的N个基带调制相位作为查询地址，得到N个正交I、Q信号。

8、根据权利要求7所述的装置，其特征在于，移位寄存器的移位变化速率为调制比特率，作为地址产生器的高M位，用于产生附加相位组的查询地址。

9、根据权利要求7所述的装置，其特征在于，所述模N计数器的计数速率为N倍调制比特率，用于生成附加相位查询地址的低位，并对一个比特周期内的N个量化附加相位累加计数。

10、根据权利要求7所述的装置，其特征在于，所述地址产生器输出N倍调制比特率的附加相位地址。

11、根据权利要求7所述的装置，其特征在于，所述相位存储器用于存储上一比特最后时刻的基带调制相位。

12、根据权利要求7所述的装置，其特征在于，所述输出锁存器控制输出N倍调制比特率的基带调制相位。

13、根据权利要求7所述的装置，其特征在于，所述数据存储器包括数据存储器A和数据存储器B，所述数据存储器A用于存放前半张附加相位表，所述数据存储器B用于存放后半张附加相位表。

14、根据权利要求7所述的装置，其特征在于，所述外部存储器的读取速率为N倍调制比特率。

15、根据权利要求14所述的装置，其特征在于，所述外部存储器可以选择PROM和FLASH。

16、根据权利要求7所述的装置，其特征在于，所述N和M为整数，且5≤M≤7，16≤N≤32。

17、根据权利要求7所述的装置，其特征在于，用于差分编码的所述触发器的变化速率为调制比特率。

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