CN118051411B

CN118051411B - 服务器pch直出sata硬盘sgpio点灯方法及装置

Info

Publication number: CN118051411B
Application number: CN202410444631.6A
Authority: CN
Inventors: 孙芳传; 梁志鹏; 颜凤毛; 黄蓝亭; 李鸿强; 黄文杰; 吴戈
Original assignee: Baode Computer System Co ltd
Current assignee: Baode Computer System Co ltd
Priority date: 2024-04-15
Filing date: 2024-04-15
Publication date: 2024-07-09
Anticipated expiration: 2044-04-15
Also published as: CN118051411A

Abstract

本发明涉及基于集合相交的周期时变机械系统可达集估计方法及装置，其方法包括：通过主板CPLD芯片接收PCH芯片的SGPIO位数据流；通过主板CPLD芯片对SGPIO位数据流进行解释重组后，将重组后的SGPIO位数据流发送给背板CPLD芯片；背板CPLD芯片根据接收的SGPIO位数据流，按预设顺序解析并完成硬盘LED灯的控制。本发明通过解析重组PCH的SGPIO位数据流，使得通用直通背板可搭配多样化主板使用。

Description

服务器PCH直出SATA硬盘SGPIO点灯方法及装置

技术领域

本发明涉及服务器PCH直出SATA硬盘SGPIO点灯方法及装置，属于数据处理领域。

背景技术

在Intel的Egale Stream平台的芯片组(PCH)内部，有集成了三个SATA(SerialAdvanced Technology Transport)控制器，让其可以直接提供SATA接口信号给到硬盘背板。PCH内三个SATA控制器除了提供x8或x4的SATA信号之外，还都有各提供一组专门用于各自控制器的硬盘点灯的带外总线SGPIO。PCH外围的SATA接口引脚一般是多功能复用管脚，可同时支持PCIE、USB3.0以及个别支持Gbe等，例如，SATA0的port0~7均复用支持PCIE、USB3.0，SATA1的port0~7复用支持PCIE以及port2/4/6还支持Gbe。因此，在实际设计前期，需要根据产品的需求，分配好各个接口的具体应用。其中，对于三个SATA控制器的用于硬盘点灯的SGPIO总线，其控制各自SATA硬盘的点灯的位数据流，并按照从port0~7的固定顺序依次传输位数据流。而背板CPLD需要依顺序接收位数据流，然后依次控制对应的硬盘灯状态。

但是，现有设计时通常会有SATA设计需求，也有其它PCIE或USB3.0等的设计需求，在这种情况下，现有的背板CPLD设计无法满足不同设计场景的需求。

发明内容

本发明提供服务器PCH直出SATA硬盘SGPIO点灯方法及装置，旨在至少解决现有技术中存在的技术问题之一。

本发明的技术方案涉及服务器PCH直出SATA硬盘SGPIO点灯装置，包括：

主板，所述主板设置有PCH芯片和用于解析重组所述PCH芯片发送数据的主板CPLD芯片；

背板，所述背板设置有用于接收所述主板CPLD芯片发送数据的背板CPLD芯片。

进一步，所述主板设置用于接收所述主板CPLD芯片发送的SGPIO位数据流的第一连接器，所述第一连接器与所述PCH芯片的SATA接口连接。

进一步，所述背板设置有第二连接器，所述第二连接器与所述背板CPLD芯片连接；所述第二连接器与所述第一连接器连接。

进一步，所述第一连接器与所述第二连接器均为MiniSAS-HD连接器。

本发明的技术方案还涉及服务器PCH直出SATA硬盘SGPIO点灯及方法，应用于本发明上述实施例的装置，根据本发明的方法包括以下步骤：

S100、通过所述主板CPLD芯片接收所述PCH芯片的SGPIO位数据流；

S200、通过所述主板CPLD芯片对所述SGPIO位数据流进行解释重组后，将重组后的SGPIO位数据流发送给所述背板CPLD芯片；

S300、所述背板CPLD芯片根据接收的SGPIO位数据流，按预设顺序解析并完成硬盘LED灯的控制。

进一步，所述步骤S200中包括：

S210、确定PCH芯片中每个SATA接口中用于连接硬盘的端口，进而确定所述SGPIO位数据流中的有效数据流的原始顺序；

S220、通过主板CPLD芯片对所述SGPIO位数据流进行重新组合，以使其有效数据流从原始顺序调整为预设顺序。

进一步，所述步骤S220中，所述有效数据流的规范顺序为：位0-2为控制HDD0灯的数据流，位3-5为控制HDD1灯的数据流，位6-8为控制HDD2灯的数据流，位9-11为控制HDD3灯的数据流。

本发明的技术方案还涉及计算机可读存储介质，其上储存有程序指令，所述程序指令被处理器执行时实施的方法包括以下步骤：

S100、通过所述主板CPLD芯片接收所述PCH芯片的SGPIO位数据流；

进一步，其中所述程序指令被处理器执行时实施的方法的步骤S200包括：

进一步，其中所述程序指令被处理器执行时实施的方法的步骤S200中：所述有效数据流的预设顺序为：位0-2为控制HDD0灯的数据流，位3-5为控制HDD1灯的数据流，位6-8为控制HDD2灯的数据流，位9-11为控制HDD3灯的数据流。

本发明的有益效果如下：

本发明实现市场上的通用直通背板可搭配多样化主板使用。通过主板CPLD将主板上的PCH传过来的SGPIO位数据流信息进行解析重组，再将重新定义的位数据流传给背板CPLD，使得背板CPLD可直接按通用规范顺序解析位数据流，以实现对硬盘LED灯的控制，从而使得市场上的通用直通背板可以搭配多样化的主板直接使用。

附图说明

图1是根据本发明实施例的装置的结构示意图。

图2是根据本发明方法的基本流程图。

具体实施方式

以下将结合实施例和附图对本发明的构思、具体结构及产生的技术效果进行清楚、完整的描述，以充分地理解本发明的目的、方案和效果。

需要说明的是，如无特殊说明，当某一特征被称为“固定”、“连接”在另一个特征，它可以直接固定、连接在另一个特征上，也可以间接地固定、连接在另一个特征上。本文所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。此外，除非另有定义，本文所使用的所有的技术和科学术语与本技术领域的技术人员通常理解的含义相同。本文说明书中所使用的术语只是为了描述具体的实施例，而不是为了限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的组合。

应当理解，尽管在本公开可能采用术语第一、第二、第三等来描述各种元件，但这些元件不应限于这些术语。这些术语仅用来将同一类型的元件彼此区分开。例如，在不脱离本公开范围的情况下，第一元件也可以被称为第二元件，类似地，第二元件也可以被称为第一元件。本文所提供的任何以及所有实例或示例性语言（“例如”、“如”等）的使用仅意图更好地说明本发明的实施例，并且除非另外要求，否则不会对本发明的范围施加限制。

参照图1至图2，在一些实施例中，根据本发明的服务器PCH直出SATA硬盘SGPIO点灯装置包括主板和背板，主板设置有PCH芯片和用于解析重组PCH芯片发送数据的主板CPLD芯片，背板设置有用于接收所述主板CPLD芯片发送数据的背板CPLD芯片。本发明通过对PCH芯片的SGPIO位数据流进行解析重组后，再发送给硬盘背板，从而在多样化的主板设计需求过程中，让产品可以兼容使用市场上的通用直通硬盘背板，提高了产品的灵活性，使得产品更加多样化。

参照图1至图2，在一些实施例中，根据本发明的服务器PCH直出SATA硬盘SGPIO点灯方法，至少包括以下步骤：

S100、通过主板CPLD芯片接收PCH芯片的SGPIO位数据流；

S200、通过主板CPLD芯片对SGPIO位数据流进行解释重组后，将重组后的SGPIO位数据流发送给背板CPLD芯片；

S300、背板CPLD芯片根据接收的SGPIO位数据流，按预设顺序解析并完成硬盘LED灯的控制。

本发明通过主板CPLD（复杂可编程逻辑器件）获取主板上PCH（平台管理控制中心）传过来的SGPIO（通用串行输入输出）位数据流信息，然后解析-重组，再通过定义好的输出引脚将重组后的位数据流传给背板CPLD，背板CPLD最终解析位数据流后，实现对硬盘LED灯的控制，从而使得市场上的通用的直通背板也可以搭配多样化的主板正常使用，同时可兼容不同标准的直通背板。

对于现有的Intel平台服务器，Intel的芯片组PCH的高速端口一般可以根据设计需求配置成PCIe、SATA、USB3.0及Gbe等类型的端口，因此，直通的硬盘背板也逐渐被行业规范化，常常被要求作为部件被服务器整机厂商引入，所以背板CPLD对SGPIO的解析设计也就被固定化，譬如，从传输的第一位数据流开始解析，其从第一个硬盘开始分别对应，如位数据bit0~11分别以对应的HDD0~HDD3为顺序依次进行解析。但是，主板设计者通常需要满足其它的产品设计需求，如PCIE、USB3.0、Gbe等的资源需求，对于这种情况，现有背板的CPLD设计需要特别定制设计，或者，背板的设计研发也完全由主板设计厂商来设计满足，以上设计均导致市场上的背板变得不再通用。

因此，本发明根据主板设计的实际情况，将需要对SGPIO位数据流进行“解析-重组”的SGPIO信号接到主板CPLD，再用主板CPLD的另外几个引脚定义成SGPIO输出，连接到MiniSAS-HD连接器上。具体的，主板CPLD芯片获取主板上PCH芯片传过来的SGPIO位数据流信息，对SGPIO位数据流进行解析-重组，再通过定义好的输出引脚将重组后的SGPIO位数据流传给背板CPLD芯片，背板CPLD芯片最终解析SGPIO位数据流，实现对硬盘LED灯的控制。

在一些实施例中，参见图1，主板设置第一连接器，背板设置有第二连接器，第一连接器和第二连接器均为MiniSAS-HD连接器。主板CPLD芯片连接第一连接器，背板CPLD芯片连接第二连接器，主板CPLD芯片将重组后的SGPIO位流数据发送给第一连接器，第一连接器转发给第二连接器，第二连接器将重组后的SGPIO位流数据发送给背板CPLD芯片，背板CPLD芯片最终解析并完成对硬盘LED灯的控制。

在一些应用实施例中，本发明方法中，主板CPLD芯片对PCH芯片的SGPIO位流数据进行解析重组包括以下步骤：

此处以一个具体实施例加以说明。

本发明在主板设计中，其PCH芯片的SATA0高速接口资源实际分配如表1所示：

表1

参见表1，SATA0的port0-1配置USB3.0接口到USB3.0接口，port2-5配置成用于连接硬盘的SATA接口，port6-7配置成PCIE接M.2 SSD。其中，作为SATA接口的端口需要进行硬盘LED点灯定位管理控制。

进一步地，参见表2所示，完整SATA0控制器端发出的SGPIO位数据流，与PCH芯片端口的原始对应关系，其中每3个bit对应一个PCH芯片端口。

表2

其中，在本实施例中，位6-17才是一一对应4个SATA HDD的有效数据流。Port2-5分别对应为HDD0-3，其中，位6-8为控制HDD0灯的数据流，位9-11为控制HDD1灯的数据流，位12-14为控制HDD2灯的数据流，位15-17为控制HDD3灯的数据流。

可以理解的上，在上述实施例的配置情况（表2）下，采用传统的硬盘点灯方法，即SATA0的SGPIO位数据流直连至通用的硬盘背板上，则背板会按照“位0-2为控制HDD0灯的数据流，位3-5为控制HDD1灯的数据流，位6-8为控制HDD2灯的数据流，位9-11为控制HDD3灯的数据流”的关系来解析控制硬盘LDE灯，显然会出现紊乱不一致的情况。

参见表3所示，本发明方法将原始的位6-17有效数据流依次重新组合为0-11，使得上述实施例的主板设计实例能够搭配通用的直通硬盘背板使用。

表3

具体的，背板接收到重组后的新SGPIO位数据流，再按照通用规范的顺序解析并完成HDD灯的控制，即“位0-2为控制HDD0灯的数据流，位3-5为控制HDD1灯的数据流，位6-8为控制HDD2灯的数据流，位9-11为控制HDD3灯的数据流”的关系来解析控制硬盘灯，可有效避免出现紊乱不一致的情况。而位12-23对应的port由于不是接SATA硬盘，背板则不需要进行解析处理。需要说明的是，此处以X86服务器的硬盘背板设计为例。其中，现有技术中，为了使得硬盘背板能够作为一个部件在市场中灵活配置，SGPIO解释设计已有行业比较通用的标准，本发明采用的预设顺序可以为行业比较通用的顺序。

本发明提出的服务器PCH直出SATA硬盘SGPIO点灯方法，服务器主板可以在满足产品需求多样化的情况下，直接兼容市场上通用的直通硬盘背板，不需要特别定制版本，提高了产品设计灵活性。

其中，主板CPLD芯片对PCH芯片的SGPIO数据流解析重组的部分逻辑代码如下：

module sgpio_shift_12bit(

input wire rst_n , //i,异步复位，低有效

input wire clk_sys , //i,本地时钟

input wire clk_sgpio , //i,SGPIO同步时钟

input wire sgpio_load , //i,SGPIO同步信号

input wire sgpio_data_in , //i,SGPIO数据输入

output reg [23:0] data_rcv0 , //o,接收数据缓存器

input wire clr_data_rcv_n , //i,清除接收数据

output wire oSClock , //o,SGPIO输出时钟

output wire oSLoad , //o,SGPIO输出信号

output wire oSDout //o,SGPIO输出数据信号

);

assign oSClock = clk_sgpio;

assign oSLoad = sgpio_load;

parameter SEND_DATA_INIT = 24'h000000 ;

parameter RCV_DATA_INIT = 24'h000000 ;

///////////////register define////////////////

reg sgpio_clk_glitch_dly;

////////////////wire define////////////////////

wire sgpio_clk_negedge;

wire sgpio_clk_posedge;

/////////////////process///////////////////////

always @( posedge clk_sys or negedge rst_n )

begin

if ( rst_n==1'b0 )

sgpio_clk_glitch_dly <= 1'b0;

else

sgpio_clk_glitch_dly <= clk_sgpio;

end

assign sgpio_clk_negedge = sgpio_clk_glitch_dly && ~clk_sgpio;

assign sgpio_clk_posedge = ~sgpio_clk_glitch_dly && clk_sgpio;

/********************************************

* Receive data *

********************************************/

///////////////register define////////////////

reg [23:0] data_rcv_tmp ;

/////////////////process///////////////////////

always @( posedge clk_sys or negedge rst_n )

begin

if ( rst_n==1'b0 )

data_rcv_tmp[23:0] <= RCV_DATA_INIT;

else if (sgpio_clk_negedge == 1'b1)

data_rcv_tmp[23:0] <= {data_rcv_tmp[22:0],sgpio_data_in};

else;

end

reg [4:0] data_rcv_cnt;

always @( posedge clk_sys or negedge rst_n )

begin

if ( rst_n==1'b0 )

data_rcv_cnt[4:0] <= 5'h00;

else if ((sgpio_clk_negedge == 1'b1) && ( sgpio_load == 1'b1))

data_rcv_cnt[4:0] <= 5'h00;

else if ((sgpio_clk_negedge == 1'b1) && (data_rcv_cnt[4:0] < 5'h1f))

data_rcv_cnt[4:0] <= data_rcv_cnt[4:0] + 5'h01;

else;

end

always @( posedge clk_sys or negedge rst_n )

begin

if ( rst_n==1'b0 )begin

data_rcv0[23:0] <= RCV_DATA_INIT;

end

else if ( clr_data_rcv_n == 1'b0 )begin

data_rcv0[23:0] <= RCV_DATA_INIT;

end

else if (sgpio_clk_negedge == 1'b1) begin

case ( data_rcv_cnt[4:0] )

5'h17: data_rcv0[23:0] <={data_rcv_tmp[22:0],sgpio_data_in};

default : ;

endcase

end

else;

end

/********************************************

* Send data *

********************************************/

regsgpio_load_dly1;

always @( posedge clk_sys or negedge rst_n )

begin

if ( rst_n==1'b0 )

sgpio_load_dly1 <= 1'b0;

else if (sgpio_clk_negedge == 1'b1)

sgpio_load_dly1 <= sgpio_load;

else;

end

reg [23:0] send_data_temp;

always @(posedge clk_sys or negedge rst_n)

begin

if (rst_n == 1'b0)begin

send_data_temp[23:0] <= SEND_DATA_INIT;

end

else if (sgpio_load_dly1 == 1'b1) //data load

send_data_temp[23:0] <= {data_rcv0[17:6],data_rcv0[5:0],data_rcv0[23:18]};

else if ((sgpio_clk_posedge == 1'b1)&& (sgpio_load_dly1 == 1'b0))//shift

send_data_temp[23:0] <= {send_data_temp[22:0],1'b0};

else ;

end

assign oSDout = send_data_temp[23];

endmodule

应当认识到，本发明实施例中的方法步骤可以由计算机硬件、硬件和软件的组合、或者通过存储在非暂时性计算机可读存储器中的计算机指令来实现或实施。所述方法可以使用标准编程技术。每个程序可以以高级过程或面向对象的编程语言来实现以与计算机系统通信。然而，若需要，该程序可以以汇编或机器语言实现。在任何情况下，该语言可以是编译或解释的语言。此外，为此目的该程序能够在编程的专用集成电路上运行。

此外，可按任何合适的顺序来执行本文描述的过程的操作，除非本文另外指示或以其他方式明显地与上下文矛盾。本文描述的过程（或变型和/或其组合）可在配置有可执行指令的一个或多个计算机系统的控制下执行，并且可作为共同地在一个或多个处理器上执行的代码（例如，可执行指令、一个或多个计算机程序或一个或多个应用）、由硬件或其组合来实现。所述计算机程序包括可由一个或多个处理器执行的多个指令。

进一步，所述方法可以在可操作地连接至合适的任何类型的计算平台中实现，包括但不限于个人电脑、迷你计算机、主框架、工作站、网络或分布式计算环境、单独的或集成的计算机平台、或者与带电粒子工具或其它成像装置通信等等。本发明的各方面可以以存储在非暂时性存储介质或设备上的机器可读代码来实现，无论是可移动的还是集成至计算平台，如硬盘、光学读取和/或写入存储介质、RSM、ROM等，使得其可由可编程计算机读取，当存储介质或设备由计算机读取时可用于配置和操作计算机以执行在此所描述的过程。此外，机器可读代码，或其部分可以通过有线或无线网络传输。当此类媒体包括结合微处理器或其他数据处理器实现上文所述步骤的指令或程序时，本文所述的发明包括这些和其他不同类型的非暂时性计算机可读存储介质。当根据本发明所述的方法和技术编程时，本发明还可以包括计算机本身。

计算机程序能够应用于输入数据以执行本文所述的功能，从而转换输入数据以生成存储至非易失性存储器的输出数据。输出信息还可以应用于一个或多个输出设备如显示器。在本发明优选的实施例中，转换的数据表示物理和有形的对象，包括显示器上产生的物理和有形对象的特定视觉描绘。

以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。在本发明的保护范围内其技术方案和/或实施方式可以有各种不同的修改和变化。

Claims

1.服务器PCH直出SATA硬盘SGPIO点灯方法，其特征在于，应用于服务器PCH直出SATA硬盘SGPIO点灯装置，所述的装置包括主板和背板，所述主板设置有PCH芯片和用于解析重组所述PCH芯片发送数据的主板CPLD芯片，所述背板设置有用于接收所述主板CPLD芯片发送数据的背板CPLD芯片；

所述方法包括以下步骤：

S100、通过所述主板CPLD芯片接收所述PCH芯片的SGPIO位数据流；

S300、所述背板CPLD芯片根据接收的SGPIO位数据流，按预设顺序解析并完成硬盘LED灯的控制；

其中，所述步骤S200包括：

2.根据权利要求1所述的方法，其特征在于，所述主板设置用于接收所述主板CPLD芯片发送的SGPIO位数据流的第一连接器，所述第一连接器与所述PCH芯片的SATA接口连接。

3.根据权利要求2所述的方法，其特征在于，所述背板设置有第二连接器，所述第二连接器与所述背板CPLD芯片连接；所述第二连接器与所述第一连接器连接。

4.根据权利要求3所述的方法，其特征在于，所述第一连接器与所述第二连接器均为MiniSAS-HD连接器。

5.根据权利要求1所述的方法，其特征在于，所述步骤S220中，所述有效数据流的预设顺序为：位0-2为控制HDD0灯的数据流，位3-5为控制HDD1灯的数据流，位6-8为控制HDD2灯的数据流，位9-11为控制HDD3灯的数据流。

6.一种计算机可读存储介质，其上储存有程序指令，所述程序指令被处理器执行时实施如权利要求1至5中任一项所述的方法。