CN118019325A - 集成电路器件 - Google Patents

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CN118019325A CN202310959050.1A CN202310959050A CN118019325A CN 118019325 A CN118019325 A CN 118019325A CN 202310959050 A CN202310959050 A CN 202310959050A CN 118019325 A CN118019325 A CN 118019325A
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崔秦瑞
李昭享
陈姃玟
崔玿熙
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Abstract

提供了一种集成电路器件。所述集成电路器件包括：位线；绝缘覆盖图案，其位于位线上并且具有上切口部分；绝缘间隔物，其位于位线的侧壁和绝缘覆盖图案的侧壁上；下接触插塞；凹陷接触插塞，其连接到下接触插塞；雕刻绝缘图案，其位于绝缘覆盖图案和凹陷接触插塞上并且具有第一部分、第二部分和开口，所述第一部分接触绝缘覆盖图案的除了上切口部分之外的区域的顶表面，所述第二部分位于凹陷接触插塞的顶表面上，并且所述开口由第一部分和第二部分限定；以及导电着陆焊盘，其位于雕刻绝缘图案的开口中，所述导电着陆焊盘具有与绝缘覆盖图案的上切口部分接触的下角部分和与凹陷接触插塞的顶表面的第二部分接触的表面。

Description

集成电路器件
相关申请的交叉引用
本申请基于于2022年11月8日在韩国知识产权局提交的韩国专利申请No.10-2022-0148192并要求其优先权，该韩国专利申请的公开内容通过引用并入本文。
技术领域
本发明构思涉及一种集成电路(IC)器件，更具体地，涉及一种包括导电着陆焊盘的IC器件。
背景技术
由于电子技术的发展，IC器件的尺寸缩小已经迅速地进步，并且IC器件的特征尺寸已经减小或微型化了。因此，需要能够提高在狭窄区域中形成的导电图案的电气可靠性的新结构。
发明内容
本发明构思提供了一种集成电路(IC)器件，所述IC器件可以具有能够在由于例如尺寸缩小趋势而面积减小的器件区域中提高导电着陆焊盘(landing pad)的电气可靠性的结构。
根据本发明构思的一个方面，提供了一种IC器件，所述IC器件包括：位线，所述位线位于衬底上；绝缘覆盖图案，所述绝缘覆盖图案位于所述位线的顶表面上，所述绝缘覆盖图案具有在与所述衬底的顶表面大致垂直的垂直方向上与所述位线分开的上切口部分；绝缘间隔物，所述绝缘间隔物位于所述位线和所述绝缘覆盖图案中的每一者的侧壁上；下接触插塞，所述下接触插塞连接到所述衬底的有源区域，所述下接触插塞在与所述垂直方向垂直的第一横向方向上与所述位线分开，其中所述绝缘间隔物位于所述下接触插塞与所述位线之间；凹陷接触插塞，所述凹陷接触插塞在所述下接触插塞上并且连接到所述下接触插塞，所述凹陷接触插塞在所述第一横向方向上与所述绝缘覆盖图案分开，其中所述绝缘间隔物位于所述凹陷接触插塞与所述绝缘覆盖图案之间；雕刻绝缘图案，所述雕刻绝缘图案位于所述绝缘覆盖图案和所述凹陷接触插塞上，所述雕刻绝缘图案具有第一部分、第二部分和开口，所述第一部分与所述绝缘覆盖图案的除了所述上切口部分之外的区域的顶表面接触，所述第二部分位于所述凹陷接触插塞的顶表面的第一部分上，并且所述开口由所述第一部分和所述第二部分限定；以及导电着陆焊盘，所述导电着陆焊盘位于所述雕刻绝缘图案的所述开口中，所述导电着陆焊盘具有与所述绝缘覆盖图案的所述上切口部分接触的下角部分和与所述凹陷接触插塞的所述顶表面的第二部分接触的表面。
根据本发明构思的另一方面，提供了一种IC器件，所述IC器件包括：位线结构，所述位线结构在衬底上彼此平行，每个位线结构包括位线、绝缘覆盖图案和绝缘间隔物，所述绝缘覆盖图案位于所述位线的顶表面上并且具有在与所述衬底的顶表面大致垂直的垂直方向上与所述位线分开的上切口部分，并且所述绝缘间隔物位于所述位线和所述绝缘覆盖图案中的每一者的侧壁上；多个下接触插塞，所述多个下接触插塞连接到所述衬底的有源区域，所述多个下接触插塞分别位于所述多个位线结构之间；多个凹陷接触插塞，所述多个凹陷接触插塞分别位于所述多个位线结构之间的所述多个下接触插塞上，所述多个凹陷接触插塞分别连接到所述多个下接触插塞；雕刻绝缘图案，所述雕刻绝缘图案位于所述多个位线结构和所述多个凹陷接触插塞上，所述雕刻绝缘图案具有多个开口；以及多个导电着陆焊盘，所述多个导电着陆焊盘位于所述雕刻绝缘图案的所述多个开口内部，所述多个导电着陆焊盘分别连接到所述多个凹陷接触插塞，其中，所述多个导电着陆焊盘中的每一个导电着陆焊盘都包括下角部分，所述下角部分与所述多个位线结构中的选定位线结构中包括的所述绝缘覆盖图案的所述上切口部分接触，并且每一个所述导电着陆焊盘具有与所述多个凹陷接触插塞中的选定凹陷接触插塞的顶表面接触的表面。
根据本发明构思的另一方面，提供了一种IC器件，所述IC器件包括：下接触插塞，所述下接触插塞位于衬底上，所述下接触插塞连接到所述衬底的有源区域；一对位线，所述一对位线在沿第一横向方向与所述下接触插塞分开的位置处分别位于所述下接触插塞的两侧，所述一对位线在第二横向方向上纵向地延伸，其中，所述第二横向方向与所述第一横向方向相交；一对绝缘覆盖图案，所述一对绝缘覆盖图案位于所述一对位线的顶表面上；一对绝缘间隔物，所述一对绝缘间隔物分别位于所述下接触插塞的两侧，所述一对绝缘间隔物分别位于所述一对位线的侧壁和所述一对绝缘覆盖图案的侧壁上；凹陷接触插塞，所述凹陷接触插塞在所述下接触插塞上并且连接到所述下接触插塞，所述凹陷接触插塞在所述第一横向方向上与所述一对绝缘覆盖图案分开；雕刻绝缘图案，所述雕刻绝缘图案位于所述一对绝缘覆盖图案、所述一对绝缘间隔物和所述凹陷接触插塞上，所述雕刻绝缘图案在沿垂直方向与选自所述一对绝缘覆盖图案的第一绝缘覆盖图案的一部分和所述凹陷接触插塞的一部分中的每一者交叠的位置处具有开口，所述垂直方向与所述衬底的顶表面大致垂直并且与所述第一横向方向和所述第二横向方向垂直；以及导电着陆焊盘，所述导电着陆焊盘位于所述雕刻绝缘图案的所述开口中，所述导电着陆焊盘的最下表面与所述一对绝缘覆盖图案的最上表面相比更靠近所述衬底，其中，所述第一绝缘覆盖图案包括在所述垂直方向上与所述位线分开的上切口部分，所述上切口部分向着所述导电着陆焊盘凹入，其中，所述导电着陆焊盘与所述第一绝缘覆盖图案的所述上切口部分接触并且包括下角部分和与所述凹陷接触插塞的顶表面接触的表面，其中，所述下角部分具有与所述第一绝缘覆盖图案的所述上切口部分相对应的形状，并且凸向所述上切口部分。
附图说明
从结合附图进行的以下详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据实施例的集成电路(IC)器件的示例配置的框图；
图2是图1所示的IC器件的示例布置的平面图；
图3是根据实施例的IC器件的单元阵列区域的主要部件的平面布局图；
图4A和图4B是根据实施例的IC器件的单元阵列区域的示例配置的截面图；
图5是图4A的区域“EX1”的放大截面图；
图6是根据实施例的IC器件的截面图；
图7是根据实施例的IC器件的截面图；
图8是根据实施例的IC器件的截面图；
图9A至图9L是根据实施例的制造IC器件的方法的工艺序列的截面图；
图10A至图10F是根据实施例的制造IC器件的方法的工艺序列的截面图；
图11是图10C的区域“EX2”的放大截面图；
图12是根据实施例的制造IC器件的方法的截面图；
图13是根据实施例的制造IC器件的方法的截面图；
图14是根据实施例的制造IC器件的方法的截面图；以及
图15A至图15F是根据实施例的制造IC器件的方法的工艺序列的截面图。
具体实施方式
在下文中，将参考附图详细地描述实施例。相同的附图标记用于表示附图中的相同的元件，并且省略它们的重复描述。应理解，尽管可以在本文中使用术语第一、第二等来描述各种元件，但是这些元件不应当受到这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，在不背离本发明构思的教导的情况下，能够将在下面讨论的第一元件、第一部件或第一部分称为第二元件、第二部件或第二部分。如本文所使用的，术语“和/或”包括一个或更多个相关列举的项目中的任一者和所有组合。注意，尽管未相对于关于一个实施例描述的方面具体地描述，但是可以在不同实施例中并入这些方面。也就是说，可以以任何方式和/或组合来组合所有实施例和/或任何实施例的特征。
图1是根据实施例的集成电路(IC)器件的示例配置的框图。
参考图1，IC器件100可以包括第一区域22和第二区域24。第一区域22可以是动态随机存取存储器(DRAM)器件的存储单元区域，而第二区域24可以是DRAM器件的外围电路区域。第一区域22可以包括存储单元阵列22A。第二区域24可以包括行译码器52、读出放大器54、列译码器56、自刷新控制电路58、命令译码器60、模式寄存器组/扩展模式寄存器组(MRS/EMRS)电路62、地址缓冲器64以及数据输入/输出(I/O)电路66。
图2是图1所示的IC器件100的示例布置的平面图。
参考图2，IC器件100可以包括多个第一区域22。多个第一区域22中的每一者可以被第二区域24围绕或毗邻。应理解，本文描述的边界或界线可能不是物理结构，而是确切的讲，表示本文描述的元件的相应周边。因此，可以在本文中互换地使用术语“界线”和“边界”。
多个第一区域22中的每一者可以是DRAM器件的单元阵列区域MCA，而第二区域24可以是核心区域以及包括其中形成有DRAM器件的外围电路的区域的区域(在下文中，被称为“外围电路区域”)。在多个第一区域22中，单元阵列区域MCA可以包括参考图1描述的存储单元阵列22A。
第二区域24可以包括子字线驱动器块SWD、读出放大器块S/A和连结块CJT。多个位线读出放大器可以位于读出放大器块S/A中。连结块CJT可以位于子字线驱动器块SWD与读出放大器块S/A之间的交叉处。用于驱动位线读出放大器的电源驱动器和接地驱动器可以交替地布置在连结块CJT中。可以在第二区域24中进一步形成诸如反相器链和I/O电路的外围电路。
图3是图2所示的单元阵列区域MCA的主要部件的平面布局图。
参考图3，单元阵列区域MCA可以包括多个单元有源区域A1。多个单元有源区域A1中的每一者可以被布置为在相对于第一横向方向(X方向)和第二横向方向(Y方向)中的每一者的倾斜方向上具有主轴。多条字线WL可以与多个单元有源区域A1相交并且沿第一横向方向(X方向)彼此平行地延伸。多条位线BL可以在多条字线WL上沿第二横向方向(Y方向)彼此平行地延伸。多条位线BL可以通过直接接触DC连接到多个单元有源区域A1。可以在多条位线BL中的两条相邻位线BL之间形成多个掩埋接触BC。多个掩埋接触BC可以在第一横向方向(X方向)和第二横向方向(Y方向)中的每一者上沿一条线布置。可以在多个掩埋接触BC上形成多个导电着陆焊盘LP。多个掩埋接触BC和多个导电着陆焊盘LP可以将形成在多条位线BL上的电容器的下电极(未示出)连接到单元有源区域A1。多个导电着陆焊盘LP中的每一个导电着陆焊盘LP可以在垂直方向(Z方向)上与掩埋接触BC部分地交叠。
图3所示的多个导电着陆焊盘LP可以通过包括多个曝光工艺的工艺系列而形成。在实施例中，用于形成多个导电着陆焊盘LP的工艺系列可以包括使用极紫外线(EUV)的光刻工艺。
图4A和图4B是根据实施例的IC器件100的单元阵列区域MCA的示例配置的截面图。图4A图示了根据沿着图3的线A-A'截取的截面的部分区域的截面构造，图4B图示了与沿着图3的线B-B'截取的截面相对应的部分区域的截面构造。图5是图4A的区域“EX1”的放大截面图。
参考图4A、图4B和图5，IC器件100可以包括具有单元阵列区域MCA的衬底210。可以在衬底210中形成器件隔离沟槽T1，并且可以在器件隔离沟槽T1内部形成器件隔离膜212。在单元阵列区域MCA中，可以在衬底210中通过器件隔离膜212限定多个单元有源区域A1。
衬底210可以包括硅，例如单晶硅、多晶硅或非晶硅。在一些实施例中，衬底210可以包括锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和/或磷化铟(InP)。在一些实施例中，衬底210可以包括导电区域，例如，掺杂阱或掺杂结构。器件隔离膜212可以包括氧化物膜、氮化物膜或它们的组合。
如图4B所示，在单元阵列区域MCA中，可以在衬底210中形成沿第一横向方向(X方向)延伸的多个字线沟槽T2，并且可以在多个字线沟槽T2中形成多个栅极电介质膜216、多条字线218和多个掩埋绝缘膜220。多条字线218可以对应于图3所示的多条字线WL。可以在掩埋绝缘膜220的顶表面中形成多个凹陷220R。
多个栅极电介质膜216中的每一者可以包括氧化硅膜、氮化硅膜、氮氧化硅膜、氧化物/氮化物/氧化物(ONO)膜和/或与氧化硅膜相比具有较高的介电常数的高k电介质膜。例如，多个栅极电介质膜216可以包括HfO2、Al2O3、HfAlO3、Ta2O3，和/或TiO2，但不限于此。多条字线218可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、氮化钛硅(TiSiN)、氮化钨硅(WSiN)或它们的组合，但不限于此。多个掩埋绝缘膜220中的每一者可以包括氧化硅膜、氮化硅膜、氮氧化硅膜或它们的组合，但不限于此。
可以在衬底210的主表面210M上形成缓冲膜222。缓冲膜222可以包括第一绝缘膜222A和第二绝缘膜222B。第一绝缘膜222A和第二绝缘膜222B中的每一者可以包括氧化物膜、氮化物膜或它们的组合。多个直接接触DC可以位于衬底210上。多个直接接触DC可以分别连接到多个单元有源区域A1。多个直接接触DC可以包括硅(Si)、锗(Ge)、钨(W)、氮化钨(WN)、钴(Co)、镍(Ni)、铝(Al)、钼(Mo)、钌(Ru)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、铜(Cu)或它们的组合，但不限于此。
多条位线BL可以在衬底210和多个直接接触DC上沿第二横向方向(Y方向)纵向地延伸。多条位线BL中的每一条BL可以通过直接接触DC连接到单元有源区域AC1。多条位线BL中的每一条位线BL可以包括依次堆叠在衬底210上的下导电图案230B、中间导电图案232B和上导电图案234B。
下导电图案230B可以包括掺杂多晶硅。中间导电图案232B和上导电图案234B中的每一者可以包括TiN、TiSiN、W、硅化钨或它们的组合。在实施例中，中间导电图案232B可以包括TiN、TiSiN或它们的组合，而上导电图案234B可以包括W。下绝缘覆盖图案236B、绝缘薄膜图案244A和上绝缘覆盖图案250A可以位于多条位线BL的每一条位线BL上，以依次至少部分地覆盖位线BL的顶表面。如本文所使用的，下绝缘覆盖图案236B、绝缘薄膜图案244A和上绝缘覆盖图案250A可以被称为绝缘覆盖图案。下绝缘覆盖图案236B、绝缘薄膜图案244A和上绝缘覆盖图案250A中的每一者可以包括氮化硅膜。
多条位线BL中的每一条位线BL的侧壁以及包括下绝缘覆盖图案236B、绝缘薄膜图案244A和上绝缘覆盖图案250A的绝缘覆盖图案的侧壁可以被多个绝缘间隔物252至少部分地覆盖。多个绝缘间隔物252可以沿与多条位线BL平行的第二横向方向(Y方向)纵向地延伸。多个绝缘间隔物252可以包括氧化物膜、氮化物膜、空气间隔物或它们的组合。如本文所使用的，术语“空气”可以指包括可以是在大气中或在制造工艺期间的其他气体的空间。位线BL、下绝缘覆盖图案236B、绝缘薄膜图案244A和上绝缘覆盖图案250A以及至少部分地覆盖其每一者的两个侧壁的一对绝缘间隔物252可以构成位线结构。
多个下接触插塞256和多个绝缘栅栏254可以分别在第二横向方向(Y方向)上沿一条线布置在多条位线BL之间。多个下接触插塞256可以从形成在衬底210中的凹陷空间RS起沿垂直方向(Z方向)纵向地延伸。多个下接触插塞256中的每一者可以电连接到多个单元有源区域A1中的选定单元有源区域A1。多个绝缘栅栏254可以位于形成在掩埋绝缘膜220的顶表面中的多个凹陷220R中并且至少部分地填充形成在掩埋绝缘膜220的顶表面中的多个凹陷220R，以及分别逐个地布置在多个下接触插塞256之间。在第二横向方向(Y方向)上，多个下接触插塞256中的每一者的两个侧壁可以被多个绝缘栅栏254至少部分地覆盖。在第二横向方向(Y方向)上沿一条线布置的多个下接触插塞256可以通过多个绝缘栅栏254彼此绝缘。多个下接触插塞256可以构成图3所示的多个掩埋接触BC。多个下接触插塞256中的每一者可以在第一横向方向(X方向)上与位线BL分开，其中绝缘间隔物252位于多个下接触插塞256中的每一者与位线BL之间。多个下接触插塞256可以包括掺杂多晶硅。多个绝缘栅栏254可以包括氮化硅膜。
可以在多个下接触插塞256上依次形成多个金属硅化物膜258A、多个凹陷接触插塞262R和多个导电着陆焊盘LP。多个金属硅化物膜258A、多个凹陷接触插塞262R和多个导电着陆焊盘LP中的每一者可以在垂直方向(Z方向)上与下接触插塞256交叠。在实施例中，可以省略多个金属硅化物膜258A。多个金属硅化物膜258A可以包括硅化钴、硅化镍和/或硅化锰。
多个凹陷接触插塞262R中的每一者可以通过金属硅化物膜258A连接到下接触插塞256。多个导电着陆焊盘LP中的每一个导电着陆焊盘LP可以电连接到凹陷接触插塞262R并且通过凹陷接触插塞262R和金属硅化物膜258A电连接到下接触插塞256。多个凹陷接触插塞262R中的每一者可以在第一横向方向(X方向)上与下绝缘覆盖图案236B、绝缘薄膜图案244A和上绝缘覆盖图案250A分开，并且绝缘间隔物252位于多个凹陷接触插塞262R中的每一者与下绝缘覆盖图案236B、绝缘薄膜图案244A和上绝缘覆盖图案250A之间。
多个凹陷接触插塞262R和多个导电着陆焊盘LP可以各自包括金属、导电金属氮化物或它们的组合。在实施例中，多个凹陷接触插塞262R和多个导电着陆焊盘LP中的每一者可以包括TiN、W或它们的组合。在示例中，多个凹陷接触插塞262R和多个导电着陆焊盘LP中的至少一些可以仅包括TiN膜。在另一示例中，多个凹陷接触插塞262R和多个导电着陆焊盘LP中的至少一些可以包括TiN阻挡膜和W膜的堆叠结构。
在实施例中，多个凹陷接触插塞262R和多个导电着陆焊盘LP可以包括彼此相同的金属。在其他实施例中，多个凹陷接触插塞262R和多个导电着陆焊盘LP可以包括彼此不同的一种或更多种金属。在示例中，多个凹陷接触插塞262R和多个导电着陆焊盘LP中的每一者可以仅包括TiN膜。在另一示例中，多个凹陷接触插塞262R和多个导电着陆焊盘LP中的每一者可以包括TiN阻挡膜和W膜的堆叠结构。在再一示例中，多个凹陷接触插塞262R中的每一者可以仅包括TiN膜，并且多个导电着陆焊盘LP中的每一个导电着陆焊盘LP可以包括TiN阻挡膜和W膜的堆叠结构。在再一示例中，多个凹陷接触插塞262R中的每一者可以包括TiN阻挡膜和W膜的堆叠结构，并且多个导电着陆焊盘LP中的每一个导电着陆焊盘LP可以仅包括TiN膜。
如图5所示，位线结构中包括的上绝缘覆盖图案250A可以具有在垂直方向(Z方向)上与位线BL分开的上切口部分UC1。上绝缘覆盖图案250A的上切口部分UC1可以是通过去除上绝缘覆盖图案250A的两个上角部分中的仅一者的一部分而获得的结果结构。与上绝缘覆盖图案250A的上切口部分UC1相邻的绝缘间隔物252的顶表面可以在与上绝缘覆盖图案250A的上切口部分UC1的部分表面相同的平面上延伸。
如图4A和图5所示，雕刻绝缘图案270P可以位于多个上绝缘覆盖图案250A、多个绝缘间隔物252和多个凹陷接触插塞262R上。雕刻绝缘图案270P可以包括第一部分270A和第二部分270B。第一部分270A可以与上绝缘覆盖图案250A的除了上切口部分UC1之外的区域的顶表面接触。第二部分270B可以至少部分地覆盖凹陷接触插塞262R的顶表面的一部分。在雕刻绝缘图案270P中，第二部分270B的最下表面的垂直高度LV1与第一部分270A的最下表面的垂直高度LV2相比可以更接近衬底210。如本文所使用的，术语“垂直高度”可以指在垂直方向(Z方向或-Z方向)上离衬底210的主表面210M的距离。
雕刻绝缘图案270P可以具有在垂直方向(Z方向)上穿过雕刻绝缘图案270P的多个开口270H。多个开口270H中的每一者可以由雕刻绝缘图案270P的第一部分270A和第二部分270B限定。
多个导电着陆焊盘LP中的每一个导电着陆焊盘LP可以包括下角部分LC1，该下角部分LC1至少部分地填充雕刻绝缘图案270P的开口270H的一部分并且接触上绝缘覆盖图案250A的上切口部分UC1。另外，多个导电着陆焊盘LP中的每一个导电着陆焊盘LP可以具有与凹陷接触插塞262R的顶表面的一部分接触的表面。
多个导电着陆焊盘LP中的每一个导电着陆焊盘LP的最下表面的垂直高度LV1与多个位线结构中的每一个位线结构的最上表面(即，上绝缘覆盖图案250A的最上表面)的垂直高度LV2相比可以更接近衬底210。
如图4A和图5所示，在和雕刻绝缘图案270P与上绝缘覆盖图案250A之间的界面相邻的部分中，雕刻绝缘图案270P的第一部分270A的侧壁和上绝缘覆盖图案250A的上切口部分UC1可以沿没有弯曲的平缓线延伸。例如，在和雕刻绝缘图案270P与上绝缘覆盖图案250A之间的界面相邻的部分中，雕刻绝缘图案270P的第一部分270A的侧壁和上绝缘覆盖图案250A的上切口部分UC1可以沿直线延伸。多个导电着陆焊盘LP中的每一个导电着陆焊盘LP可以在和雕刻绝缘图案270P与上绝缘覆盖图案250A之间的界面相邻的部分中与雕刻绝缘图案270P的第一部分270A的侧壁和上绝缘覆盖图案250A的上切口部分UC1接触。
多个导电着陆焊盘LP中的每一个导电着陆焊盘LP的下角部分LC1可以具有朝向上绝缘覆盖图案250A的上切口部分UC1的凸形状，并且上绝缘覆盖图案250A的上切口部分UC1可以具有与下角部分LC1相对应的形状，并且具有朝向下角部分LC1的凹形状。在实施例中，导电着陆焊盘LP的底表面可以处于与凹陷接触插塞262R的顶表面相同的垂直高度LV1。从导电着陆焊盘LP的底表面到衬底210的主表面210M的垂直距离可以基本上等于从凹陷接触插塞262R的顶表面到衬底210的主表面210M的垂直距离。
多个导电着陆焊盘LP中的每一个导电着陆焊盘LP可以至少部分地覆盖上绝缘覆盖图案250A的上切口部分UC1并且在垂直方向(Z方向)上与位线BL的一部分交叠。在从上方看时，多个导电着陆焊盘LP可以具有多个岛型图案形状。多个导电着陆焊盘LP可以通过雕刻绝缘图案270P彼此电绝缘。雕刻绝缘图案270P可以包括氮化硅膜，但不限于此。
可以在多个导电着陆焊盘LP上形成多个电容器。
图6是根据实施例的IC器件200的截面图。图6图示了IC器件200的与图4A的区域“EX1”相对应的一部分的放大截面构造。在图6中，相同的附图标记用于表示与图4A、图4B和图5中相同的元件，并且省略它们的重复描述。
参考图6，IC器件200可以基本上具有与参考图4A、图4B和图5描述的IC器件100相同的构造。然而，IC器件200可以包括至少部分地填充雕刻绝缘图案270P的开口270H的导电着陆焊盘LP2。
导电着陆焊盘LP2基本上可以具有与参考图4A和图5描述的导电着陆焊盘LP相同的构造。然而，导电着陆焊盘LP2可以具有圆表面LP2S，该圆表面LP2S与构成绝缘覆盖结构的一部分的上绝缘覆盖图案250A和绝缘间隔物252中的每一者接触。
上绝缘覆盖图案250A可以具有在垂直方向(Z方向)上与位线BL分开的上圆切口部分UC2。上绝缘覆盖图案250A的上圆切口部分UC2可以是通过去除上绝缘覆盖图案250A的两个上角部分中的仅一者的一部分而获得的结果结构。
导电着陆焊盘LP2可以包括下圆角部分LC2，该下圆角部分LC2至少部分地填充雕刻绝缘图案270P的开口270H的一部分并且接触上绝缘覆盖图案250A的上圆切口部分UC2。导电着陆焊盘LP2的下圆角部分LC2可以具有朝向上绝缘覆盖图案250A的上圆切口部分UC2的凸圆形状，并且上绝缘覆盖图案250A的上圆切口部分UC2可以具有与导电着陆焊盘LP2的下圆角部分LC2相对应的形状，并且具有朝向下圆角部分LC2的凹圆形状。
在和雕刻绝缘图案270P与上绝缘覆盖图案250A之间的界面相邻的部分中，雕刻绝缘图案270P的第一部分270A的侧壁和上绝缘覆盖图案250A的上圆切口部分UC2可以沿平缓线延伸。导电着陆焊盘LP2可以在和雕刻绝缘图案270P与上绝缘覆盖图案250A之间的界面相邻的部分中与雕刻绝缘图案270P的第一部分270A的侧壁和上绝缘覆盖图案250A的上圆切口部分UC2接触。
图7是根据实施例的IC器件300的截面图。图7图示了IC器件300的与图4A的区域“EX1”相对应的一部分的放大截面构造。在图7中，相同的附图标记用于表示与图4A、图4B和图5中相同的元件，并且省略它们的重复描述。
参考图7，IC器件300可以基本上具有与参考图4A、图4B和图5描述的IC器件100相同的构造。然而，IC器件300可以包括至少部分地填充雕刻绝缘图案270P的开口270H的导电着陆焊盘LP3。
导电着陆焊盘LP3可以基本上具有与参考图4A和图5描述的导电着陆焊盘LP相同的构造。然而，每一个导电着陆焊盘LP3的最下表面的垂直高度LV31与凹陷接触插塞262R的最上表面的垂直高度LV32相比可以更接近衬底210。从导电着陆焊盘LP3的最下表面到衬底210的主表面(参考图4A中的210M)的垂直距离可以小于从凹陷接触插塞262R的最上表面到衬底210的主表面210M的垂直距离。导电着陆焊盘LP3可以包括围绕或毗邻凹陷接触插塞262R的上角部分的焊盘凹进部分LP3D。导电着陆焊盘LP3的焊盘凹进部分LP3D可以具有朝向凹陷接触插塞262R的上角部分的凹形状。导电着陆焊盘LP3的焊盘凹进部分LP3D可以至少部分地覆盖凹陷接触插塞262R的顶表面和凹陷接触插塞262R的面向上绝缘覆盖图案250A的侧壁。
上绝缘覆盖图案250A可以具有在垂直方向(Z方向)上与位线BL分开的上切口部分UC3。上绝缘覆盖图案250A的上切口部分UC3可以是通过去除上绝缘覆盖图案250A的两个上角部分中的仅一者的一部分而获得的结果结构。
导电着陆焊盘LP3可以包括下角部分LC3，该下角部分LC3至少部分地填充雕刻绝缘图案270P的开口270H的一部分并且接触上绝缘覆盖图案250A的上切口部分UC3。导电着陆焊盘LP3的下角部分LC3可以具有朝向上绝缘覆盖图案250A的上切口部分UC3的凸形状，而上绝缘覆盖图案250A的上切口部分UC3可以具有与导电着陆焊盘LP3的下角部分LC3相对应的形状，并且具有朝向下角部分LC3的凹形状。
图8是根据实施例的IC器件400的截面图。图8图示了IC器件400的与图4A的区域“EX1”相对应的一部分的放大截面构造。在图8中，相同的附图标记用于表示与图4A、图4B和图5中相同的元件，并且省略它们的重复描述。
参考图8，IC器件400可以基本上具有与参考图7描述的IC器件300相同的构造。然而，IC器件400可以包括至少部分地填充雕刻绝缘图案270P的开口270H的导电着陆焊盘LP4。
导电着陆焊盘LP4可以基本上具有与参考图4A和图5描述的导电着陆焊盘LP相同的构造。然而，导电着陆焊盘LP4可以具有与构成绝缘覆盖结构的一部分的上绝缘覆盖图案250A和绝缘间隔物252中的每一者接触的圆表面LP4S。
导电着陆焊盘LP4的最下表面的垂直高度LV41与凹陷接触插塞262R的最上表面的垂直高度LV42相比可以更靠近衬底210。从导电着陆焊盘LP4的最下表面到衬底210的主表面(参考图4A中的210M)的垂直距离可以小于从凹陷接触插塞262R的最上表面到衬底210的主表面210M的垂直距离。导电着陆焊盘LP4可以包括围绕或毗邻凹陷接触插塞262R的上角部分的焊盘凹进部分LP4D。导电着陆焊盘LP4的焊盘凹进部分LP4D可以具有朝向凹陷接触插塞262R的上角部分的凹形状。导电着陆焊盘LP4的焊盘凹进部分LP4D可以至少部分地覆盖凹陷接触插塞262R的顶表面和凹陷接触插塞262R的面向上绝缘覆盖图案250A的侧壁。
上绝缘覆盖图案250A可以具有在垂直方向(Z方向)上与位线BL分开的上圆切口部分UC4。上绝缘覆盖图案250A的上圆切口部分UC4可以是通过去除上绝缘覆盖图案250A的两个上角部分中的仅一者的一部分而获得的结果结构。
导电着陆焊盘LP4可以包括下圆角部分LC4，该下圆角部分LC4至少部分地填充雕刻绝缘图案270P的开口270H的一部分并且接触上绝缘覆盖图案250A的上圆切口部分UC4。导电着陆焊盘LP4的下圆角部分LC4可以具有朝向上绝缘覆盖图案250A的上圆切口部分UC4的凸圆形状，而上绝缘覆盖图案250A的上圆切口部分UC4可以具有与导电着陆焊盘LP4的下圆角部分LC4相对应的形状，并且具有朝向下圆角部分LC4的凹圆形状。
因为根据本发明构思的IC器件100、200、300和400包括通过在具有相对高的图案密度的器件区域中使用雕刻图案化技术来获得的多个导电着陆焊盘(例如，LP、LP2、LP3和LP4)，所以可以减少或防止故障。例如，可以防止在导电着陆焊盘LP、LP2、LP3和LP4中的每一者与和其相邻的另一导电区域之间发生短路，或者可以防止导电着陆焊盘LP、LP2、LP3和LP4中的每一者的部分区域变得比其他区域薄或者被切割。另外，多个导电着陆焊盘LP、LP2、LP3和LP4中的每一者与凹陷接触插塞262R之间的接触面积可以增加以提高电气可靠性。因此，可以提高包括多个导电着陆焊盘LP、LP2、LP3和LP4的IC器件100、200、300和400的可靠性。
图9A至图9L和图10A至图10F是根据实施例的制造IC器件的方法的工艺序列的截面图。图9A至图9L和图10A至图10F图示了根据工艺序列的与沿着图3的线A-A'截取的截面相对应的部分的部分区域的截面构造。在图10A至图10F中，为了简洁，省略了图9L所示的一些部件的图示。参考图9A至图9L和图10A至图10F描述制造图4A、图4B和图5所示的IC器件100的示例方法。
参考图9A，在单元阵列区域MCA中，可以在衬底210中形成多个器件隔离沟槽T1和多个器件隔离膜212，因此，可以在衬底210的单元阵列区域MCA中限定多个单元有源区域A1。
多个字线沟槽(参考图4B中的T2)可以形成在衬底210中并且彼此平行地延伸。其中形成有多个字线沟槽T2的结果结构可以被清洁，并且可以在多个字线沟槽T2内部依次形成多个栅极电介质膜216、多条字线218和多个掩埋绝缘膜220。多条字线218可以构成图3所示的多条字线WL。杂质离子可以被植入到多个单元有源区域A1中的多条字线218两侧的部分中，因此，可以在多个单元有源区域A1的上部中形成多个源极/漏极区域。在实施例中，可以在形成多条字线218之前形成多个源极/漏极区域。
可以在单元阵列区域MCA中在衬底210的主表面210M上形成缓冲膜222，并且可以在外围电路区域CORE/PERI中在衬底210上形成栅极电介质膜224。缓冲膜222可以包括第一绝缘膜222A和第二绝缘膜222B。第一绝缘膜222A和第二绝缘膜222B中的每一者可以包括氧化物膜、氮化物膜或它们的组合。
参考图9B，可以在缓冲膜222上形成下导电层230。下导电层230可以包括掺杂多晶硅。
参考图9C，在在下导电层230上形成掩膜图案M21之后，可以蚀刻通过掩膜图案M21的开口M21O暴露的下导电层230。作为蚀刻的结果而暴露的衬底210的一部分和器件隔离膜212的一部分可以被蚀刻以形成暴露衬底210的单元有源区域A1的直接接触孔DCH。掩膜图案M21可以包括氧化物膜、氮化物膜或它们的组合。
参考图9D，可以从图9C的结果结构中去除掩模图案M21，并且可以在直接接触孔DCH内部形成直接接触DC。在形成直接接触DC的示例工艺中，可以在直接接触孔DCH内部和在下导电层230上形成具有足够的厚度以便至少部分地填充直接接触孔DCH的导电层。此后，导电层可以被回蚀，使得导电层仅保持在直接接触孔DCH内部。导电层可以包括掺杂多晶硅、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或它们的组合。
参考图9E，可以在下导电层230和直接接触DC上依次形成中间导电层232、上导电层234和下绝缘覆盖层236。
中间导电层232和上导电层234中的每一者可以包括TiN、TiSiN、W、硅化钨或它们的组合。在实施中，中间导电层232可以包括TiN、TiSiN或它们的组合，而上导电层234可以包括W。下绝缘覆盖层236可以包括氮化硅膜。
参考图9F，可以在下绝缘覆盖层236上形成绝缘薄膜244。绝缘薄膜244可以包括氮化硅膜。
参考图9G，可以在绝缘薄膜244上形成上绝缘覆盖层250。上绝缘覆盖层250可以包括氮化硅膜。
参考图9H，可以通过使用光刻工艺来对上绝缘覆盖层250、绝缘薄膜244和下绝缘覆盖层236进行图案化，因此，可以形成依次堆叠在上导电层234上的下绝缘覆盖图案236B、绝缘薄膜图案244A和上绝缘覆盖图案250A。
参考图9I，可以通过使用下绝缘覆盖图案236B、绝缘薄膜图案244A和上绝缘覆盖图案250A作为蚀刻掩模来蚀刻上导电层234、中间导电层232和下导电层230。因此，可以形成多条位线BL，其中的每一条位线包括下导电图案230B、中间导电图案232B和上导电图案234B。
然后，可以形成多个绝缘间隔物252以至少部分地覆盖包括下绝缘覆盖图案236B、绝缘薄膜图案244A和上绝缘覆盖图案250A的绝缘覆盖结构的两个侧壁以及位线BL的两个侧壁。多个绝缘间隔物252可以围绕直接接触DC形成以至少部分地填充直接接触孔DCH。在形成多个绝缘间隔物252之后，可以在相应的位线BL之间留下线空间LS。由于在形成多条位线BL和多个绝缘间隔物252期间执行的蚀刻工艺，可以减小上绝缘覆盖图案250A的高度。
参考图9J，在单元阵列区域MCA中，可以分别以交替方式在多条位线BL之间形成多个绝缘栅栏(参考图4B中的254)，因此，可以将线空间LS分离成多个接触空间CS1。多个绝缘栅栏254中的每一者可以垂直地(在Z方向上)与字线(参考图4B中的218)交叠。一个线空间LS可以被多个绝缘栅栏254分离成多个接触空间CS1，每一个接触空间CS1具有柱形状。多个接触空间CS1在横向方向上的宽度可以分别由多个绝缘间隔物252和多个绝缘栅栏254限定。因为上绝缘覆盖图案250A和绝缘间隔物252被暴露于在形成多个绝缘栅栏254期间需要的蚀刻气氛，所以上绝缘覆盖图案250A和绝缘间隔物252可以被部分地消耗并且具有减小的高度。
此后，可以去除通过多个接触空间CS1暴露的结构的部分，因此，可以以交替方式分别在多条位线BL之间形成暴露衬底210的单元有源区域AC的多个凹部RS。
参考图9K，可以形成多个下接触插塞256以分别至少部分地填充多条位线BL之间的多个凹部RS，并且分别至少部分地填充多条位线BL之间的接触空间CS1的部分。多个下接触插塞256可以包括掺杂多晶硅。
可以在通过多个接触空间CS1暴露的多个下接触插塞256中的每一者上形成金属硅化物膜258A。金属硅化物膜258A可以包括硅化钴、硅化镍和/或硅化锰，但不限于此。在实施例中，可以省略形成金属硅化物膜258A的工艺。
参考图9L，在图9K的结果结构中，可以形成多个上接触插塞262以至少部分地填充多个金属硅化物膜258A上留下的多个接触空间CS1。
位线BL、下绝缘覆盖图案236B、绝缘薄膜图案244A和上绝缘覆盖图案250A以及至少部分地覆盖其每一者的两个侧壁的一对绝缘间隔物252可以构成位线结构。多个上接触插塞262可以在衬底210上以交替方式分别位于多个位线结构之间。
多个上接触插塞262中的每一者可以包括金属、导电金属氮化物或它们的组合。在实施例中，多个上接触插塞262中的每一者可以包括TiN、W或它们的组合。在示例中，多个上接触插塞262中的每一者可以仅包括TiN膜。在另一示例中，多个上接触插塞262中的每一者可以包括TiN阻挡膜和W膜的堆叠结构。
多个上接触插塞262、多个上绝缘覆盖图案250A和多个绝缘间隔物252的相应的顶表面可以被平坦化并且在同一横向平面(例如，Y方向)上延伸。在实施例中，在形成多个上接触插塞262之后，多个上接触插塞262的最上表面以及多个位线结构中的每一个位线结构的上绝缘覆盖图案250A和绝缘间隔物252中的每一者的最上表面可以处于同一垂直高度(Z方向)。
参考图10A，可以从图9L的结果结构中去除多个上接触插塞262中的每一者的一部分，因此，可以从多个上接触插塞262形成多个凹陷接触插塞262R。结果，可以在多个位线结构中包括的多个上绝缘覆盖图案250A中的两个相邻的上绝缘覆盖图案之间的凹陷接触插塞262R上形成凹陷空间URS。多个凹陷接触插塞262R中的每一者的最上表面的垂直高度(Z方向)与多条位线BL中的每一条位线BL的最上表面的垂直高度(Z方向)相比可以离衬底210更远。
参考图10B，可以形成绝缘膜270以至少部分地覆盖图10A的结果结构。此后，可以在绝缘膜270上形成包括彼此不同的材料的下硬掩膜层ML3和上硬掩膜层ML4，并且可以在上硬掩膜层ML4上形成光刻胶图案MP26。
在实施例中，绝缘膜270可以包括氮化硅膜，但不限于此。下硬掩膜层ML3可以包括旋涂硬掩模(SOH)膜，而上硬掩膜层ML4可以包括氮氧化硅(SiON)膜，但不限于此。SOH膜可以是包括具有按重量计大约85％至约99％的相对高的碳含量的碳氢化合物或其衍生物的膜。
光刻胶图案MP26可以由EUV(13.5nm)用抗蚀膜、氟化氪(KrF)准分子激光(248nm)用抗蚀膜、氟化氩(ArF)准分子激光(193nm)用抗蚀膜和/或氟(F2)准分子激光(157nm)用抗蚀膜形成。在实施例中，光刻胶图案MP26可以由EUV用抗蚀膜形成。例如，可以通过使用EUV光源来使EUV用抗蚀膜曝光，并且可以使曝光后的EUV用抗蚀膜显影以形成光刻胶图案MP26。
参考图10C，在图10B的结果结构中，可以通过使用光刻胶图案MP26作为蚀刻掩膜来依次蚀刻上硬掩膜层ML4和下硬掩膜层ML3。可以通过使用通过蚀刻获得的结果结构作为蚀刻掩模来对绝缘膜270进行图案化，因此，可以形成雕刻绝缘图案270P。然后，可以从雕刻绝缘图案270P中去除不必要的膜以暴露雕刻绝缘图案270P的顶表面。雕刻绝缘图案270P可以位于多个位线结构和多个凹陷接触插塞262R上，并且被形成为在沿横向方向从多个凹陷接触插塞262R移位的位置处具有多个开口270H。
图11是图10C的区域“EX2”的放大截面图。
参考图10C和图11，可以形成雕刻绝缘图案270P以至少部分地填充多个凹部URS中的每一者的一部分，并且至少部分地覆盖多个凹陷接触插塞262R中的每一者的一部分以及位于多个位线结构中的每一个位线结构中的上绝缘覆盖图案250A和绝缘间隔物252中的每一者的一部分。多个上绝缘覆盖图案250A和多个绝缘间隔物252中的每一者的一部分以及多个凹陷接触插塞262R中的每一者的另一部分可以通过雕刻绝缘图案270的多个开口270H被暴露。
此后，可以通过雕刻绝缘图案270P的多个开口270H来去除多个上绝缘覆盖图案250A中的每一者的上角的一部分和多个绝缘间隔物252中的每一者的一部分，因此，可以形成多个切口空间COS。多个切口空间COS中的每一个切口空间COS可以形成在沿垂直方向(Z方向)与位线BL交叠的位置处。多个切口空间COS可以连接到多个开口270H和多个凹部(参考图10A和图11中的URS)。
在实施例中，在形成多个切口空间COS之后，多个切口空间COS中的每一个切口空间COS的底表面和通过多个开口270H暴露的多个凹陷接触插塞262R的一部分的顶表面可以处于基本上相同的垂直高度LV1。在多个切口空间COS中，多个凹陷接触插塞262R中的每一者的侧壁(特别是面向上绝缘覆盖图案250A的侧壁)可以不被暴露。
参考图10D，可以在图10C的结果结构上形成导电层272。导电层272可以被形成为至少部分地填充多个凹部(参考图10A和图11中的URS)和多个切口空间(参考图10C和图11中的COS)，并且接触多个凹陷接触插塞262R中的每一者的顶表面。
导电层272可以包括金属、导电金属氮化物或它们的组合。在实施例中，导电层272可以包括氮化钛(TiN)、钨(W)或它们的组合。在示例中，导电层272可以仅包括TiN膜。在另一示例中，导电层272可以包括TiN阻挡膜和W膜的堆叠结构。
参考图10E，在图10D的结果结构中，可以通过蚀刻导电层272来形成多个导电着陆焊盘LP。多个导电着陆焊盘LP可以至少部分地填充多个凹部(参考图10A和图11中的URS)和多个切口空间(参考图10C和图11中的COS)，并且接触多个凹陷接触插塞262R中的每一者的顶表面。多个导电着陆焊盘LP中的每一个导电着陆焊盘LP的顶表面与雕刻绝缘图案270P的顶表面相比可以更接近衬底210。因此，在形成多个导电着陆焊盘LP之后，雕刻绝缘图案270P的部分可以在多个导电着陆焊盘LP上方突出。
参考图10F，可以从图10E的结果结构中部分地去除雕刻绝缘图案270P，因此，雕刻绝缘图案270P的顶表面可以在与多个导电着陆焊盘LP中的每一个导电着陆焊盘LP的顶表面相同的垂直高度(Z方向)结束。
在其他实施例中，代替图10F所示的导电着陆焊盘LP，可以形成图6所示的导电着陆焊盘LP2、图7所示的导电着陆焊盘LP3或图8所示的导电着陆焊盘LP4。
图12是根据实施例的制造IC器件的方法的截面图。图12图示了与图10C的区域“EX2”相对应的一部分的放大截面构造。参考图12描述制造图6所示的IC器件200的示例方法。在图12中，相同的附图标记用于表示与图9A至图11中相同的元件，并且省略它们的重复描述。制造IC器件200的方法可以与已经参考图9A至图11描述的制造IC器件100的方法基本上相同，并且将在下面主要描述它们之间的差异。
参考图12，可以执行参考图9A至图10C描述的工艺。然而，在本实施例中，可以形成切口空间COS2而不是切口空间COS。可以通过经由雕刻绝缘图案270P的开口270H去除上绝缘覆盖图案250A的上角的一部分和绝缘间隔物252的一部分来形成切口空间COS2。在形成切口空间COS2之后，上绝缘覆盖图案250A可以具有限定切口空间COS2的圆切口表面S2。随后，可以执行参考图10D至图10F描述的工艺以制造图6所示的IC器件200。
图13是根据实施例的制造IC器件的方法的截面图。图13图示了与图10C的区域“EX2”相对应的一部分的放大截面构造。参考图13描述制造图7所示的IC器件300的示例方法。在图13中，相同的附图标记用于表示与图9A至图11中相同的元件，并且省略它们的重复描述。制造IC器件300的方法可以与已经参考图9A至图11描述的制造IC器件100的方法基本上相同，并且将在下面主要描述它们之间的差异。
参考图13，可以执行参考图9A至图10C描述的工艺。然而，在本实施例中，可以形成切口空间COS3而不是切口空间COS。可以通过经由雕刻绝缘图案270P的开口270H去除上绝缘覆盖图案250A的上角的一部分和绝缘间隔物的一部分来形成切口空间COS3。上绝缘覆盖图案250A和绝缘间隔物252可以具有限定切口空间COS3的底表面的平坦表面S3。平坦表面S3可以在垂直高度LV31基本上平面延伸。随后，可以执行参考图10D至图10F描述的工艺以制造图7所示的IC器件300。
图14是根据实施例的制造IC器件的方法的截面图。图14图示了与图10C的区域“EX2”相对应的一部分的放大截面构造。参考图14描述制造图8所示的IC器件400的示例方法。在图14中，相同的附图标记用于表示与图9A至图11中相同的元件，并且省略它们的重复描述。制造IC器件400的方法可以与已经参考图9A至图11描述的制造IC器件100的方法基本上类似，并且将在下面主要描述它们之间的差异。
参考图14，可以执行参考图9A至图10C描述的工艺。然而，在本实施例中，可以形成切口空间COS4而不是切口空间COS。可以通过经由雕刻绝缘图案270P的开口270H去除上绝缘覆盖图案250A的上角的一部分和绝缘间隔物252的一部分来形成切口空间COS4。上绝缘覆盖图案250A可以有限定切口空间COS4的圆切口表面S4。随后，可以执行参考图10D至图10F描述的工艺以制造图6所示的IC器件200。
图15A至图15F是根据实施例的制造IC器件的方法的工艺序列的截面图。参考图15A至图15F描述制造图4A、图4B和图5所示的IC器件100的另一示例方法。在图15A至图15F中，相同的附图标记用于表示与图4A至图10F中相同的元件，并且省略它们的重复描述。
参考图15A，可以执行参考图9A至图9L描述的工艺，并且可以如参考图10A所描述的那样形成多个凹陷接触插塞262R和凹陷空间URS。此后，可以如参考图10B所描述的那样形成绝缘膜270。
可以在绝缘膜270上形成第一硬掩膜层ML32、第二硬掩膜层ML34、第三硬掩膜层ML36和第四硬掩膜层ML38，并且可以在第四硬掩膜层ML38上形成光刻胶图案MP36。
第一硬掩膜层ML32可以包括多晶硅膜，第二硬掩膜层ML34可以包括氧化硅膜，第三硬掩膜层ML36可以包括非晶碳层(ACL)，而第四硬掩膜层ML38可以包括多晶硅膜，但不限于此。
光刻胶图案MP36可以由EUV(13.5nm)用抗蚀膜、KrF准分子激光(248nm)用抗蚀膜、ArF准分子激光(193nm)用抗蚀膜或F2准分子激光(157nm)用抗蚀膜形成。在实施例中，为了形成光刻胶图案MP36，可以在第四硬掩膜层ML38上形成EUV用抗蚀膜。此后，可以通过使用EUV光源来使EUV用抗蚀膜曝光，并且可以使曝光后的EUV用抗蚀膜显影以形成光刻胶图案MP36。
参考图15B，在图15A的结果结构中，可以通过使用光刻胶图案MP36作为蚀刻掩膜来蚀刻第四硬掩膜层ML38、第三硬掩膜层ML36、第二硬掩膜层ML34和第一硬掩膜层ML32。结果，第一硬掩膜图案ML32P可以留在绝缘膜270上。
参考图15C，在图15B的结果结构中，可以通过使用第一硬掩膜图案ML32P作为蚀刻掩膜来对绝缘膜270进行图案化，因此，可以形成雕刻绝缘图案270P。此后，可以去除雕刻绝缘图案270P上的不必要的膜，以暴露雕刻绝缘图案270P的顶表面。雕刻绝缘图案270P可以被形成为具有多个开口270H。
然后，可以通过雕刻绝缘图案270P的多个开口270H来去除多个上绝缘覆盖图案250A中的每一者的上角的一部分和多个绝缘间隔物252中的每一者的一部分，因此，可以形成多个切口空间COS。
参考图15D，可以通过使用与参考图10D描述的方法类似的方法来在图15C的结果结构上形成导电层272。
参考图15E，通过使用与参考图10E描述的方法类似的方法，可以在图15D的结果结构中回蚀导电层272以形成多个导电着陆焊盘LP。在形成多个导电着陆焊盘LP之后，雕刻绝缘图案270P的部分可以在多个导电着陆焊盘LP上方突出。
参考图15F，通过使用与参考图10F描述的方法类似的方法，可以从图15E的结果结构中部分地去除雕刻绝缘图案270P，因此，雕刻绝缘图案270P的顶表面可以达到与多个导电着陆焊盘LP中的每一个导电着陆焊盘LP的顶表面相同的垂直高度(Z方向)。
在其他实施例中，代替图15F所示的导电着陆焊盘LP，可以形成图6所示的导电着陆焊盘LP2、图7所示的导电着陆焊盘LP3或图8所示的导电着陆焊盘LP4。
在已经参考图9A至图15F描述的制造IC器件的示例方法中，可以使用雕刻图案化技术来在具有相对高的图案密度的单元阵列区域MCA中形成多个导电着陆焊盘(例如，LP、LP2、LP3和LP4)。另外，用于形成多个导电着陆焊盘LP、LP2、LP3和LP4的工艺系列可以包括使用EUV光源的光刻工艺。在根据本发明构思的制造IC器件的方法中，可以减少工艺故障的发生，并且可以通过使用相对简化的工艺来增加或最大化工艺余量，因此，可以提高IC器件的可靠性。
此外，在根据本发明构思的制造IC器件的方法中，可以使用雕刻图案化技术在单元阵列区域MCA中形成导电着陆焊盘LP、LP2、LP3和LP4。因此，即使在以相对小的节距密集地形成导电着陆焊盘LP、LP2、LP3和LP4之后，也可以减少或防止图案故障。例如，可以防止导电着陆焊盘LP、LP2、LP3和LP4彼此粘连，并且可以防止导电着陆焊盘LP、LP2、LP3和LP4中的一些被切割。因此，可以提高IC器件的可靠性。
虽然已经参考本发明构思的实施例具体示出和描述了本发明构思，但是应理解，在不背离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种集成电路器件，所述集成电路器件包括：
位线，所述位线位于衬底上；
绝缘覆盖图案，所述绝缘覆盖图案位于所述位线的顶表面上，所述绝缘覆盖图案具有在与所述衬底的顶表面大致垂直的垂直方向上与所述位线分开的上切口部分；
绝缘间隔物，所述绝缘间隔物位于所述位线和所述绝缘覆盖图案中的每一者的侧壁上；
下接触插塞，所述下接触插塞连接到所述衬底的有源区域，所述下接触插塞在与所述垂直方向垂直的第一横向方向上与所述位线分开，其中所述绝缘间隔物位于所述下接触插塞与所述位线之间；
凹陷接触插塞，所述凹陷接触插塞在所述下接触插塞上并且连接到所述下接触插塞，所述凹陷接触插塞在所述第一横向方向上与所述绝缘覆盖图案分开，其中所述绝缘间隔物位于所述凹陷接触插塞与所述绝缘覆盖图案之间；
雕刻绝缘图案，所述雕刻绝缘图案位于所述绝缘覆盖图案和所述凹陷接触插塞上，所述雕刻绝缘图案具有第一部分、第二部分和开口，所述第一部分与所述绝缘覆盖图案的除了所述上切口部分之外的区域的顶表面接触，所述第二部分位于所述凹陷接触插塞的顶表面的第一部分上，并且所述开口由所述第一部分和所述第二部分限定；以及
导电着陆焊盘，所述导电着陆焊盘位于所述雕刻绝缘图案的所述开口中，所述导电着陆焊盘具有与所述绝缘覆盖图案的所述上切口部分接触的下角部分和与所述凹陷接触插塞的所述顶表面的第二部分接触的表面。
2.根据权利要求1所述的集成电路器件，其中，在和所述雕刻绝缘图案与所述绝缘覆盖图案之间的界面相邻的部分中，所述雕刻绝缘图案的所述第一部分的侧壁和所述绝缘覆盖图案的所述上切口部分沿直线延伸，并且
其中，所述导电着陆焊盘在和所述雕刻绝缘图案与所述绝缘覆盖图案之间的界面相邻的所述部分中与所述雕刻绝缘图案的所述第一部分的所述侧壁和所述绝缘覆盖图案的所述上切口部分接触。
3.根据权利要求1所述的集成电路器件，其中，所述导电着陆焊盘的所述下角部分具有朝向所述绝缘覆盖图案的所述上切口部分的凸形状，并且
其中，所述绝缘覆盖图案的所述上切口部分具有与所述下角部分相对应的形状，并且具有朝向所述下角部分的凹形状。
4.根据权利要求1所述的集成电路器件，其中，所述导电着陆焊盘的所述下角部分具有朝向所述绝缘覆盖图案的所述上切口部分的凸圆形状，并且
所述绝缘覆盖图案的所述上切口部分具有与所述下角部分相对应的形状，并且具有朝向所述下角部分的凹圆形状。
5.根据权利要求1所述的集成电路器件，其中，所述导电着陆焊盘的底表面处于与所述凹陷接触插塞的顶表面相同的垂直高度。
6.根据权利要求1所述的集成电路器件，其中，所述导电着陆焊盘的最下表面的垂直高度小于所述凹陷接触插塞的最上表面的垂直高度，并且所述导电着陆焊盘位于所述凹陷接触插塞的顶表面和侧壁上。
7.根据权利要求1所述的集成电路器件，其中，所述导电着陆焊盘包括毗邻所述凹陷接触插塞的上角部分的焊盘凹进部分。
8.一种集成电路器件，所述集成电路器件包括：
多个位线结构，所述多个位线结构彼此平行地位于衬底上，每个位线结构包括位线、绝缘覆盖图案和绝缘间隔物，所述绝缘覆盖图案位于所述位线的顶表面上并且具有在与所述衬底的顶表面大致垂直的垂直方向上与所述位线分开的上切口部分，并且所述绝缘间隔物位于所述位线和所述绝缘覆盖图案中的每一者的侧壁上；
多个下接触插塞，所述多个下接触插塞连接到所述衬底的有源区域，所述多个下接触插塞分别位于所述多个位线结构之间；
多个凹陷接触插塞，所述多个凹陷接触插塞分别位于所述多个位线结构之间的所述多个下接触插塞上，所述多个凹陷接触插塞分别连接到所述多个下接触插塞；
雕刻绝缘图案，所述雕刻绝缘图案位于所述多个位线结构和所述多个凹陷接触插塞上，所述雕刻绝缘图案具有多个开口；以及
多个导电着陆焊盘，所述多个导电着陆焊盘位于所述雕刻绝缘图案的所述多个开口内部，所述多个导电着陆焊盘分别连接到所述多个凹陷接触插塞，
其中，所述多个导电着陆焊盘中的每一个导电着陆焊盘包括下角部分，所述下角部分与所述多个位线结构中的选定位线结构中包括的所述绝缘覆盖图案的所述上切口部分接触，并且每一个所述导电着陆焊盘具有与所述多个凹陷接触插塞中的选定凹陷接触插塞的顶表面接触的表面。
9.根据权利要求8所述的集成电路器件，其中，所述雕刻绝缘图案还包括第一部分和第二部分，所述第一部分与所述多个位线结构中的每一个位线结构的顶表面的一部分接触，所述第二部分与所述多个凹陷接触插塞中的每一个凹陷接触插塞的顶表面的一部分接触，并且
所述第二部分的最下表面的垂直高度小于所述第一部分的最下表面的垂直高度。
10.根据权利要求8所述的集成电路器件，其中，所述多个导电着陆焊盘中的每一个导电着陆焊盘的最下表面的垂直高度小于所述多个位线结构中的每一个位线结构的最上表面的垂直高度。
11.根据权利要求8所述的集成电路器件，其中，所述多个导电着陆焊盘中的每一个导电着陆焊盘的所述下角部分具有朝向所述绝缘覆盖图案的所述上切口部分的凸形状，并且
其中，所述多个位线结构中的每一个位线结构的所述绝缘覆盖图案的所述上切口部分具有与所述下角部分相对应的形状，并且具有朝向所述下角部分的凹形状。
12.根据权利要求8所述的集成电路器件，其中，所述多个导电着陆焊盘中的每一个导电着陆焊盘的所述下角部分具有朝向所述绝缘覆盖图案的所述上切口部分的凸圆形状，并且
其中，所述多个位线结构中的每一个位线结构的所述绝缘覆盖图案的所述上切口部分具有与所述下角部分相对应的形状，并且具有朝向所述下角部分的凹圆形状。
13.根据权利要求8所述的集成电路器件，其中，所述多个导电着陆焊盘中的每一个导电着陆焊盘的底表面处于与所述多个凹陷接触插塞中的每一个凹陷接触插塞的顶表面相同的垂直高度。
14.根据权利要求8所述的集成电路器件，其中，所述多个导电着陆焊盘中的每一个导电着陆焊盘的最下表面的垂直高度小于所述多个凹陷接触插塞中的每一个凹陷接触插塞的最上表面的垂直高度，并且所述多个导电着陆焊盘中的每一个导电着陆焊盘位于所述多个凹陷接触插塞中的选定凹陷接触插塞的顶表面和侧壁上。
15.根据权利要求8所述的集成电路器件，其中，所述多个导电着陆焊盘的每一个导电着陆焊盘包括毗邻所述多个凹陷接触插塞中的选定凹陷接触插塞的上角部分的焊盘凹进部分。
16.一种集成电路器件，所述集成电路器件包括：
下接触插塞，所述下接触插塞位于衬底上并且连接到所述衬底的有源区域；
成对的位线，所述成对的位线在沿第一横向方向与所述下接触插塞分开的位置处分别位于所述下接触插塞的两侧，所述成对的位线在第二横向方向上纵长地延伸，其中，所述第二横向方向与所述第一横向方向相交；
成对的绝缘覆盖图案，所述成对的绝缘覆盖图案位于所述成对的位线的顶表面上；
成对的绝缘间隔物，所述成对的绝缘间隔物分别位于所述下接触插塞的两侧，所述成对的绝缘间隔物分别位于所述成对的位线的侧壁和所述成对的绝缘覆盖图案的侧壁上；
凹陷接触插塞，所述凹陷接触插塞在所述下接触插塞上并且连接到所述下接触插塞，所述凹陷接触插塞在所述第一横向方向上与所述成对的绝缘覆盖图案分开；
雕刻绝缘图案，所述雕刻绝缘图案位于所述成对的绝缘覆盖图案、所述成对的绝缘间隔物和所述凹陷接触插塞上，所述雕刻绝缘图案在沿垂直方向与选自所述成对的绝缘覆盖图案的第一绝缘覆盖图案的一部分和所述凹陷接触插塞的一部分均交叠的位置处具有开口，所述垂直方向与所述衬底的顶表面大致垂直并且与所述第一横向方向和所述第二横向方向垂直；以及
导电着陆焊盘，所述导电着陆焊盘位于所述雕刻绝缘图案的所述开口中，所述导电着陆焊盘的最下表面与所述成对的绝缘覆盖图案的最上表面相比更靠近所述衬底，
其中，所述第一绝缘覆盖图案包括在所述垂直方向上与所述位线分开的上切口部分，所述上切口部分向着所述导电着陆焊盘凹入，
其中，所述导电着陆焊盘与所述第一绝缘覆盖图案的所述上切口部分接触并且包括下角部分和与所述凹陷接触插塞的顶表面接触的表面，其中，所述下角部分具有与所述第一绝缘覆盖图案的所述上切口部分相对应的形状，并且凸向所述上切口部分。
17.根据权利要求16所述的集成电路器件，其中，所述导电着陆焊盘与所述凹陷接触插塞的面向所述第一绝缘覆盖图案的侧壁接触。
18.根据权利要求16所述的集成电路器件，其中，从所述导电着陆焊盘的底表面到所述衬底的第一垂直距离等于或小于从所述凹陷接触插塞的顶表面到所述衬底的第二垂直距离。
19.根据权利要求16所述的集成电路器件，其中，所述凹陷接触插塞和所述导电着陆焊盘包括相同的金属。
20.根据权利要求16所述的集成电路器件，其中，所述凹陷接触插塞和所述导电着陆焊盘包括彼此不同的金属。
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