CN117832237A - 光电传感器及其形成方法 - Google Patents
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Abstract
一种光电传感器及其形成方法，光电传感器包括：基底，基底包括感光像素区，感光像素区包括多个呈矩阵分布的像素单元区，像素单元区的基底上形成有栅极结构；第一型掺杂区，位于像素单元区中栅极结构一侧的基底中；第二型掺杂区，位于第一型掺杂区中，第二型掺杂区与第一型掺杂区的掺杂类型不同。本发明有利于提高光电传感器的满阱容量，改善图像传感器信噪比和动态范围，提高成像质量。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种光电传感器及其形成方法。
背景技术
光电传感器是将光信号转换为电信号的一种器件。其工作原理基于光电效应，光电效应是指光照射在某些物质上时，物质的电子吸收光子的能量而发生了相应的电效应现象。
例如，CCD(Charge Coupled Device，电荷耦合器件)图像传感器和CMOS(CMOSImage Senser，CIS)图像传感器，利用光电转换功能将光学图像转换为电信号后输出数字图像，目前被广泛应用在数码相机和其他电子光学设备中。CMOS图像传感器由于具有工艺简单、易与其他器件集成、体积小、重量轻、功耗小、成本低等优点而逐渐取代CCD的地位。目前CMOS图像传感器被广泛应用于数码相机、照相手机、数码摄像机、医疗用摄像装置(例如胃镜)、车用摄像装置等领域之中。
目前在高速CIS图像传感器中，由于曝光时间非常短，为了增加灵敏度需要很大的像素满阱容量(Full Well Capacity，FWC)。
发明内容
本发明实施例解决的问题是提供一种光电传感器及其形成方法，提升光电传感器的感光性能。
为解决上述问题，本发明实施例提供一种光电传感器，包括：基底，基底包括感光像素区，感光像素区包括多个呈矩阵分布的像素单元区，像素单元区的基底上形成有栅极结构；第一型掺杂区，位于像素单元区中栅极结构一侧的基底中；第二型掺杂区，位于第一型掺杂区中，第二型掺杂区与第一型掺杂区的掺杂类型不同。
本发明实施例还提供一种光电传感器的形成方法，包括：提供基底，基底包括感光像素区，感光像素区包括多个呈矩阵分布的像素单元区，像素单元区的基底上形成有栅极结构，像素单元区中栅极结构一侧的基底中形成有第一型掺杂区；对第一型掺杂区进行离子注入，在第一型掺杂区中形成第二型掺杂区，第二型掺杂区与第一型掺杂区的掺杂类型不同。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的光电传感器中，第二型掺杂区位于第一型掺杂区中，第二型掺杂区与第一型掺杂区的掺杂类型不同，则位于第一型掺杂区中的第二型掺杂区能够与第一型掺杂区构成PN结，光电传感器中通过在第一型掺杂区中增加第二型掺杂区，增加了第一型掺杂区和第二型掺杂区的接触面积，有利于增加PN结面积，从而有利于增加PN结产生电子的速率，进而有利于提高光电传感器的满阱容量，改善图像传感器信噪比和动态范围，提高成像质量。
本发明实施例提供的光电传感器的形成方法中，对第一型掺杂区进行离子注入，在第一型掺杂区中形成第二型掺杂区，第二型掺杂区与第一型掺杂区的掺杂类型不同，则位于第一型掺杂区中的第二型掺杂区能够与第一型掺杂区构成PN结，光电传感器中通过在第一型掺杂区中增加第二型掺杂区，增加了第一型掺杂区和第二型掺杂区的接触面积，有利于增加PN结面积，从而有利于增加PN结产生电子的速率，进而有利于提高光电传感器的满阱容量，改善图像传感器信噪比和动态范围，提高成像质量。
附图说明
图1至图3是本发明光电传感器一实施例对应的结构示意图；
图4至图9是本发明光电传感器的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前形成的光电传感器的感光性能较差。
满阱容量(FWC)是指光电二极管的电容能够积累的最大电荷量，是CIS图像传感器的一个重要指标，当满阱容量饱和时，光电二极管收集新电子的能量下降，对成像质量尤其是在高动态范围的成像质量影响较大。
提升满阱容量的方式可以增加像素单元区的尺寸，但是这种方式势必会影响光电传感器的集成度，不利于半导体制造领域集成度更高的发展趋势；还可以通过增加N型掺杂区的掺杂浓度来提升满阱容量，但是这种方式对相邻N型掺杂区之间的P型掺杂区的隔离作用要求较高，容易由于N型掺杂区的浓度过大，而导致相邻像素单元区之间漏电的问题；还可以通过增加像素单元区的深度来提升满阱容量，但是这种方式对于形成N型掺杂区的离子注入工艺具有较大的考验。
因此，目前难以较好地提升满阱容量，从而难以提高光电传感器的成像质量。
为了解决所述技术问题，本发明实施例提供一种光电传感器，包括：基底，基底包括感光像素区，感光像素区包括多个呈矩阵分布的像素单元区，像素单元区的基底上形成有栅极结构；第一型掺杂区，位于像素单元区中栅极结构一侧的基底中；第二型掺杂区，位于第一型掺杂区中，第二型掺杂区与第一型掺杂区的掺杂类型不同。
本发明实施例提供的光电传感器中，第二型掺杂区位于第一型掺杂区中，第二型掺杂区与第一型掺杂区的掺杂类型不同，则位于第一型掺杂区中的第二型掺杂区能够与第一型掺杂区构成PN结，光电传感器中通过在第一型掺杂区中增加第二型掺杂区，增加了第一型掺杂区和第二型掺杂区的接触面积，有利于增加PN结面积，从而有利于增加PN结产生电子的速率，进而有利于提高光电传感器的满阱容量，改善图像传感器信噪比和动态范围，提高成像质量。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图1至图3，是本发明光电传感器一实施例对应的结构示意图。
结合参考图1至图3，图1(a)为基底的俯视图，图1(b)为图1(a)中任一感光像素区的局部放大图，图2为图1(a)对应的剖视图，图3为图2的俯视图，光电传感器包括：基底101，基底101包括感光像素区P，感光像素区P包括多个呈矩阵分布的像素单元区101a，像素单元区101a的基底101上形成有栅极结构201；第一型掺杂区111，位于像素单元区101a中栅极结构201一侧的基底101中；第二型掺杂区121，位于第一型掺杂区111中，第二型掺杂区121与第一型掺杂区111的掺杂类型不同。
作为一种示例，本实施例中以所述光电传感器为CMOS图像传感器为示例进行说明。
在其他实施例中，所述光电传感器还可以为CCD(Charge Coupled Device，电荷耦合器件)图像传感器、DTOF(Direct Time of Flight，直接飞行时间)传感器、或iTOF(indirect Time of Flight，间接飞行时间)传感器等。
本实施例中，基底101为像素晶圆的基底，像素晶圆的基底100为硅基底。在其他实施例中，像素晶圆的的基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，像素晶圆的基底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的材料。
感光像素区P用于接收光学信号，以便将光学信号转化为电信号。
像素晶圆中，感光像素区P的数量为多个，多个感光像素区P呈矩阵式排布。像素单元区100a用于形成像素。
栅极结构201用于实现像素晶圆中的正常器件功能，用于控制半导体结构中沟道的开启和关断。
本实施例中，基底101上还形成有覆盖栅极结构201的介质层211。
介质层211用于实现器件之间的相互隔离。
本实施例中，介质层211的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，光电传感器为前照式(Frontside Illumination，FSI)光电传感器。
相应的，本实施例中，像素晶圆为前照式像素晶圆，介质层211顶面为感光面，即介质层211背向基底101的表面为感光面。
本实施例中，在图中仅示出了感光像素区P和像素单元区101a的一部分，所述像素单元区101a还可以包括光电元件(例如：光电二极管(photodiode))等器件结构。其中，所述光电二极管可以为背照式单光子雪崩二极管(SPAD)。为了简化的目的，在本发明实施例中未示出以上部件的详细结构。
在其他实施例中，光电传感器还可以为背照式(Backside Illumination，BSI)光电传感器。
相应的，在其他实施例中，像素晶圆为背照式像素晶圆，介质层背向基底的一面键合有逻辑晶圆，基底背向逻辑晶圆的一面为感光面。
逻辑晶圆用于对像素晶圆提供的电信号进行分析处理。
通过将感光像素区和逻辑区分别设置在两张晶圆上，并且将像素晶圆与逻辑晶圆键合在一起，从而能够获得更大的像素面积，并且有利于缩短光线抵达光电元件的路径、减少了光线的散射，使光线更聚焦，进而提升了光电传感器在弱光环境中的感光能力，降低了系统噪声和串扰。
在其他实施例中，以像素晶圆的基底为第一基底，逻辑晶圆具有第二基底。逻辑晶圆的第二基底可以为硅基底。在其他实施例中，逻辑晶圆的第二基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，逻辑晶圆的第二基底还可以为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的材料。
相应地，在其他实施例中，逻辑晶圆中还形成有逻辑晶体管，逻辑晶体管用于对像素晶圆提供的电信号进行逻辑处理。具体地，逻辑晶体管可以包括位于逻辑晶圆上的逻辑栅极结构、以及分别位于逻辑栅极结构两侧逻辑晶圆中的逻辑漏区和逻辑源区。
通过混合键合(Hybrid bonding)的方式，实现像素晶圆与逻辑晶圆之间的键合。
具体地，像素晶圆上形成有第一互连结构，逻辑晶圆上形成有第二互连结构，可以通过使用介电键合的方式将像素晶圆和逻辑晶圆接合在一起，然后进行第一互连结构与第二互连结构之间的电连接。
其中，所述第一互连结构可以为第一金属线，或者，第一互连结构为第一硅通孔互连结构(TSV)，或者，第一互连结构包括第一通孔互连结构和位于第一通孔互连结构上的第一金属线；第二互连结构可以为第二金属线，或者，第二互连结构为第二通孔互连结构(TSV)，或者，第二互连结构包括第二通孔互连结构和位于第二通孔互连结构上的第二金属线。
需要说明的是，以上实现像素晶圆和逻辑晶圆之间键合的方式仅作为一种实施例，像素晶圆和逻辑晶圆之间的键合方式不仅限于此。例如：在其他实施例中，像素晶圆和逻辑晶圆的键合方式还可以为直接键合(例如熔融键合和阳极键合)或间接键合技术(例如金属共晶、热压键合和胶粘剂键合)等。
在光电传感器的工作过程中，产生的电子向第一型掺杂区111移动，第一型掺杂区111用于在光电转换过程中积蓄电子。
具体地，本实施例中，第一型掺杂区111的掺杂类型为N型，N型掺杂区的掺杂离子为N型离子，N型离子包括P离子、As离子或Sb离子。
N型掺杂区在光电传感器的工作过程中会接高电位，N型掺杂区中载流多子为电子，且自由电子浓度远大于空穴浓度，从而N型掺杂区为积蓄电子的区域。
N型掺杂区作为主要的光生载流子产生和存储区域，位于陷光槽(未示出)下方，则可以有效增加光生载流子产生效率，有利于提高光电传感器的性能。
本实施例中，第二型掺杂区121位于第一型掺杂区111中，第二型掺杂区121与第一型掺杂区111的掺杂类型不同。
其中，第二型掺杂区121与第一型掺杂区111的掺杂类型不同指的是，第二型掺杂区121和第一型掺杂区111中掺杂离子的导电类型不同。
本实施例中，第一型掺杂区111的掺杂类型为N型，相应的，第二型掺杂区121的掺杂类型为P型，第二型掺杂区121与第一型掺杂区111相接触构成PN结。
具体地，本实施例中，第二型掺杂区121的掺杂类型为P型，P型掺杂区的掺杂离子为P型离子，P型离子包括B离子、Ga离子或In离子。
本实施例提供的光电传感器中，第二型掺杂区121位于第一型掺杂区111中，第二型掺杂区121与第一型掺杂区111的掺杂类型不同，则位于第一型掺杂区111中的第二型掺杂区121能够与第一型掺杂区111构成PN结，光电传感器中通过在第一型掺杂区111中增加第二型掺杂区121，增加了第一型掺杂区111和第二型掺杂区121的接触面积，有利于增加PN结面积，从而有利于增加PN结产生电子的速率，进而有利于提高光电传感器的满阱容量，改善图像传感器信噪比和动态范围，提高成像质量。
需要说明的是，本实施例中，第二型掺杂区121的掺杂浓度不宜过大，也不宜过小。如果第二型掺杂区121的掺杂浓度过大，则容易导致第二型掺杂区121向第一型掺杂区111过多的扩散，从而导致第二型掺杂区121过多的占用第一型掺杂区111的区域，相应导致第一型掺杂区111自身的占用面积减小，影响第一型掺杂区111对电子的积蓄能力，从而影响光电传感器的满阱容量；如果第二型掺杂区121的掺杂浓度过小，则容易影响第二掺杂区121和第一掺杂区111之间构成PN结的效果，从而影响增加PN结面积的效果，进而难以提高光电传感器的满阱容量。为此，本实施例中，第二型掺杂区121的掺杂浓度为1E12 atom/cm3至1E14atom/cm3。
还需要说明的是，本实施例中，第二型掺杂区121的掺杂深度不宜过大，也不宜过小。如果第二型掺杂区121的掺杂深度过大，则容易导致第二型掺杂区121过多的占用第一型掺杂区111的区域，相应导致第一型掺杂区111自身的占用面积减小，影响第一型掺杂区111对电子的积蓄能力，从而影响光电传感器的满阱容量；如果第二型掺杂区121的掺杂深度过小，则容易导致第二型掺杂区121与第一型掺杂区111的接触面积过小，难以达到增加PN结面积的效果，从而难以增加PN结产生电子的速率，进而难以提高光电传感器的满阱容量。为此，本实施例中，第二型掺杂区121的掺杂深度为10nm至500nm。
本实施例中，在像素单元区100a中，每个第一型掺杂区111中分布有多个第二型掺杂区121。
每个第一型掺杂区111中分布有多个第二型掺杂区121，相应增加了第一型掺杂区111中第二型掺杂区121的侧壁数量，有利于增加第二型掺杂区121与第一型掺杂区111接触的侧壁面积，有利于进一步增加PN结面积，从而有利于增加PN结产生电子的速率，进而有利于提高光电传感器的满阱容量，改善图像传感器信噪比和动态范围，提高成像质量。
在实际应用中，可以根据实际需求调整第二型掺杂区121的形貌，从而获得第二型掺杂区121与第一型掺杂区111不同的接触面积，相应获得不同的PN结面积，从而灵活调节光电传感器的满阱容量。
具体地，参考图3，图3示出了第二型掺杂区121在第一型掺杂区111中的分布情况，在像素单元区100a中，第二型掺杂区121在第一型掺杂区111中的分布的俯视形状包括条状、环状、阵列状或网格状。
本实施例中，光电传感器还包括：第三型掺杂区(未示出)，位于相邻第一型掺杂区111之间的基底101中并与第一型掺杂区111相接触，第三型掺杂区的掺杂类型与第二型掺杂区121的掺杂类型相同。
第三型掺杂区的掺杂类型与第二型掺杂区121的掺杂类型相同，相应的，第三型掺杂区的掺杂类型为P型，P型掺杂区的掺杂离子为P型离子，P型离子包括B离子、Ga离子或In离子。
第三型掺杂区用于隔离相邻的第一型掺杂区111，第三型掺杂区与第一型掺杂区111相接触，还能够与第一型掺杂区111构成PN结，实现光电传感器的正常功能。
图4至图9是本发明光电传感器的形成方法一实施例中各步骤对应的结构示意图。
结合参考图4至图5，图4(a)为基底的俯视图，图4(b)为图4(a)中任一感光像素区的局部放大图，图5为图4(a)对应的剖视图，提供基底100，基底100包括感光像素区P，感光像素区P包括多个呈矩阵分布的像素单元区100a，像素单元区100a的基底100上形成有栅极结构200，像素单元区100a中栅极结构200一侧的基底100中形成有第一型掺杂区110。
作为一种示例，本实施例中以所述光电传感器为CMOS图像传感器为示例进行说明。
在其他实施例中，所述光电传感器还可以为CCD(Charge Coupled Device，电荷耦合器件)图像传感器、DTOF(Direct Time of Flight，直接飞行时间)传感器、或iTOF(indirect Time of Flight，间接飞行时间)传感器等。
本实施例中，基底100为像素晶圆的基底，像素晶圆的基底100为硅基底。在其他实施例中，像素晶圆的的基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，像素晶圆的基底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的材料。
感光像素区P用于接收光学信号，以便将光学信号转化为电信号。
像素晶圆中，感光像素区P的数量为多个，多个感光像素区P呈矩阵式排布。像素单元区100a用于形成像素。
栅极结构200用于实现像素晶圆中的正常器件功能，用于控制半导体结构中沟道的开启和关断。
在光电传感器的工作过程中，产生的电子向第一型掺杂区110移动，第一型掺杂区110用于在光电转换过程中积蓄电子。
具体地，本实施例中，第一型掺杂区110的掺杂类型为N型，N型掺杂区的掺杂离子为N型离子，N型离子包括P离子、As离子或Sb离子。
N型掺杂区在光电传感器的工作过程中会接高电位，N型掺杂区中载流多子为电子，且自由电子浓度远大于空穴浓度，从而N型掺杂区为积蓄电子的区域。
N型掺杂区作为主要的光生载流子产生和存储区域，位于陷光槽(未示出)下方，则可以有效增加光生载流子产生效率，有利于提高光电传感器的性能。
本实施例中，光电传感器还包括：第三型掺杂区(未示出)，位于相邻第一型掺杂区110之间的基底100中并与第一型掺杂区110相接触，第三型掺杂区的掺杂类型与第一型掺杂区110的掺杂类型不同。
第三型掺杂区的掺杂类型与第一型掺杂区110的掺杂类型不同，相应的，第三型掺杂区的掺杂类型为P型，P型掺杂区的掺杂离子为P型离子，P型离子包括B离子、Ga离子或In离子。
第三型掺杂区用于隔离相邻的第一型掺杂区110，第三型掺杂区与第一型掺杂区110相接触，还能够与第一型掺杂区110构成PN结，实现光电传感器的正常功能。
结合参考图6至图9，图9为俯视图，对第一型掺杂区110进行离子注入，在第一型掺杂区110中形成第二型掺杂区120，第二型掺杂区120与第一型掺杂区110的掺杂类型不同。
相应的，本实施例中，第三型掺杂区的掺杂类型与第二型掺杂区120的掺杂类型相同。
其中，第二型掺杂区120与第一型掺杂区110的掺杂类型不同指的是，第二型掺杂区120和第一型掺杂区110中掺杂离子的导电类型不同。
本实施例中，第一型掺杂区110的掺杂类型为N型，相应的，第二型掺杂区120的掺杂类型为P型，第二型掺杂区120与第一型掺杂区110相接触构成PN结。
具体地，本实施例中，第二型掺杂区120的掺杂类型为P型，P型掺杂区的掺杂离子为P型离子，P型离子包括B离子、Ga离子或In离子。
本实施例中，对第一型掺杂区110进行离子注入，在第一型掺杂区110中形成第二型掺杂区120，第二型掺杂区120与第一型掺杂区110的掺杂类型不同，则位于第一型掺杂区110中的第二型掺杂区120能够与第一型掺杂区110构成PN结，光电传感器中通过在第一型掺杂区110中增加第二型掺杂区120，增加了第一型掺杂区110和第二型掺杂区120的接触面积，有利于增加PN结面积，从而有利于增加PN结产生电子的速率，进而有利于提高光电传感器的满阱容量，改善图像传感器信噪比和动态范围，提高成像质量。
需要说明的是，本实施例中，对第一型掺杂区110进行离子注入的步骤中，离子注入的注入浓度不宜过大，也不宜过小。如果离子注入的注入浓度过大，则容易导致第二型掺杂区120向第一型掺杂区110过多的扩散，从而导致第二型掺杂区120过多的占用第一型掺杂区110的区域，相应导致第一型掺杂区110自身的占用面积减小，影响第一型掺杂区110对电子的积蓄能力，从而影响光电传感器的满阱容量；如果离子注入的注入浓度过小，则容易影响第二掺杂区120和第一掺杂区110之间构成PN结的效果，从而影响增加PN结面积的效果，进而难以提高光电传感器的满阱容量。为此，本实施例中，对第一型掺杂区110进行离子注入的步骤中，离子注入的注入浓度为1E12atom/cm3至1E14atom/cm3。
还需要说明的是，本实施例中，对第一型掺杂区110进行离子注入的步骤中，离子注入的注入能量不宜过大，也不宜过小。如果离子注入的注入能量过大，则容易导致第二型掺杂区120的掺杂深度过大，容易导致第二型掺杂区120过多的占用第一型掺杂区110的区域，相应导致第一型掺杂区110自身的占用面积减小，影响第一型掺杂区110对电子的积蓄能力，从而影响光电传感器的满阱容量；如果离子注入的注入能量过小，则容易导致第二型掺杂区120的掺杂深度过小，容易导致第二型掺杂区120与第一型掺杂区110的接触面积过小，难以达到增加PN结面积的效果，从而难以增加PN结产生电子的速率，进而难以提高光电传感器的满阱容量。为此，本实施例中，对第一型掺杂区110进行离子注入的步骤中，离子注入的注入能量为10KeV至100KeV。
本实施例中，在第一型掺杂区110中形成第二型掺杂区120的步骤中，在像素单元区100a中，每个第一型掺杂区110中分布有多个第二型掺杂区120。
每个第一型掺杂区110中分布有多个第二型掺杂区120，相应增加了第一型掺杂区110中第二型掺杂区120的侧壁数量，有利于增加第二型掺杂区120与第一型掺杂区110接触的侧壁面积，有利于进一步增加PN结面积，从而有利于增加PN结产生电子的速率，进而有利于提高光电传感器的满阱容量，改善图像传感器信噪比和动态范围，提高成像质量。
在实际应用中，可以根据实际需求调整第二型掺杂区120的形貌，从而获得第二型掺杂区120与第一型掺杂区110不同的接触面积，相应获得不同的PN结面积，从而灵活调节光电传感器的满阱容量。
具体地，参考图9，图9示出了第二型掺杂区120在第一型掺杂区110中的分布情况，在像素单元区100a中，第二型掺杂区120在第一型掺杂区110中的分布的俯视形状包括条状、环状、阵列状或网格状。
具体地，参考图6，对第一型掺杂区110进行离子注入的步骤包括：形成覆盖基底100的掩膜层300。
掩膜层300用于作为离子注入的注入掩膜。
本实施例中，图形化掩膜层300，形成露出第一型掺杂区110顶面的掩膜开口310。
掩膜开口310用于定义需要进行离子注入的位置，通过掩膜开口310对第一型掺杂区110进行离子注入。
参考图7，通过掩膜开口310对第一型掺杂区110进行离子注入。
通过掩膜开口310对第一型掺杂区110进行离子注入，使得形成的第二型掺杂去120的位置和形貌较为精准。
本实施例中，对第一型掺杂区110进行离子注入后，形成方法还包括：去除掩膜层300，为后续形成介质层做准备。
参考图8，对第一型掺杂区110进行离子注入后，形成方法还包括：在基底100上形成覆盖栅极结构200的介质层210。
介质层210用于实现器件之间的相互隔离。
本实施例中，介质层210的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，光电传感器为前照式(Frontside Illumination，FSI)光电传感器。
相应的，本实施例中，像素晶圆为前照式像素晶圆，介质层210顶面为感光面，即介质层210背向基底100的表面为感光面。
本实施例中，在图中仅示出了感光像素区P和像素单元区100a的一部分，所述像素单元区100a还可以包括光电元件(例如：光电二极管(photodiode))等器件结构。其中，所述光电二极管可以为背照式单光子雪崩二极管(SPAD)。为了简化的目的，在本发明实施例中未示出以上部件的详细结构。
在其他实施例中，光电传感器还可以为背照式(Backside Illumination，BSI)光电传感器。
相应的，在其他实施例中，像素晶圆为背照式像素晶圆，介质层背向基底的一面键合有逻辑晶圆，基底背向逻辑晶圆的一面为感光面。
逻辑晶圆用于对像素晶圆提供的电信号进行分析处理。
通过将感光像素区和逻辑区分别设置在两张晶圆上，并且将像素晶圆与逻辑晶圆键合在一起，从而能够获得更大的像素面积，并且有利于缩短光线抵达光电元件的路径、减少了光线的散射，使光线更聚焦，进而提升了光电传感器在弱光环境中的感光能力，降低了系统噪声和串扰。
在其他实施例中，以像素晶圆的基底为第一基底，逻辑晶圆具有第二基底。逻辑晶圆的第二基底可以为硅基底。在其他实施例中，逻辑晶圆的第二基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，逻辑晶圆的第二基底还可以为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的材料。
相应地，在其他实施例中，逻辑晶圆中还形成有逻辑晶体管，逻辑晶体管用于对像素晶圆提供的电信号进行逻辑处理。具体地，逻辑晶体管可以包括位于逻辑晶圆上的逻辑栅极结构、以及分别位于逻辑栅极结构两侧逻辑晶圆中的逻辑漏区和逻辑源区。
通过混合键合(Hybrid bonding)的方式，实现像素晶圆与逻辑晶圆之间的键合。
具体地，像素晶圆上形成有第一互连结构，逻辑晶圆上形成有第二互连结构，可以通过使用介电键合的方式将像素晶圆和逻辑晶圆接合在一起，然后进行第一互连结构与第二互连结构之间的电连接。
其中，所述第一互连结构可以为第一金属线，或者，第一互连结构为第一硅通孔互连结构(TSV)，或者，第一互连结构包括第一通孔互连结构和位于第一通孔互连结构上的第一金属线；第二互连结构可以为第二金属线，或者，第二互连结构为第二通孔互连结构(TSV)，或者，第二互连结构包括第二通孔互连结构和位于第二通孔互连结构上的第二金属线。
需要说明的是，以上实现像素晶圆和逻辑晶圆之间键合的方式仅作为一种实施例，像素晶圆和逻辑晶圆之间的键合方式不仅限于此。例如：在其他实施例中，像素晶圆和逻辑晶圆的键合方式还可以为直接键合(例如熔融键合和阳极键合)或间接键合技术(例如金属共晶、热压键合和胶粘剂键合)等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种光电传感器，其特征在于，包括：
基底，所述基底包括感光像素区，所述感光像素区包括多个呈矩阵分布的像素单元区，所述像素单元区的基底上形成有栅极结构；
第一型掺杂区，位于所述像素单元区中所述栅极结构一侧的基底中；
第二型掺杂区，位于所述第一型掺杂区中，所述第二型掺杂区与第一型掺杂区的掺杂类型不同。
2.如权利要求1所述的光电传感器，其特征在于，在所述像素单元区中，每个所述第一型掺杂区中分布有多个第二型掺杂区。
3.如权利要求1或2所述的光电传感器，其特征在于，在所述像素单元区中，所述第二型掺杂区在所述第一型掺杂区中的分布的俯视形状包括条状、环状、阵列状或网格状。
4.如权利要求1所述的光电传感器，其特征在于，所述第二型掺杂区的掺杂浓度为1E12atom/cm3至1E14atom/cm3。
5.如权利要求1所述的光电传感器，其特征在于，所述第二型掺杂区的掺杂深度为10nm至500nm。
6.如权利要求1所述的光电传感器，其特征在于，所述第一型掺杂区的掺杂类型为N型；所述第二型掺杂区的掺杂类型为P型。
7.如权利要求1所述的光电传感器，其特征在于，所述光电传感器还包括：第三型掺杂区，位于相邻第一型掺杂区之间的基底中并与所述第一型掺杂区相接触，所述第三型掺杂区的掺杂类型与所述第二型掺杂区的掺杂类型相同。
8.如权利要求1所述的光电传感器，其特征在于，所述基底上还形成有覆盖所述栅极结构的介质层。
9.如权利要求8所述的光电传感器，其特征在于，所述光电传感器为前照式光电传感器，所述介质层顶面为感光面。
10.如权利要求8所述的光电传感器，其特征在于，所述光电传感器为背照式光电传感器，所述介质层背向所述基底的一面键合有逻辑晶圆，所述基底背向所述逻辑晶圆的一面为感光面。
11.一种光电传感器的形成方法，其特征在于，包括：
提供基底，所述基底包括感光像素区，所述感光像素区包括多个呈矩阵分布的像素单元区，所述像素单元区的基底上形成有栅极结构，所述像素单元区中所述栅极结构一侧的基底中形成有第一型掺杂区；
对所述第一型掺杂区进行离子注入，在所述第一型掺杂区中形成第二型掺杂区，所述第二型掺杂区与第一型掺杂区的掺杂类型不同。
12.如权利要求11所述的光电传感器的形成方法，其特征在于，对所述第一型掺杂区进行离子注入的步骤包括：形成覆盖所述基底的掩膜层；
图形化所述掩膜层，形成露出所述第一型掺杂区顶面的掩膜开口；
通过所述掩膜开口对所述第一型掺杂区进行离子注入；
对所述第一型掺杂区进行离子注入后，所述形成方法还包括：去除所述掩膜层。
13.如权利要求11所述的光电传感器的形成方法，其特征在于，在所述第一型掺杂区中形成第二型掺杂区的步骤中，在所述像素单元区中，每个所述第一型掺杂区中分布有多个第一型掺杂区。
14.如权利要求11或13所述的光电传感器的形成方法，其特征在于，在所述第一型掺杂区中形成第二型掺杂区的步骤中，在所述像素单元区中，所述第二型掺杂区在所述第一型掺杂区中的分布的俯视形状包括条状、环状、阵列状或网格状。
15.如权利要求11所述的光电传感器的形成方法，其特征在于，对所述第一型掺杂区进行离子注入的步骤中，所述离子注入的注入浓度为1E12atom/cm3至1E14atom/cm3，所述离子注入的注入能量为10Kev～100Kev。
16.如权利要求11所述的光电传感器的形成方法，其特征在于，提供所述基底的步骤中，所述第一型掺杂区的掺杂类型为N型；形成所述第二型掺杂区的步骤中，所述第二型掺杂区的掺杂类型为P型。
17.如权利要求11所述的光电传感器的形成方法，其特征在于，提供所述基底的步骤中，相邻第一型掺杂区之间的基底中形成有与所述第一型掺杂区相接触的第三型掺杂区，所述第三型掺杂区的掺杂类型与所述第二型掺杂区的掺杂类型相同。
18.如权利要求11所述的光电传感器的形成方法，其特征在于，对所述第一型掺杂区进行离子注入后，所述形成方法还包括：在所述基底上形成覆盖所述栅极结构的介质层。
19.如权利要求18所述的光电传感器的形成方法，其特征在于，所述光电传感器为前照式光电传感器，所述介质层顶面为感光面。
20.如权利要求18所述的光电传感器的形成方法，其特征在于，所述光电传感器为背照式光电传感器，在所述基底上形成覆盖所述栅极结构的介质层之后，所述形成方法还包括：在所述介质层背向所述基底的一面键合逻辑晶圆，所述基底背向所述逻辑晶圆的一面为感光面。
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