CN117829055A - 芯片走线的延时控制方法、装置、设备及存储介质 - Google Patents

Abstract

本发明公开了一种芯片走线的延时控制方法、装置、设备及存储介质，所述方法包括：确认用户选择的需要进行延时控制的目标走线和用户针对所述目标走线选择的延时控制模式；在所述延时控制模式为第一延时控制模式的情况下，控制各所述目标走线的路径延时位于预设的最大延时与预设的最小延时之间；在所述延时控制模式为第二延时控制模式的情况下，控制任意两个所述目标走线的路径延时的差异值为第一预设值。利用本发明公开的方法，可以解决现有技术中芯片负载之间的走线具有较大时延的问题。

Description

芯片走线的延时控制方法、装置、设备及存储介质

技术领域

本发明属于半导体技术领域，涉及一种芯片走线的延时控制方法、装置、设备及存储介质。

背景技术

随着大规模集成电路器件复杂度与容量的不断提升，现场可编程门阵列(FieldProgrammable Gate Array，FPGA)芯片以高度的并行、可定制和可重构的特性得到了广泛的关注与应用。而FPGA芯片的走线设计为FPGA芯片设计中的重要一环。

在实际应用时，芯片负载之间的走线可能会具有较大时延，使得走线时序性能较差，从而使得通过走线传输的数据出现亚稳态。

综上所述，现有技术中亟需一种降低芯片走线延时的方法。

发明内容

本发明提供一种芯片走线的延时控制方法、装置、设备及存储介质，用以解决现有技术中芯片负载之间的走线具有较大时延的问题。

为了解决上述技术问题，第一方面，本发明提供一种芯片走线的延时控制方法，该方法包括：

确认用户选择的需要进行延时控制的目标走线和用户针对所述目标走线选择的延时控制模式；

在所述延时控制模式为第一延时控制模式的情况下，控制各所述目标走线的路径延时位于预设的最大延时与预设的最小延时之间；

在所述延时控制模式为第二延时控制模式的情况下，控制任意两个所述目标走线的路径延时的差异值为第一预设值。

可选地，所述控制各所述目标走线的路径延时位于预设的最大延时与预设的最小延时之间，包括：

确定各所述目标走线对应的最短路径布线及所述最短路径布线对应的最短路径延时；

在存在所述最短路径延时大于所述预设的最大延时的情况下，向用户发送最大延时修改提示；

接收用户针对所述最大延时修改提示发送的最大延时修改值；

将所述预设的最大延时更新为所述最大延时修改值；

判断是否存在所述最短路径延时大于所述预设的最大延时，若存在则继续向用户发送最大延时修改提示，若不存在则停止对所述预设的最大延时的更新；

控制各所述目标走线的路径延时大于预设的最小延时。

可选地，所述控制各所述目标走线的路径延时大于预设的最小延时，包括：

确定各所述目标走线对应的当前路径的路径延时；

在存在所述当前路径的路径延时小于预设的最小延时的情况下，擦除所述当前路径；

对所述当前路径对应的目标走线重新布线，使得所述目标走线在重新布线后的路径延时大于所述预设的最小延时，其中，重新布线后的所述目标走线的路径长度大于所述当前路径的路径长度。

可选地，所述对所述当前路径对应的目标走线重新布线，使得所述目标走线在重新布线后的路径延时大于所述预设的最小延时，包括：

确定所述当前路径对应的目标走线的起点至预设节点的实际路径延时；

确定所述预设节点至所述目标走线的终点的预估路径延时；

在所述实际路径延时与所述预估路径延时的和位于所述预设的最大延时和所述预设的最小延时之间时，将所述预设节点确定为可扩展节点；

连接所述目标走线的起点、所述可扩展节点以及所述目标走线的终点，得到所述目标走线的重新布线。

可选地，所述确定所述预设节点至所述目标走线的终点的预估路径延时，包括：

通过预设公式，确定所述预设节点至所述目标走线的终点的预估路径延时；

所述预设公式为：

h(n)＝(min_delay-g(n)-other_delay)*ratio；

ratio＝g(n)/(other_delay+1)；

其中，所述h(n)为所述预估路径延时，所述min_delay为所述预设的最小延时，所述other_delay为所述预设节点至所述目标走线的终点对应的最短路径的路径延时，所述g(n)为所述实际路径延时。

可选地，所述在所述延时控制模式为第二延时控制模式的情况下，控制任意两个所述目标走线的路径延时的差异值为第一预设值，包括：

在所述延时控制模式为第二延时控制模式的情况下，确定各所述目标走线对应的最短路径布线；

将所有所述最短路径布线的路径延时的最大值确定为参考值；

将所述参考值与第一预设值的差值作为第一阈值；

将所述参考值与所述第一预设值的和值作为第二阈值；

控制各所述目标走线的路径延时位于所述第一阈值与所述第二阈值之间。

可选地，在所述确认用户选择的需要进行延时控制的目标走线和用户针对所述目标走线选择的延时控制模式之后，还包括：

在对走线进行布线时，将所述目标走线的布线顺序设置在不需要进行延时控制的走线之前。

第二方面，本发明提供一种芯片走线的延时控制装置，该装置包括：

确认模块，用于确认用户选择的需要进行延时控制的目标走线和用户针对所述目标走线选择的延时控制模式；

第一控制模块，用于在所述延时控制模式为第一延时控制模式的情况下，控制各所述目标走线的路径延时位于预设的最大延时与预设的最小延时之间；

第二控制模块，用于在所述延时控制模式为第二延时控制模式的情况下，控制任意两个所述目标走线的路径延时的差异值为第一预设值。

第三方面，本发明提供一种芯片走线的延时控制设备，包括存储器和处理器，其中：

所述存储器用于存储计算机程序；

所述处理器用于读取所述存储器中的程序并执行如上述第一方面提供的一种芯片走线的延时控制方法的步骤。

第四方面，本发明提供一种计算机可读存储介质，其上存储有可读的计算机程序，该程序被处理器执行时实现如上述第一方面提供的一种芯片走线的延时控制方法的步骤。

与现有技术相比，本发明提供的一种芯片走线的延时控制方法，具有以下有益效果：

本发明在用户选择第一延时控制模式时，可以将需要进行延时控制的目标走线的路径延时控制在预设的延时范围内，这样，当该延时范围的范围值为一个较小的范围时，可以避免目标走线的路径延时较大；而当用户选择第二延时控制模式，可以使得多个目标走线的延时差异值为第一预设值，当该第一预设值为一个较小的值时，可以使得多个走线之间的路径延时较小。综上所述，本发明的方案能够解决现有技术中芯片负载之间的走线具有较大时延的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一部分实施例，而不是全部的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，根据这些附图获得的其他的附图，都属于本申请保护的范围。

图1是本申请实施例提供的一种芯片走线的延时控制方法的流程图；

图2是本申请实施例提供的另一种芯片走线的延时控制方法的流程图；

图3是本申请实施例提供的再一种芯片走线的延时控制方法的流程图；

图4是本申请实施例提供的一种芯片走线的延时控制装置的结构示意图；

图5是本申请实施例提供的一种芯片走线的延时控制设备的结构示意图；

图6是本申请实施例提供的一种计算机可读存储介质的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

为了使本揭示内容的叙述更加详尽与完备，下文针对本发明的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其它具体实施例来达成相同或均等的功能与步骤顺序。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

在本发明实施例的描述中，除非另有说明，“/”表示或的意思，例如，A/B可以表示A或B；文本中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，另外，在本申请实施例的描述中，“多个”是指两个或多于两个，其它量词与之类似应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明，并且在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

如图1所述为本发明实施例提供的一种芯片走线的延时控制方法的流程图，包括以下步骤。

步骤S101，确认用户选择的需要进行延时控制的目标走线和用户针对所述目标走线选择的延时控制模式。

具体的，用户针对目标走线和延时控制模式的选择方式可以是任意方式。例如，在对目标走线进行选择时，可以在用户终端显示芯片的各种走线标识，该走线标识可以是走线名称或者走线图像等，用户可以通过点击走线标识或者走线图像以选择目标走线，用户也可以通过语音输入走线名称或者走线序号选择目标走线；又例如，也可以在用户终端显示芯片的负载，用户可以点击多个负载，从而选择连接多个负载的走线，进而可以将这些走线确定为目标走线；

例如，在对延时控制模式进行选择时，可以在用户终端显示第一延时控制模式和第二延时控制模式，用户可以通过点击或者语音输入的方式选择延时控制模式等。

需要说明的是，用户选择延时控制模式时可以只选择第一延时控制模式，也可以只选择第二延时控制模式，还可以同时选择第一延时控制模式和第二延时控制模式。

需要说明的是，上述提及的芯片可以是任意芯片，例如可以为FPGA芯片，也可以为专用集成电路(Application Specific Integrated Circuit，ASIC)芯片，还可以为数字信号处理技术(Digital Signal Process，DSP)芯片等。

步骤S102，在所述延时控制模式为第一延时控制模式的情况下，控制各所述目标走线的路径延时位于预设的最大延时与预设的最小延时之间。

具体的，最大延时以及最小延时可以根据应用时的具体需要进行设置。

具体的，控制目标走线的路径延时位于最大延时和最小延时的方式可以是任意方式。例如可以在目标走线起点与终点之间随机布置路径，进而确定当前路径的路径延时，在当前路径的路径延时不在最大延时与最小延时之间时，可以重新对目标走线进行路径的布线，这样不断循环对目标走线进行布线以及确定当前路径的路径延时的过程，直至当前路径的路径延时位于最大延时与最小延时之间。

步骤S103，在所述延时控制模式为第二延时控制模式的情况下，控制任意两个所述目标走线的路径延时的差异值为第一预设值。

具体的，第一预设值可以根据应用时的具体需要进行设置。

具体的，控制任意两个目标走线的路径延时的差异值为第一预设值的方式也可以是任意方式。例如，可以对两个目标走线随机布置路径，并计算这两个目标走线的当前路径的路径延时，进而可以将其中一个目标走线(第一目标走线)的路径固定，在两个目标走线的当前路径的路径延时的差异值不为第一预设值时，改变另一个目标走线(第二目标走线)的路径，直至两个目标走线的当前路径的路径延时的差异值为第一预设值。

这样，本发明在用户选择第一延时控制模式时，可以将需要进行延时控制的目标走线的路径延时控制在预设的延时范围内，这样，当该延时范围的范围值为一个较小的范围时，可以避免目标走线的路径延时较大；而当用户选择第二延时控制模式，可以使得多个目标走线的延时差异值为第一预设值，当该第一预设值为一个较小的值时，可以使得多个走线之间的路径延时较小。综上所述，本发明的方案能够解决现有技术中芯片负载之间的走线具有较大时延的问题。

在一种可选的实现方式中，如图2所示为本发明实施例提供的另一种芯片走线的延时控制方法的流程图，所述控制各所述目标走线的路径延时位于预设的最大延时与预设的最小延时之间，包括：

步骤S1021，确定各所述目标走线对应的最短路径布线及所述最短路径布线对应的最短路径延时；

步骤S1022，在存在所述最短路径延时大于所述预设的最大延时的情况下，向用户发送最大延时修改提示；

步骤S1023，接收用户针对所述最大延时修改提示发送的最大延时修改值；

步骤S1024，将所述预设的最大延时更新为所述最大延时修改值；

步骤S1025，判断是否存在所述最短路径延时大于所述预设的最大延时，若存在则继续向用户发送最大延时修改提示，若不存在则停止对所述预设的最大延时的更新；

步骤S1026，控制各所述目标走线的路径延时大于预设的最小延时。

可以理解的是，两点之间线段最短，因此各目标走线对应的最短路径布线为沿着各目标走线的起点与终点之间的线段的布线。

需要说明的是，确定最短路径布线对应的最短路径延时的方法可以是任意方法，例如，可以从最短路径布线的一端向另一端发送信号，通过确定一端发送信号的发送时间以及另一端接收信号的接收时间的差值，可以得到最短路径延时。

具体的，向用户发送最大延时修改提示的方式可以为任意方式，例如可以为有线方式，也可以为无线方式；

具体的，用户接收到的最大延时修改提示可以是任何最大延时修改提示。例如，最大延时修改提示可以是显示在用户终端的提示框，该提示框中可以设置有用于提示用户进行最大延时修改的提示文字和最大延时修改值的输入框，而用户通过输入框输入的最大延时修改值的输入方式可以为文字输入或者语音输入等。

可选的，最大延时修改提示可以包括各目标走线对应的最短路径布线的最短路径延时的最大值，进而用户在确定最大延时修改值时可以参考该最大值，使得确定的最大延时修改值大于该最大值。

这样，可以理解通过本实现方式更新预设的最大延时的方式，可以使得各目标走线的最短路径延时小于预设的最大延时，自然进一步可以理解各目标走线的任何路径的路径延时小于预设的最大延时。

在一种可选的实现方式中，如图3所示为本发明实施例提供的再一种芯片走线的延时控制方法的流程图，所述步骤S1026包括：

步骤S10261，确定各所述目标走线对应的当前路径的路径延时；

步骤S10262，在存在所述当前路径的路径延时小于预设的最小延时的情况下，擦除所述当前路径；

步骤S10263，对所述当前路径对应的所述目标走线重新布线，使得所述目标走线在重新布线后的路径延时大于所述预设的最小延时。

其中，重新布线后的所述目标走线的路径长度大于所述当前路径的路径长度。

可以理解的是，使得目标走线在重新布线后的路径延时大于最小延时的方式可以是任意方式。例如，可以不断对目标走线进行重新布线，直至目标走线的布线的路径延时大于最小延时时停止重新布线；又例如，在确定目标走线的当前路径的路径延时小于最小延时后，在重新布线时可以使得重新布线的布线路径的长度大于当前路径的长度，自然重新布线之后的路径延时可以大于当前路径的路径延时，通过不断增大重新布线的布线路径的长度，可以增大路径的路径延时，直至路径延时大于最小延时截止。

可以理解的是，通过增加目标走线的路径长度，可以使得目标走线的路径延时增大，从而在目标走线的路径长度设置得当的情况下，使得目标走线的路径延时大于预设的最小延时。

在一种可选的实现方式中，所述步骤S10263包括：

确定所述当前路径对应的目标走线的起点至预设节点的实际路径延时；

确定所述预设节点至所述目标走线的终点的预估路径延时；

在所述实际路径延时与所述预估路径延时的和位于所述预设的最大延时和所述预设的最小延时之间时，将所述预设节点确定为可扩展节点；

连接所述目标走线的起点、所述可扩展节点以及所述目标走线的终点，得到所述目标走线的重新布线。

需要说明的是，预设节点可以是设置于目标走线起点与终点之间的节点，该预设节点的具体位置可以根据应用时的具体需要进行设置，该预设节点的数量也可以根据应用时的具体需要进行设置，此处并不进行详细限定。

可以理解的是，当前路径对应的目标走线的起点至预设节点的实际路径延时为目标走线的起点至预设节点的第一当前路径在工作时产生的路径延时，该路径延时可以是通过任何方式测量得到的，例如，可以在目标走线的起点发送信息时进行计时，在预设节点接收到信息时截止计时，进而将该计时时间确定为实际路径延时。

需要说明的是，确定预设节点至目标走线的终点的预估路径延时的方法可以是任意方法。例如，可以在预设节点至目标走线的终点之间布线多条路径，并测量这多条路径的路径延时，进一步可以将这多条路径的路径延时的平均值确定为预估路径延时；又例如，也可以计算多条路径的路径延时的加权平均数，每条路径的权重可以根据应用时的具体需要进行设置，进而可以将该加权平均数作为预估路径延时。

可以理解的是，在目标走线的起点与终点之间设置预设节点，进而通过预测目标走线的起点、预设节点以及目标走线的终点这三点所构成的当前路径的路径延时，判断当前路径延时是否位于预设的最大延时和最小延时之间，相较于随机在目标走线的起点与终点之间进行布线，进而得到目标走线的当前路径延时，判断当前路径延时是否位于预设的最大延时和最小延时而言，能够减少布线路径，从而能有效节省布线资源。

在一种可选的实现方式中，所述确定所述预设节点至所述目标走线的终点的预估路径延时，包括：

通过预设公式，确定所述预设节点至所述目标走线的终点的预估路径延时；

所述预设公式为：

h(n)＝(min_delay-g(n)-oyher_delay)*ratio；

ratio＝g(n)/(other_delay+1)；

其中，所述h(n)为所述预估路径延时，所述min_delay为所述预设的最小延时，所述other_delay为所述预设节点至所述目标走线的终点对应的最短路径的路径延时，所述g(n)为所述实际路径延时。

可以理解的是，预设节点越逼近目标走线的终点，ratio的值越大，从而使得预估路径延时提高，进而使得通过该预设节点进行实际布线时，路径延时能够位于预设的最大延时和预设的最小延时之间。

在一种可选的实现方式中，步骤S103包括：

在所述延时控制模式为第二延时控制模式的情况下，确定各所述目标走线对应的最短路径布线；

将所有所述最短路径布线的路径延时的最大值确定为参考值；

将所述参考值与第一预设值的差值作为第一阈值；

将所述参考值与所述第一预设值的和值作为第二阈值；

控制各所述目标走线的路径延时位于所述第一阈值与所述第二阈值之间。

需要说明的是，参考值与第一预设值的差值为参考值减去第一预设值所得到的值，且第一预设值的绝对值需小于参考值或等于参考值。

可以理解的是，在第一预设值为正值时，第一阈值小于第二阈值；在第一预设值为负值时，第二阈值小于第一阈值。

需要说明的是，控制各目标走线的路径延时位于第一阈值与第二阈值之间的控制方式可以参考上述实现方式中控制目标走线的路径延时位于预设的最大延时与预设的最小延时之间的控制方式，本实现方式中不再进行具体说明。

这样，在本实现方式中，可以控制任意两个所述目标走线的路径延时的差异值为第一预设值。

在一种可选的实现方式中，在步骤S101之后，还包括：

在对走线进行布线时，将所述目标走线的布线顺序设置在不需要进行延时控制的走线之前。

可以理解的是，芯片通常具有多条走线，需要进行延时控制的走线可能只是多条走线的一部分，将需要进行延时控制的目标走线的布线顺序设置在不需要进行延时控制的走线之前，可以防止不需要进行延时控制的走线抢占需要进行延时控制的目标走线的布线资源，导致目标走线无法布线。

基于上述芯片走线的延时控制方法，本发明实施例提供芯片走线的延时控制装置，如图4所示，该装置包括：

确认模块410，用于确认用户选择的需要进行延时控制的目标走线和用户针对所述目标走线选择的延时控制模式；

第一控制模块420，用于在所述延时控制模式为第一延时控制模式的情况下，控制各所述目标走线的路径延时位于预设的最大延时与预设的最小延时之间；

第二控制模块430，用于在所述延时控制模式为第二延时控制模式的情况下，控制任意两个所述目标走线的路径延时的差异值为第一预设值。

关于上述芯片走线的延时控制装置中各模块实现上述技术方案的其他细节，可参见上述发明实施例中提供的芯片走线的延时控制方法中的描述，此处不再赘述。

基于上述芯片走线的延时控制方法，如图5所示，本发明实施例还提供了一种芯片走线的延时控制设备的结构示意图，该识别设备包括处理器51和与该处理器51耦合的存储器52。存储器52存储有计算机程序，计算机程序被处理器51执行时，使得处理器51执行上述实施例中的芯片走线的延时控制方法的步骤。

关于上述芯片走线的延时控制设备中处理器51实现上述技术方案的其他细节，可参见上述发明实施例中提供的芯片走线的延时控制方法中的描述，此处不再赘述。

其中，处理器51还可以称为中央处理单元(Central Processing Unit，CPU)，处理器51可能是一种集成电路芯片，具有信号的处理能力；处理器51还可以是通用处理器、数字信号处理器(Digital Signal Process，DSP)、专用集成电路(Application SpecificIntegrated Circuit，ASIC)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件，其中通用处理器可以是微处理器或者该处理器51也可以是任何常规的处理器等。

如图6所示，本发明实施例还提供了一种计算机可读存储介质的结构示意图，该存储介质上存储有可读的计算机程序61；其中，该计算机程序61可以以软件产品的形式存储在上述存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本发明各个实施方式所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、磁碟或者光盘、只读存储器(Read-OnlyMemory，ROM)、随机存取存储器(Random Access Memory，RAM)等各种可以存储程序代码的介质，或者是计算机、服务器、手机、平板等终端设备。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。

所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存储的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质、或者半导体介质(例如固态硬盘(solid state disk，SSD))等。

以上对本申请所提供的技术方案进行了详细介绍，本申请中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/

或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种芯片走线的延时控制方法，其特征在于，包括：

确认用户选择的需要进行延时控制的目标走线和用户针对所述目标走线选择的延时控制模式；

在所述延时控制模式为第一延时控制模式的情况下，控制各所述目标走线的路径延时位于预设的最大延时与预设的最小延时之间；

在所述延时控制模式为第二延时控制模式的情况下，控制任意两个所述目标走线的路径延时的差异值为第一预设值。

2.根据权利要求1所述的芯片走线的延时控制方法，其特征在于，所述控制各所述目标走线的路径延时位于预设的最大延时与预设的最小延时之间，包括：

确定各所述目标走线对应的最短路径布线及所述最短路径布线对应的最短路径延时；

在存在所述最短路径延时大于所述预设的最大延时的情况下，向用户发送最大延时修改提示；

接收用户针对所述最大延时修改提示发送的最大延时修改值；

将所述预设的最大延时更新为所述最大延时修改值；

判断是否存在所述最短路径延时大于所述预设的最大延时，若存在则继续向用户发送最大延时修改提示，若不存在则停止对所述预设的最大延时的更新；

控制各所述目标走线的路径延时大于预设的最小延时。

3.根据权利要求2所述的芯片走线的延时控制方法，其特征在于，所述控制各所述目标走线的路径延时大于预设的最小延时，包括：

确定各所述目标走线对应的当前路径的路径延时；

在存在所述当前路径的路径延时小于预设的最小延时的情况下，擦除所述当前路径；

对所述当前路径对应的目标走线重新布线，使得所述目标走线在重新布线后的路径延时大于所述预设的最小延时，其中，重新布线后的所述目标走线的路径长度大于所述当前路径的路径长度。

4.根据权利要求3所述的芯片走线的延时控制方法，其特征在于，所述对所述当前路径对应的目标走线重新布线，使得所述目标走线在重新布线后的路径延时大于所述预设的最小延时，包括：

确定所述当前路径对应的目标走线的起点至预设节点的实际路径延时；

确定所述预设节点至所述目标走线的终点的预估路径延时；

在所述实际路径延时与所述预估路径延时的和位于所述预设的最大延时和所述预设的最小延时之间时，将所述预设节点确定为可扩展节点；

连接所述目标走线的起点、所述可扩展节点以及所述目标走线的终点，得到所述目标走线的重新布线。

5.根据权利要求4所述的芯片走线的延时控制方法，其特征在于，所述确定所述预设节点至所述目标走线的终点的预估路径延时，包括：

通过预设公式，确定所述预设节点至所述目标走线的终点的预估路径延时；

所述预设公式为：

h(n)＝(min_delay-g(n)-other_delay)*ratio；

ratio＝g(n)/(other_delay+1)；

其中，所述h(n)为所述预估路径延时，所述min_delay为所述预设的最小延时，所述other_delay为所述预设节点至所述目标走线的终点对应的最短路径的路径延时，所述g(n)为所述实际路径延时。

6.根据权利要求1所述的芯片走线的延时控制方法，其特征在于，所述在所述延时控制模式为第二延时控制模式的情况下，控制任意两个所述目标走线的路径延时的差异值为第一预设值，包括：

在所述延时控制模式为第二延时控制模式的情况下，确定各所述目标走线对应的最短路径布线；

将所有所述最短路径布线的路径延时的最大值确定为参考值；

将所述参考值与第一预设值的差值作为第一阈值；

将所述参考值与所述第一预设值的和值作为第二阈值；

控制各所述目标走线的路径延时位于所述第一阈值与所述第二阈值之间。

7.根据权利要求1所述的芯片走线的延时控制方法，其特征在于，在所述确认用户选择的需要进行延时控制的目标走线和用户针对所述目标走线选择的延时控制模式之后，还包括：

在对走线进行布线时，将所述目标走线的布线顺序设置在不需要进行延时控制的走线之前。

8.一种芯片走线的延时控制装置，其特征在于，包括：

确认模块，用于确认用户选择的需要进行延时控制的目标走线和用户针对所述目标走线选择的延时控制模式；

第一控制模块，用于在所述延时控制模式为第一延时控制模式的情况下，控制各所述目标走线的路径延时位于预设的最大延时与预设的最小延时之间；

第二控制模块，用于在所述延时控制模式为第二延时控制模式的情况下，控制任意两个所述目标走线的路径延时的差异值为第一预设值。

9.一种芯片走线的延时控制设备，其特征在于，包括存储器和处理器，其中：

所述存储器用于存储计算机程序；

所述处理器用于读取所述存储器中的计算机程序，并执行如权利要求1-7所述的任一芯片走线的延时控制方法的步骤。

10.一种计算机可读存储介质，其特征在于，其上存储有可读的计算机程序，该程序被处理器执行时实现如权利要求1-7所述的任一芯片走线的延时控制方法的步骤。