CN117787183A - 一种基于高分辨率低显存占用版图布局的方法及相关装置 - Google Patents
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Abstract
本发明公开了一种基于高分辨率低显存占用版图布局的方法及相关装置，其方法包括：读入电路的网表，获取所有器件的具体参数与电路线网，构建初始版图，初始版图空间为空；对提取的器件按照器件具体参数进行初步分类，并按照初步分类对同一类的器件采用等比例缩放；使用布局器按照模块化方式对所有器件完成版图布局。本发明使用多版图画布智能拼接与模块化缩放与布局的高分辨率版图布局方法，能够在不减小分辨率的情况下完成版图布局工作。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种基于高分辨率低显存占用版图布局的方法及相关装置。
背景技术
在芯片设计中，布局是一个长期存在的挑战，需要对日益复杂的电路进行多目标优化。到目前为止，布局方法主要可分为四大类：基于分区的方法、基于随机的方法、基于解析求解器的方法和基于学习的方法。基于分区的算法将网表和芯片画布递归地划分，直到出现足够小的子问题，然后使用最优求解器将子网表放置到子区域中。基于随机的算法常常使用模拟退火算法、蚁群算法等随机方法，使用随机调整器件位置的方法，尝试获取更加优质的布局结果。然而，在现代超大规模集成电路版图设计流程中，这两种方法在时间成本与布局难度方面大大提升，难以满足实际设计的需求。
近期，国内外在布局方面的工作大多数集中于解析求解器和新应用于版图布局领域的机器学习算法，解析求解器和机器学习方法也是近期布局问题研究的主流方向。解析求解器基于对整个网表的分析、建模等操作，将芯片布局问题抽象为与之共通的系统，进而量化器件关系，探索布局结果，如2015年提出的ePlace和2019年提出的RePlAce，便将其转化为静电系统。在RePlAce提出后的两年内，DREAMPlace和端到端强化学习算法应运而生。前者为基于RePlAce的思想，将解析求解器布局系统与神经网络训练进行类比，实现了常用线长函数和单元密度函数的CUDA加速，并基于取得了30倍于RePlAce加速的效果。同时国内研究者也根据DREAMPlace提出DrPlace，增强了算法的可布线性。
2021年，Google提出了一种用于放置宏单元的端到端强化学习(RL)方法GraphPlace，开创了强化学习方法应用于版图布局的先河。该方法将版图布局视为MDP过程，在每个步骤中，放置一个宏，并获得相应的奖励(目标函数)，直到最后一个动作完成。每完成数轮，根据奖励函数的值进行网络参数的更新。同时也有另一类方法结合强化学习和启发式算法来解决布局问题，提出了强化学习和模拟退火算法之间的循环框架，使用强化学习算法获得初步的布局结果，并在此基础上使用模拟退火算法继续更新，来尝试在可承受的时间成本内获得较好的结果。继GraphPlace之后，又相似的基于学习的方法DeepPlace、PRNet、Maskplace、Chipformer等方法应用于版图布局中。
在版图布局中，器件的实际大小往往是数十、数百、乃至数千纳米，版图布局也就是将这大小不等、种类繁多的器件放置在版图空间中。在以往的方法中，往往会将所有器件大比例的缩小，并将结果取整，此种方法虽然有效，但是因其简单粗暴的操作方法会是的布局算法损失很大的精度。同时，也有别的方法对结果保留小数，但是在矩阵层面仍进行了取整操作，同样造成了精度损失。即现有的布局方法大多将版图器件等比例缩放，并忽略余数，从而使得器件参数不再精准，在布局后会造成一定的偏差。同时，也有别的方法对结果保留小数，但是在矩阵层面仍进行了取整操作，同样造成了精度损失。
发明内容
本发明的目的在于克服现有技术的不足，本发明提供了一种使用多版图画布智能拼接与模块化缩放与布局的高分辨率版图布局方法，能够在不减小分辨率的情况下完成版图布局工作。
为了解决上述技术问题，本发明提供了一种基于高分辨率低显存占用版图布局的方法，所述方法包括：
读入电路的网表，获取所有器件的具体参数与电路线网，构建初始版图，初始版图空间为空；
对提取的器件按照器件具体参数进行初步分类，并按照初步分类对同一类的器件采用等比例缩放；
使用布局器按照模块化方式对所有器件完成版图布局。
所述版图空间是扩展化的，单个版图空间为256*256的矩阵。
所述器件具体参数包括：长宽、种类、finger数。
所述按照初步分类对同一类的器件采用等比例缩放包括：针对每一类器件根据长宽的公约数进行等比例缩放。
所述使用布局器按照模块化方式对所有器件完成版图布局包括：
使用布局器对器件进行版图布局时，根据当前版图空间画布已被占据的位置形成位置掩码；根据每个器件连接关系与引脚位置形成所对应的线长增量矩阵；
按照空间融合与空间切割的方式在所述版图空间内将相邻空间进入融合。
所述使用布局器对器件进行版图布局时，根据当前版图空间画布已被占据的位置形成位置掩码包括：
在使用布局器在对器件进行版图布局时，会针对已完成版图布局的每个器件按照所占据的位置形成位置掩码，所述位置掩码通过位置掩码矩阵来表达，所述位置掩码矩阵表达出每个器件的位置横坐标、每个器件的位置纵坐标、每个器件的宽以及每个器件的高。
所述线长增量矩阵包括：线网最大最小位置的坐标、器件与线网连接位置的偏移量、器件到线网的距离。
相应的，本发明还提供了一种基于高分辨率低显存占用版图布局的装置，所述装置包括：
布局输入模块，用于读入电路的网表，获取所有器件的具体参数与电路线网，构建初始版图，初始版图空间为空；
布局缩放模块，用于对提取的器件按照器件具体参数进行初步分类，并按照初步分类对同一类的器件采用等比例缩放；
布局处理模块，用于使用布局器按照模块化方式对所有器件完成版图布局。
相应的，本发明还提供了一种计算机可读存储介质，该程序被处理器执行时实现以上所述的基于高分辨率低显存占用版图布局的方法。
相应的，本发明还提供了一种设备终端，所述设备终端包括：
一个或多个处理器；
存储器；
一个或多个应用程序，其中所述一个或多个应用程序被存储在所述存储器中并被配置为由所述一个或多个处理器执行，所述一个或多个应用程序配置用于：执行以上所述的基于高分辨率低显存占用版图布局的方法。
在本发明中，本发明提出了一种模块化缩放与布局的方法，避免了对全部器件的缩放操作，转而改为对一类模块单独缩放与布局。一般来说，这一类器件拥有相同的长、宽、类型等参数，因此，对于这类器件单独缩放，其实就是对单个器件进行缩放的过程，能够提高缩放的精度，完全避免损失；同时，相同长宽的器件拼接，根据数学理论，可以产生更为整齐的结果，大幅提高了空间利用率。
其次，在布局算法中，对器件进行等比例缩放的根本原因，便是因为空间不够大。针对空间不够用的问题，本发明提出了器件模块化缩放与布局方法，将器件模块化缩放与布局，之后形成更大模块，将数千个大小不一的器件的布局问题，转化为数百个乃至数十个大器件的布局问题，在这种情况下，缩放的难度会大大降低，缩放所损失的分辨率也会变小。此外，本发明还提出了一种扩展化的版图空间，首先，会判断能否在不损失分辨率的情况下容纳所有器件，如果不能，版图空间便进行扩展，值得注意的是，版图空间往往是1*1，2*2，3*3的方式来扩展的。在实际设计中，算法并不会追求完全的分辨率，也就是0的精度损失，当算法精度达到99％时，便会被认为是一个可以接受的扩展版图空间与缩放比。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见的，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本发明实施例中的基于高分辨率低显存占用版图布局的方法流程图；
图2是本发明实施例中的按照模块化方式进行版图布局的方法流程图；
图3是本发明实施例中的模块化缩放与布局的状态示意图；
图4是本发明实施例中的扩展化版图方法的状态示意图；
图5是本发明实施例中的基于高分辨率低显存占用版图布局的装置示意图；
图6是本发明实施例中的设备终端结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明实施例涉及一种基于高分辨率低显存占用版图布局的方法，该方法包括：读入电路的网表，获取所有器件的具体参数与电路线网，构建初始版图，初始版图空间为空；对提取的器件按照具体参数进行初步分类，并按照初步分类对同一类的器件采用等比例缩放；使用布局器按照模块化方式对所有器件完成版图布局。
图1示出了本发明实施例中的基于高分辨率低显存占用版图布局的方法流程图，具体包括以下步骤：
S101、读入电路的网表，获取所有器件的具体参数与电路线网，构建初始版图，初始版图空间为空；
具体的，读入电路的网表，获取所有器件的具体参数与电路线网，构建初始版图，初始版图空间为空。需要说明的是，这里的版图空间是扩展化的，单个版图空间为256*256的矩阵，整体版图空间通常由9个(3*3)单个版图空间拼接组成，等效成一个768*768的矩阵空间，足够应对数千个器件的布局过程，这也是本发明实施例所实现低显存占用的关键。在特别情况下，可以使用更多矩阵进行拼接。这里的器件是要放在版图上的东西，版图是承载器件的空间，其类似为围棋棋子和围棋棋盘之间的关系。
S102、对提取的器件按照具体参数进行初步分类，并按照初步分类对同一类的器件采用等比例缩放；
具体的，同时对于提取出的器件，不同于以往的方法，在本发明实施例中，采用模块化缩放方法，首先将器件根据器件具体参数，如长宽、种类、finger数等进行初步分类，将器件分成数类或数十类；然后，针对每一类器件根据长宽的公约数进行等比例缩放，需要说明的是，在这一步缩放中，这里的分辨率也就是器件的准确性不会受到任何的损失。这里将器件放到版图中，但是出于硬件承受能力和运行速度的考虑，要对器件的大小进行一个缩放，这个步骤就是对器件的一个缩放方法。
S103、使用布局器按照模块化方式对所有器件完成版图布局。
布局器首先会布局一个器件，作为初始位置。随后，会提取出与首个器件拥有连接关系的数个器件，从这些器件中随机选择一个，进行布局，直到所有的器件布局完毕。布局进行如下规则的检测，直到达到所有规则的不违例，如图2所示的按照模块化方式进行版图布局的方法流程图，其整个版图布局的方法如下：
S201、使用布局器对器件进行版图布局时，根据当前版图空间画布已被占据的位置形成位置掩码；
即后续放置的器件不得与任意器件重叠，会根据当前版图空间画布已被占据的位置形成位置掩码，遮盖住将会产生重叠的位置。
其中，ft p代表位置掩码矩阵，Mx，My，Mw，Mh，分别代表器件的位置横坐标、纵坐标、器件的宽以及器件的高。
需要说明的是，在使用布局器在对器件进行版图布局时，会针对已完成版图布局的每个器件按照所占据的位置形成位置掩码，这里的位置掩码可以通过位置掩码矩阵来表达，这里的位置掩码矩阵表达出每个器件的位置横坐标、每个器件的位置纵坐标、每个器件的宽以及每个器件的高。
S202、根据每个器件连接关系与引脚位置形成所对应的线长增量矩阵；
这里按照器件的放置遵循线长最短原则，会根据连接关系与引脚位置，形成一个线长增量矩阵，矩阵的位置表示了布局的位置会导致总线长增加的量。根据线长增量矩阵，选出最小数值的位置。
值得注意的是，当器件拥有多个连接关系和多个引脚，就会分别计算出所有的线长增量矩阵，并进行叠加，得到最终总体的线长增量矩阵。
其中，ft w代表线长增量矩阵，MaxMi nCoord代表线网最大最小位置的坐标，代表器件与线网连接位置的偏移量(相较于器件左下角)，/>代表了器件到线网的距离。
S203、按照空间融合与空间切割的方式在所述版图空间内将相邻空间进入融合。
对于模块化布局中，拥有与不在此模块中器件的数个连接关系的器件，会将其偏向于更加靠近布局边界的地方，因此，布局器会将此类器件，放在放置序列靠后的位置，倾向于最后布局。
对于第三步的补充，扩展化的版图空间拥有自己的编号(1，2，3…)，并拥有相同的空间大小256*256，在布局器进行布局时，会首先选择器件要放入的版图空间，之后再在这个空间中选择器件布局的具体位置。当涉及到版图空间边界问题时，扩展化版图空间会进行暂时的空间融合与空间切割，将相邻空间融合，并根据当前布局位置重新切割出一个版图空间用于当前的器件放置。
本发明实施例基于以上方法，在版图布局中，器件的实际大小往往是数十、数百、乃至数千纳米，版图布局也就是将这大小不等、种类繁多的器件放置在版图空间中。在以往的方法中，往往会将所有器件大比例的缩小，并将结果取整，此种方法虽然有效，但是因其简单粗暴的操作方法会是的布局算法损失很大的精度。同时，也有别的方法对结果保留小数，但是在矩阵层面仍进行了取整操作，同样造成了精度损失。针对此种问题，首先，本发明提出了一种模块化缩放与布局的方法，避免了对全部器件的缩放操作，转而改为对一类模块单独缩放与布局。一般来说，这一类器件拥有相同的长、宽、类型等参数，因此，对于这类器件单独缩放，其实就是对单个器件进行缩放的过程，能够提高缩放的精度，完全避免损失；同时，相同长宽的器件拼接，根据数学理论，可以产生更为整齐的结果，大幅提高了空间利用率。
其次，在布局算法中，对器件进行等比例缩放的根本原因，便是因为空间不够大。针对空间不够用的问题，本发明提出了器件模块化缩放与布局方法，将器件模块化缩放与布局，之后形成更大模块，将数千个大小不一的器件的布局问题，转化为数百个乃至数十个大器件的布局问题，在这种情况下，缩放的难度会大大降低，缩放所损失的分辨率也会变小。此外，本发明还提出了一种扩展化的版图空间，首先，会判断能否在不损失分辨率的情况下容纳所有器件，如果不能，版图空间便进行扩展，值得注意的是，版图空间往往是1*1，2*2，3*3的方式来扩展的。在实际设计中，算法并不会追求完全的分辨率，也就是0的精度损失，当算法精度达到99％时，便会被认为是一个可以接受的扩展版图空间与缩放比。
需要说明的是，在算法开头读入电路网表时，不同于大部分算法一次性读入所有网表，模型会首先根据网表中器件属性对网表进行切割，分部分读入网表，在每个读入的部分，对这些器件，都在256*256的空间内单独进行一次布局，取得模块化的布局结果，直至所有部分布局完成，如图3所示模块化缩放与布局的状态示意图。
如图4所示扩展化版图方法的状态示意图，左边是扩展之前的空间，大小是256*256；右边是扩展后的空间，是由4个256*256的空间拼接而成。在布局选择位置时，会首先进行全局布局，选择器件放在哪个空间，比如1号空间，那么1号空间就会进入具体位置选择阶段，与左边相比，在具体运算时所消耗的显存资源是相同的，但是右边这个由4个空间拼接而成，可以实现两倍的分辨率。并且如果都要实现总大小为512*512的空间，所提出的扩展化版图方法所占用的显存会更少。
图5示出了本发明实施例中的基于高分辨率低显存占用版图布局的装置示意图，所述装置包括：
布局输入模块，用于读入电路的网表，获取所有器件的具体参数与电路线网，构建初始版图，初始版图空间为空；
布局缩放模块，用于对提取的器件按照器件具体参数进行初步分类，并按照初步分类对同一类的器件采用等比例缩放；
布局处理模块，用于使用布局器按照模块化方式对所有器件完成版图布局。
需要说明的是，所述版图空间是扩展化的，单个版图空间为256*256的矩阵。
需要说明的是，所述器件具体参数包括：长宽、种类、finger数。
需要说明的是，所述按照初步分类对同一类的器件采用等比例缩放包括：针对每一类器件根据长宽的公约数进行等比例缩放。
需要说明的是，所述使用布局器按照模块化方式对所有器件完成版图布局包括：使用布局器对器件进行版图布局时，根据当前版图空间画布已被占据的位置形成位置掩码；根据每个器件连接关系与引脚位置形成所对应的线长增量矩阵；按照空间融合与空间切割的方式在所述版图空间内将相邻空间进入融合。
需要说明的是，所述使用布局器对器件进行版图布局时，根据当前版图空间画布已被占据的位置形成位置掩码包括：在使用布局器在对器件进行版图布局时，会针对已完成版图布局的每个器件按照所占据的位置形成位置掩码，所述位置掩码通过位置掩码矩阵来表达，所述位置掩码矩阵表达出每个器件的位置横坐标、每个器件的位置纵坐标、每个器件的宽以及每个器件的高。
需要说明的是，所述线长增量矩阵包括：线网最大最小位置的坐标、器件与线网连接位置的偏移量、器件到线网的距离。
本发明实施例基于以上装置，在版图布局中，器件的实际大小往往是数十、数百、乃至数千纳米，版图布局也就是将这大小不等、种类繁多的器件放置在版图空间中。在以往的方法中，往往会将所有器件大比例的缩小，并将结果取整，此种方法虽然有效，但是因其简单粗暴的操作方法会是的布局算法损失很大的精度。同时，也有别的方法对结果保留小数，但是在矩阵层面仍进行了取整操作，同样造成了精度损失。针对此种问题，首先，本发明提出了一种模块化缩放与布局的方法，避免了对全部器件的缩放操作，转而改为对一类模块单独缩放与布局。一般来说，这一类器件拥有相同的长、宽、类型等参数，因此，对于这类器件单独缩放，其实就是对单个器件进行缩放的过程，能够提高缩放的精度，完全避免损失；同时，相同长宽的器件拼接，根据数学理论，可以产生更为整齐的结果，大幅提高了空间利用率。
其次，在布局算法中，对器件进行等比例缩放的根本原因，便是因为空间不够大。针对空间不够用的问题，本发明提出了器件模块化缩放与布局方法，将器件模块化缩放与布局，之后形成更大模块，将数千个大小不一的器件的布局问题，转化为数百个乃至数十个大器件的布局问题，在这种情况下，缩放的难度会大大降低，缩放所损失的分辨率也会变小。此外，本发明还提出了一种扩展化的版图空间，首先，会判断能否在不损失分辨率的情况下容纳所有器件，如果不能，版图空间便进行扩展，值得注意的是，版图空间往往是1*1，2*2，3*3的方式来扩展的。在实际设计中，算法并不会追求完全的分辨率，也就是0的精度损失，当算法精度达到99％时，便会被认为是一个可以接受的扩展版图空间与缩放比。
本发明实施例提供的一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，该程序被处理器执行时实现上述实施例中任意一个实施例的检查图像处理方法。其中，所述计算机可读存储介质包括但不限于任何类型的盘(包括软盘、硬盘、光盘、CD-ROM、和磁光盘)、ROM(Read-Only Memory，只读存储器)、RAM(Random AcceSS Memory，随即存储器)、EPROM(EraSable Programmable Read-Only Memory，可擦写可编程只读存储器)、EEPROM(Electrically EraSable ProgrammableRead-Only Memory，电可擦可编程只读存储器)、闪存、磁性卡片或光线卡片。也就是，存储设备包括由设备(例如，计算机、手机)以能够读的形式存储或传输信息的任何介质，可以是只读存储器，磁盘或光盘等。
本发明实施例还提供了一种计算机应用程序，其运行在计算机上，该计算机应用程序用于执行上述中任意一个实施例的基于高分辨率低显存占用版图布局的方法。
本发明实施例还提供了一种设备终端，如图6所示。所述设备终端包括：处理器602、存储器603、输入单元604以及显示单元605等器件。本领域技术人员可以理解，图6示出的设备终端结构器件并不构成对所有设备的限定，可以包括比图示更多或更少的部件，或者组合某些部件。存储器603可用于存储应用程序601以及各功能模块，处理器602运行存储在存储器603的应用程序601，从而执行设备的各种功能应用以及数据处理。存储器可以是内存储器或外存储器，或者包括内存储器和外存储器两者。内存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)、快闪存储器、或者随机存储器。外存储器可以包括硬盘、软盘、ZIP盘、U盘、磁带等。本发明所公开的存储器包括但不限于这些类型的存储器。本发明所公开的存储器只作为例子而非作为限定。
输入单元604用于接收信号的输入，以及接收用户输入的关键字。输入单元604可包括触控面板以及其它输入设备。触控面板可收集用户在其上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触控面板上或在触控面板附近的操作)，并根据预先设定的程序驱动相应的连接装置；其它输入设备可以包括但不限于物理键盘、功能键(比如播放控制按键、开关按键等)、轨迹球、鼠标、操作杆等中的一种或多种。显示单元605可用于显示用户输入的信息或提供给用户的信息以及终端设备的各种菜单。显示单元605可采用液晶显示器、有机发光二极管等形式。处理器602是终端设备的控制中心，利用各种接口和线路连接整个设备的各个部分，通过运行或执行存储在存储器603内的软件程序和/或模块，以及调用存储在存储器内的数据，执行各种功能和处理数据。
作为一个实施例，所述设备终端包括：一个或多个处理器602，存储器603，一个或多个应用程序601，其中所述一个或多个应用程序601被存储在存储器603中并被配置为由所述一个或多个处理器602执行，所述一个或多个应用程序601配置用于执行上述实施例中的任意一实施例中基于高分辨率低显存占用版图布局的方法。
另外，以上对本发明实施例进行了详细介绍，本文中应采用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种基于高分辨率低显存占用版图布局的方法，其特征在于，所述方法包括：
读入电路的网表，获取所有器件的具体参数与电路线网，构建初始版图，初始版图空间为空；
对提取的器件按照器件具体参数进行初步分类，并按照初步分类对同一类的器件采用等比例缩放；
使用布局器按照模块化方式对所有器件完成版图布局。
2.如权利要求1所述的基于高分辨率低显存占用版图布局的方法，其特征在于，所述版图空间是扩展化的，单个版图空间为256*256的矩阵。
3.如权利要求1所述的基于高分辨率低显存占用版图布局的方法，其特征在于，所述器件具体参数包括：长宽、种类、finger数。
4.如权利要求3所述的基于高分辨率低显存占用版图布局的方法，其特征在于，所述按照初步分类对同一类的器件采用等比例缩放包括：针对每一类器件根据长宽的公约数进行等比例缩放。
5.如权利要求1至4任一项所述的基于高分辨率低显存占用版图布局的方法，其特征在于，所述使用布局器按照模块化方式对所有器件完成版图布局包括：
使用布局器对器件进行版图布局时，根据当前版图空间画布已被占据的位置形成位置掩码；
根据每个器件连接关系与引脚位置形成所对应的线长增量矩阵；
按照空间融合与空间切割的方式在所述版图空间内将相邻空间进入融合。
6.如权利要求5所述的基于高分辨率低显存占用版图布局的方法，其特征在于，所述使用布局器对器件进行版图布局时，根据当前版图空间画布已被占据的位置形成位置掩码包括：
在使用布局器在对器件进行版图布局时，会针对已完成版图布局的每个器件按照所占据的位置形成位置掩码，所述位置掩码通过位置掩码矩阵来表达，所述位置掩码矩阵表达出每个器件的位置横坐标、每个器件的位置纵坐标、每个器件的宽以及每个器件的高。
7.如权利要求6所述的基于高分辨率低显存占用版图布局的方法，其特征在于，所述线长增量矩阵包括：线网最大最小位置的坐标、器件与线网连接位置的偏移量、器件到线网的距离。
8.一种基于高分辨率低显存占用版图布局的装置，其特征在于，所述装置包括：
布局输入模块，用于读入电路的网表，获取所有器件的具体参数与电路线网，构建初始版图，初始版图空间为空；
布局缩放模块，用于对提取的器件按照器件具体参数进行初步分类，并按照初步分类对同一类的器件采用等比例缩放；
布局处理模块，用于使用布局器按照模块化方式对所有器件完成版图布局。
9.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求1-7中任意一项所述的基于高分辨率低显存占用版图布局的方法。
10.一种设备终端，其特征在于，所述设备终端包括：
一个或多个处理器；
存储器；
一个或多个应用程序，其中所述一个或多个应用程序被存储在所述存储器中并被配置为由所述一个或多个处理器执行，所述一个或多个应用程序配置用于：执行根据权利要求1至7中任意一项所述的基于高分辨率低显存占用版图布局的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202311816046.6A CN117787183A (zh) | 2023-12-26 | 2023-12-26 | 一种基于高分辨率低显存占用版图布局的方法及相关装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311816046.6A CN117787183A (zh) | 2023-12-26 | 2023-12-26 | 一种基于高分辨率低显存占用版图布局的方法及相关装置 |
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| CN117787183A true CN117787183A (zh) | 2024-03-29 |
Family
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Family Applications (1)
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| CN202311816046.6A Pending CN117787183A (zh) | 2023-12-26 | 2023-12-26 | 一种基于高分辨率低显存占用版图布局的方法及相关装置 |
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-
2023
- 2023-12-26 CN CN202311816046.6A patent/CN117787183A/zh active Pending
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