CN117727755A - 静电放电保护器件及其制作方法 - Google Patents
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Abstract
本发明提供一种静电放电保护器件及其制作方法。该静电放电保护器件的制作方法包括：在基底中形成相接的第一导电类型阱区以及第二导电类型阱区；在基底中形成第一导电类型加浓区，第一导电类型加浓区位于第一导电类型阱区的上方且掺杂浓度大于第一导电类型阱区；在基底中形成第二导电类型加浓区，第二导电类型加浓区位于第二导电类型阱区的上方且与第一导电类型加浓区相接，第二导电类型加浓区的掺杂浓度大于第二导电类型阱区的掺杂浓度。如此静电放电保护器件的触发电压和保持电压都会下降，使得静电放电保护器件的性能在设计窗口内，满足半导体器件的静电放电保护需。本发明提供的静电放电保护器件可以利用上述的制作方法制成。
Description
技术领域
本发明涉及半导体器件技术领域，特别涉及一种静电放电保护器件及其制作方法。
背景技术
在芯片设计中，静电防护关系到芯片的可靠性。在芯片的静电放电（Electro-Static discharge，ESD）保护器件的设计过程中，必须确保静电放电保护器件能够通过人体模型（Human Body Model，HBM）和充电设备模型（Charged Device Model，CDM）的测试要求，同时又不对与芯片的栅极氧化物相关的功能和/或芯片引脚可靠性产生任何负面影响。
图1为一种5V器件的静电放电保护器件的电流电压曲线图。参考图1所示，该静电放电保护器件的触发电压（Vtrigger）大约为18.5V，超出了5V器件的静电放电保护器件的触发电压上限（13.5V）；该静电放电保护器件的保持电压（Vhold）大约为9.2V，远大于5V。
该静电放电保护器件的性能超出了设计窗口，无法满足5V器件的静电放电保护需求。此外，该静电放电保护器件可能烧坏的电流约为0.010A，可能烧坏的电流较小，鲁棒性较差。
发明内容
本发明提供一种静电放电保护器件及其制作方法，可以降低静电放电保护器件的触发电压和保持电压，使得静电放电保护器件的性能在设计窗口内，满足半导体器件的静电放电保护需求，且可以提高静电放电器件的鲁棒性。
为了实现上述目的，本发明一方面提供一种静电放电保护器件。所述静电放电保护器件包括基底，所述基底中形成有第一导电类型阱区、第二导电类型阱区、第一导电类型加浓区和第二导电类型加浓区；所述第一导电类型阱区和所述第二导电类型阱区形成在所述基底内，所述第二导电类型阱区位于所述第一导电类型阱区的侧边且与所述第一导电类型阱区相接，第一导电类型与第二导电类型相反；所述第一导电类型加浓区位于所述第一导电类型阱区的上方，所述第一导电类型加浓区的掺杂浓度大于所述第一导电类型阱区的掺杂浓度；所述第二导电类型加浓区位于所述第二导电类型阱区的上方，所述第二导电类型加浓区与所述第一导电类型加浓区相接，所述第二导电类型加浓区的掺杂浓度大于所述第二导电类型阱区的掺杂浓度。
可选的，所述第一导电类型加浓区的基底顶部形成有间隔排布的第一导电类型掺杂区和第二导电类型掺杂区，所述第二导电类型加浓区的基底顶部也形成有间隔排布的第一导电类型掺杂区和第二导电类型掺杂区，所述第一导电类型掺杂区的掺杂浓度大于所述第一导电类型加浓区的掺杂浓度，所述第二导电类型掺杂区的掺杂浓度大于所述第二导电类型加浓区的掺杂浓度。
可选的，所述静电放电保护器件还包括介质层；所述介质层至少覆盖所述基底的部分表面上，所述介质层中形成有贯穿所述介质层的多个接触插塞，每个所述第一导电类型掺杂区和每个所述第二导电类型掺杂区具有对应的所述接触插塞且与对应的所述接触插塞电连接。
本发明还提供一种静电放电保护器件的制作方法。所述静电放电保护器件的制作方法包括：提供基底；在所述基底中形成第一导电类型阱区以及位于所述第一导电类型阱区侧边且与所述第一导电类型阱区相接的第二导电类型阱区，第一导电类型和第二导电类型相反；在所述基底中形成第一导电类型加浓区，所述第一导电类型加浓区位于所述第一导电类型阱区的上方，所述第一导电类型加浓区的掺杂浓度大于所述第一导电类型阱区的掺杂浓度；以及在所述基底中形成第二导电类型加浓区，所述第二导电类型加浓区位于所述第二导电类型阱区的上方且与所述第一导电类型加浓区相接，所述第二导电类型加浓区的掺杂浓度大于所述第二导电类型阱区的掺杂浓度。
可选的，在所述基底中形成第一导电类型阱区以及所述第二导电类型阱区的步骤中，所述第一导电类型阱区和所述第二导电类型阱区从所述基底的顶面延伸至所述基底内；所述第一导电类型加浓区形成在所述第一导电类型阱区的顶部，所述第二导电类型加浓区形成在所述第二导电类型阱区的顶部。
可选的，在所述基底中形成第一导电类型阱区以及所述第二导电类型阱区的步骤中，所述第一导电类型阱区和所述第二导电类型阱区均形成在所述基底内部；所述第一导电类型加浓区形成在所述第一导电类型阱区上方的基底中，所述第二导电类型加浓区形成在所述第二导电类型阱区上方的基底中。
可选的，所述基底具有第一器件形成区、第二器件形成区和第三器件形成区，所述静电放电保护器件形成在所述第一器件形成区，所述第二器件形成区用于形成第一高压器件，所述第三器件形成区用于形成第二高压器件；所述第一高压器件包括第一导电类型漂移区，所述第二高压器件包括第二导电类型漂移区。
可选的，所述第一导电类型加浓区与所述第一导电类型漂移区在同一工艺步骤中形成，和/或，所述第二导电类型加浓区与所述第二导电类型漂移区在同一工艺步骤中形成。
可选的，所述第二高压器件还包括第一导电类型体区，所述第一导电类型加浓区与所述第一导电类型体区在同一工艺步骤中形成。
可选的，所述静电放电保护器件的制作方法还包括：在形成所述第一导电类型加浓区和所述第二导电类型加浓区之后，在所述第一导电类型加浓区的顶部形成间隔排布的第一导电类型掺杂区和第二导电类型掺杂区，以及在所述第二导电类型加浓区的顶部形成间隔排布的第一导电类型掺杂区和第二导电类型掺杂区，所述第一导电类型掺杂区的掺杂浓度大于所述第一导电类型加浓区的掺杂浓度，所述第二导电类型掺杂区的掺杂浓度大于所述第二导电类型加浓区的掺杂浓度。
可选的，所述静电放电保护器件的制作方法还包括：在所述基底上形成介质层，所述介质层覆盖所述基底；在所述介质层中形成多个导通孔，所述导通孔露出部分所述基底的表面；以及在多个所述导通孔中填充导电材料形成多个接触插塞，每个所述第一导电类型掺杂区和每个所述第二导电类型掺杂区均具有对应的所述接触插塞且与对应的所述接触插塞电连接。
可选的，在形成所述第一导电类型阱区和所述第二导电类型阱区之前还包括：在所述基底上形成多个隔离结构，所述隔离结构用于隔离相邻且位于不同加浓区上的所述第一导电类型掺杂区和所述第二导电类型掺杂区。
本发明提供的静电放电保护器件及其制作方法中，在第一导电类型阱区上方形成第一导电类型加浓区，第一导电类型加浓区的掺杂浓度大于第一导电类型阱区的掺杂浓度，以及在第二导电类型阱区上方形成第二导电类型加浓区，第二导电类型加浓区的掺杂浓度大于第二导电类型阱区的掺杂浓度，如此静电放电保护器件的主结由第一导电类型阱区和第二导电类型阱区之间的PN结变为掺杂浓度更高的第一导电类型加浓区和第二导电类型加浓区之间的PN结，相当于在静电放电保护器件的SCR（Silicon ControlledRectifier，硅控整流器）通路中植入了寄生的齐纳二极管（Zener Diode），如此在外加电压的情况下，耗尽区电场强度会更快的到达临界电场强度导致PN结雪崩击穿，使得静电放电保护器件的触发电压（Vtrigger）和保持电压（Vhold）都会下降，使得静电放电保护器件到达合适的工作区间，使得静电放电保护器件的性能在设计窗口内，满足半导体器件的静电放电保护需求；此外，还可以提高静电放电保护器件可能烧坏的电流，提高静电放电器件的鲁棒性。
附图说明
图1为一种静电放电保护器件的电流电压曲线图。
图2为ESD保护策略的典型设计窗口图。
图3为本发明一实施例提供的静电放电保护器件的制作方法的流程示意图。
图4至图7为本发明一实施例提供的静电放电保护器件的制作方法的过程示意图。
图8为本发明一实施例提供的静电放电保护器件的剖面示意图。
图9为本发明一实施例提供的静电放电保护器件的电流电压曲线图。
图10为现有的静电放电保护器件和本申请的静电放电保护器件的电流电压曲线图。
附图标记说明：
100-基底；101-第一导电类型阱区；102-第二导电类型阱区；103-隔离结构；104-第一导电类型加浓区；105-第二导电类型加浓区；106-第一导电类型掺杂区；107-第二导电类型掺杂区；108-介质层；109-接触插塞。
具体实施方式
图2为ESD保护策略的典型设计窗口图。参考图2所示，静电放电保护器件的设计受IC工作区域（IC Operating Area）、IC击穿区域（IC Breakdown Area）和热击穿区域（Thermal Breakdown Region）的限制，即静电放电保护器件应该在IC工作区域、IC击穿区域和热击穿区域限制出的“设计窗口”内工作。根据ESD保护策略的典型设计窗口，操作电压（Vop）为5V的器件的击穿电压（BV）为13.5V，5V器件的静电放电保护器件的触发电压应该低于13.5V，保持电压（Vhold）应该大于5V但也不能过大。
如背景技术所述，参考图1所示，现有的静电放电保护器件的触发电压（Vtrigger）大约为18.5V，保持电压（Vhold）大约为9.2V。该静电放电保护器件的触发电压远大于13.5V，保持电压（Vhold）远大于5V，该静电放电保护器件的性能超出了设计窗口，无法满足满足5V器件的静电放电保护需求。此外，该静电放电保护器件可能烧坏的电流约为0.010A，可能烧坏的电流较小，鲁棒性较差。
为了降低静电放电保护器件的触发电压和保持电压，使得静电放电保护器件的性能在设计窗口内，满足半导体器件的静电放电保护需求，以及提高静电放电器件的鲁棒性，本发明提供一种静电放电保护器件及其制作方法。
以下结合附图和具体实施例对本发明提出的静电放电保护器件及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，除非内容另外明确指出外。如在本发明中所使用的，术语“或”通常是以包括“和/或”的含义而进行使用的，除非内容另外明确指出外。如在本发明中所使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，除非内容另外明确指出外。如在本发明中所使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，除非内容另外明确指出外。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
图3为本发明一实施例提供的静电放电保护器件的制作方法的流程示意图。如图3所示，本实施例提供的静电放电保护器件的制作方法包括：
步骤S1，提供基底；
步骤S2，在所述基底中形成第一导电类型阱区以及位于所述第一导电类型阱区侧边且与第一导电类型阱区相接的第二导电类型阱区，第一导电类型和第二导电类型相反；
步骤S3，在所述基底中形成第一导电类型加浓区，第一导电类型加浓区位于第一导电类型阱区的上方，所述第一导电类型加浓区的掺杂浓度大于所述第一导电类型阱区的掺杂浓度；以及
步骤S4，在所述基底中形成第二导电类型加浓区，第二导电类型加浓区位于第二导电类型阱区的上方且第二导电类型加浓区与所述第一导电类型加浓区相接，所述第二导电类型加浓区的掺杂浓度大于所述第二导电类型阱区的掺杂浓度。
需要说明的是，虽然图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
图4至图7为本发明一实施例提供的静电放电保护器件的制作方法的过程示意图。图8为本发明一实施例提供的静电放电保护器件的剖面示意图。以下结合图3至图8对本实施例的静电放电保护器件的制作方法进行说明。
如图4所示，步骤S1提供基底100的方法可以包括：在基底100上形成多个隔离结构103，隔离结构103可以用于隔离相邻且位于不同加浓区上的第一导电类型掺杂区和第二导电类型掺杂区，示例性的，参考图8所示，隔离结构103可以隔离第一导电类型加浓区104上的第二导电类型掺杂区107和第二导电类型加浓区105上的第一导电类型掺杂区106。隔离结构103可以是浅沟槽隔离结构（STI）、结隔离或局部硅氧化隔离（LOCOS）等。
示例性的，在基底100上形成多个浅沟槽隔离结构的方法可以包括：在基底100上形成图形化的掩膜层，所述图形化的掩膜层定义出浅沟槽的形成位置；以图形化的掩膜层为掩膜，刻蚀基底100，在基底100中形成多个浅沟槽；在浅沟槽内填充氧化硅形成浅沟槽隔离结构。
本实施例中，基底100可以是硅基底。在其它实施例中，基底100还可以是锗基底、硅锗基底、绝缘体上硅 (Silicon On Insulator，SOI)或绝缘体上锗(Germanium OnInsulator，GOI )等。
本实施例中，基底100可以是P型基底，但不限于此。在其它实施例中，基底100还可以是N型基底。
如图5所示，执行步骤S2，在基底100中形成第一导电类型阱区101以及位于第一导电类型阱区101侧边且与第一导电类型阱区101相接的第二导电类型阱区102，第一导电类型和第二导电类型相反。
本实施例中，第一导电类型为P型，第二导电类型为N型，但不限于此。本实施例中，第一导电类型阱区101可以为P阱，第二导电类型阱区102可以为N阱。在其它实施例中，第一导电类型阱区101可以为N阱，第二导电类型阱区102可以为P阱。
本实施例中，如图5所示，第一导电类型阱区101和第二导电类型阱区102的深度可以相等，但不限于此。在其它实施例中，第一导电类型阱区101和第二导电类型阱区102的深度可以不同，例如第二导电类型阱区102的深度可以大于第一导电类型阱区101的深度。
本实施例中，可以通过离子注入工艺在基底100中形成第一导电类型阱区101和第二导电类型阱区102。其中，在形成第一导电类型阱区101的过程中，可以通过光刻胶层遮盖住第二导电类型阱区102的形成区域；在形成第二导电类型阱区102的过程中，可以通过光刻胶层遮盖住第一导电类型阱区101的形成区域。
参考图5所示，本实施例中，第一导电类型阱区101和第二导电类型阱区102的深度可以大于隔离结构103的深度。
参考图6所示，执行步骤S3，在基底100中形成第一导电类型加浓区104，第一导电类型加浓区104位于第一导电类型阱区101的上方，第一导电类型加浓区104的导电类型与第一导电类型阱区101的导电类型相同且第一导电类型加浓区104的掺杂浓度大于第一导电类型阱区101的掺杂浓度。
本实施例中，第一导电类型加浓区104可以是P型掺杂区，但不限于此。第一导电类型加浓区104的宽度（即图6的水平方向的尺寸）可以等于第一导电类型阱区101的宽度，但不限于此。
参考图6所示，执行步骤S4，在基底100中形成第二导电类型加浓区105，第二导电类型加浓区105位于第二导电类型阱区102的上方且与第一导电类型加浓区104相接，第二导电类型加浓区105的导电类型与第二导电类型阱区102的导电类型相同且第二导电类型加浓区105的掺杂浓度大于第二导电类型阱区102的掺杂浓度。
本实施例中，第二导电类型加浓区105可以是N型掺杂区，但不限于此。第二导电类型加浓区105的宽度（即图6的水平方向的尺寸）可以等于第二导电类型阱区102的宽度，但不限于此。
参考图6所示，本实施例中，第一导电类型加浓区104和第二导电类型加浓区105的深度可以相等，但不限于此。在其它实施例中，第一导电类型加浓区104和第二导电类型加浓区105的深度可以不同，例如第一导电类型加浓区104的深度可以小于第二导电类型加浓区105的深度。
需要说明的是，本实施例中，先在基底100中形成第一导电类型加浓区104，再在基底100中形成第二导电类型加浓区105。在其它实施例中，可以先在基底中形成第二导电类型加浓区105，再在基底中形成第一导电类型加浓区104。
本实施例中，参考图5所示，在基底100中形成第一导电类型阱区101以及第二导电类型阱区102的步骤中，第一导电类型阱区101和所述第二导电类型阱区102从基底100的顶面延伸至基底100内；第一导电类型加浓区104形成在第一导电类型阱区101的顶部，第二导电类型加浓区105形成在第二导电类型阱区102的顶部。
在本申请的其它实施例中，在基底100中形成第一导电类型阱区101以及第二导电类型阱区102的步骤中，第一导电类型阱区101和第二导电类型阱区102可以均形成在基底100内部，即第一导电类型阱区101和第二导电类型阱区102 不是从基底100的顶面向内延伸；第一导电类型加浓区104形成在第一导电类型阱区101上方的基底中，第二导电类型加浓区105形成在第二导电类型阱区102上方的基底中。
本实施例中，基底100可以具有第一器件形成区、第二器件形成区和第三器件形成区，所述静电放电保护器件形成在第一器件形成区，所述第二器件形成区用于形成第一高压器件，所述第三器件形成区用于形成第二高压器件；所述第一高压器件可以包括第一导电类型漂移区，所述第二高压器件可以包括第二导电类型漂移区和第一导电类型体区，所述第一导电类型漂移区的导电类型与第一导电类型阱区101的导电类型相同，所述第二导电类型漂移区的导电类型与所述第二导电类型阱区102的导电类型相同，所述第一导电类型体区的导电类型与所述第一导电类型阱区101的导电类型相同。示例性的，第一导电类型漂移区可以为P型漂移区，第二导电类型漂移区可以为N型漂移区，第一导电类型体区可以为P型第一导电类型体区。
示例性的，第一导电类型阱区101、第二导电类型阱区102、第一导电类型加浓区104和第二导电类型加浓区105可以通过离子注入工艺形成。
本实施例中，第一导电类型加浓区104与第一高压器件的第一导电类型漂移区可以在同一工艺步骤中形成，如此有助于节省光罩，简化工艺步骤，节约制造成本。第二导电类型加浓区105与第二高压器件的第二导电类型漂移区可以在同一工艺步骤中形成，以节省光罩，简化工艺步骤，节约制造成本。
本申请的另一实施例中，第一导电类型加浓区104可以与第二高压器件的第一导电类型体区在同一工艺步骤中形成，以节约制造成本。
参考图7所示，在基底100上形成第一导电类型加浓区104和第二导电类型加浓区105之后，可以在第一导电类型加浓区104的顶部形成间隔排布的第一导电类型掺杂区106和第二导电类型掺杂区107，以及在第二导电类型加浓区105的顶部形成间隔排布的第一导电类型掺杂区106和第二导电类型掺杂区107，第一导电类型掺杂区106的导电类型与第一导电类型加浓区104的导电类型相同且第一导电类型掺杂区106的掺杂浓度大于第一导电类型加浓区104的掺杂浓度，第二导电类型掺杂区107的导电类型与第二导电类型加浓区105的导电类型相同且第二导电类型掺杂区107的掺杂浓度大于第二导电类型加浓区105的掺杂浓度。
示例性的，第一导电类型掺杂区106可以为P型掺杂区，第二导电类型掺杂区107可以为N型掺杂区。
本实施例中，第一导电类型加浓区104上的第一导电类型掺杂区106和第二导电类型掺杂区107用于引出第一导电类型加浓区104以减小引出第一导电类型加浓区104的电阻，第一导电类型加浓区104上的第一导电类型掺杂区106和第二导电类型掺杂区107可以通过形成在基底上方的电路短接；第二导电类型加浓区105上的第一导电类型掺杂区106和第二导电类型掺杂区107用于引出第二导电类型加浓区105以减小引出第二导电类型加浓区105的电阻，第二导电类型加浓区105上的第一导电类型掺杂区106和第二导电类型掺杂区107可以通过形成在基底上方的电路短接。
以第一导电类型为P型、第二导电类型为N型为例，参考图8所示，当第二导电类型加浓区105上的第一导电类型掺杂区106和第二导电类型掺杂区107上为正电压（如漏电压Vdd），第一导电类型加浓区104上的第一导电类型掺杂区106和第二导电类型掺杂区107上为负电压（如源电压Vss）时，静电放电保护器件内的电流方向为从第二导电类型加浓区105上的第二导电类型掺杂区107到第一导电类型加浓区104上的第一导电类型掺杂区106；当第二导电类型加浓区105上的第一导电类型掺杂区106和第二导电类型掺杂区107上为负电压（如源电压Vss），第一导电类型加浓区104上的第一导电类型掺杂区106和第二导电类型掺杂区107上为正电压（如漏电压Vdd）时，静电放电保护器件内的电流方向为从第一导电类型加浓区104上的第二导电类型掺杂区107到第二导电类型加浓区105上的第一导电类型掺杂区106。
需要说明的是，第一导电类型加浓区104上可以形成有间隔排布的多个第一导电类型掺杂区106和多个第二导电类型掺杂区107；在基底100的顶面上，多个第一导电类型掺杂区106可以排成一列，多个第二导电类型掺杂区107可以排成一列；或者，在基底100的顶面上，多个第一导电类型掺杂区106和多个第二导电类型掺杂区107排成两列，每列中第一导电类型掺杂区106和第二导电类型掺杂区107可以交替排列，但不限于此。
第二导电类型加浓区105上可以形成有间隔排布的多个第一导电类型掺杂区106和多个第二导电类型掺杂区107；在基底100的顶面上，多个第一导电类型掺杂区106可以排成一列，多个第二导电类型掺杂区107可以排成一列；或者，在基底100的顶面上，多个第一导电类型掺杂区106和多个第二导电类型掺杂区107排成两列，每列中第一导电类型掺杂区106和第二导电类型掺杂区107可以交替排列，但不限于此。
参考图8所示，通过隔离结构103隔离相邻且位于不同加浓区上的第一导电类型掺杂区106和第二导电类型掺杂区107，示例性的，如图8所示，第一导电类型加浓区104上的一第二导电类型掺杂区107和第二导电类型加浓区105上的一第一导电类型掺杂区106相邻且通过隔离结构103隔离。
本实施例中，第一导电类型阱区101和第二导电类型阱区102上的第一导电类型掺杂区106可以同时形成，如此有助于简化工艺流程，节约制造成本。第一导电类型阱区101和第二导电类型阱区102的第二导电类型掺杂区107也可以同时形成。
参考图8所示，在形成第一导电类型掺杂区106和第二导电类型掺杂区107之后，在基底100上形成介质层108，介质层108覆盖基底100以及基底100上的隔离结构103；示例性的，介质层108的材料包括但不限于氧化硅。
在介质层108中形成多个导通孔，所述导通孔露出部分基底100的表面。
在多个导通孔中填充导电材料形成多个接触插塞109，其中，每个第一导电类型掺杂区106和每个第二导电类型掺杂区107具有对应的接触插塞109且与对应的接触插塞109电连接。
本发明还提供一种静电放电保护器件，所述静电放电保护器件可以通过上述的静电放电保护器件的制作方法制成，但不限于此。
参考图8所示，所述静电放电保护器件包括基底100，基底100中形成有第一导电类型阱区101、第二导电类型阱区102、第一导电类型加浓区104和第二导电类型加浓区105；第一导电类型阱区101和第二导电类型阱区102形成在基底100内，第二导电类型阱区102位于第一导电类型阱区101的侧边且与第一导电类型阱区101相接，第一导电类型与第二导电类型相反；第一导电类型加浓区104位于第一导电类型阱区101的上方，第一导电类型加浓区104的掺杂浓度大于第一导电类型阱区101的掺杂浓度；第二导电类型加浓区105位于第二导电类型阱区102的上方，第二导电类型加浓区105与第一导电类型加浓区104相接，第二导电类型加浓区105的掺杂浓度大于第二导电类型阱区102的掺杂浓度。
本实施例中，第一导电类型加浓区104和第二导电类型加浓区105均位于基底的顶部。
所述第一导电类型加浓区104的基底顶部形成有间隔排布的第一导电类型掺杂区106和第二导电类型掺杂区107，第二导电类型加浓区105的基底顶部形成有间隔排布的第一导电类型掺杂区106和第二导电类型掺杂区107，第一导电类型掺杂区106的导电类型与第一导电类型加浓区104的导电类型相同且第一导电类型掺杂区106的掺杂浓度大于第一导电类型加浓区104的掺杂浓度，第二导电类型掺杂区107的导电类型与第二导电类型加浓区105的导电类型相同且第二导电类型掺杂区107的掺杂浓度大于第二导电类型加浓区105的掺杂浓度。
示例性的，第一导电类型掺杂区106可以是P+掺杂区，第二导电类型掺杂区107可以是N+掺杂区。
基底100的顶部还形成有多个隔离结构103，隔离结构103可以用于隔离相邻且位于不同加浓区上的第一导电类型掺杂区106和第二导电类型掺杂区107；示例性的，参考图8所示，隔离结构103可以隔离第一导电类型加浓区104上的第二导电类型掺杂区107和第二导电类型加浓区105上的第一导电类型掺杂区106。
所述静电放电保护器件还可以包括介质层108，介质层108至少覆盖基底100的部分表面上，介质层108中形成有贯穿介质层108的多个接触插塞109，每个第一导电类型掺杂区106和每个第二导电类型掺杂区107具有对应的接触插塞109且与对应的接触插塞109电连接。
本实施例的静电放电保护器件可以用于保护操作电压为5V的半导体器件，但不限于此。
图9为本发明一实施例提供的静电放电保护器件的电流电压曲线图。参考图9所示，本实施例的静电放电保护器件的触发电压（Vtrigger）大约为12V，该触发电压小于5V半导体器件的击穿电压（13.5V）和栅氧化层的击穿电压（18V）；本实施例的静电放电保护器件的保持电压（Vhold）大约为6V，略微大于5V。图10为现有的静电放电保护器件和本申请的静电放电保护器件的电流电压曲线图。参考图10所示，与现有的静电放电保护器件相比，本申请的静电放电保护器件的触发电压和保持电压均有所下降，以使静电放电保护器件的性能在设计窗口的范围内；此外，本申请的静电放电保护器件可能烧坏的电流约为0.012A，比现有的静电放电保护器件可能烧坏的电流高，有助于提高静电放电保护器件的鲁棒性。
本发明提供的静电放电保护器件及其制作方法中，在第一导电类型阱区101上方形成第一导电类型加浓区104，第一导电类型加浓区104的掺杂浓度大于第一导电类型阱区101的掺杂浓度，以及在第二导电类型阱区102上方形成第二导电类型加浓区105，第二导电类型加浓区105的掺杂浓度大于第二导电类型阱区102的掺杂浓度，如此静电放电保护器件的主结由第一导电类型阱区和第二导电类型阱区之间的PN结变为掺杂浓度更高的第一导电类型加浓区104和第二导电类型加浓区105之间的PN结，相当于在静电放电保护器件的SCR通路中植入了寄生的齐纳二极管（Zener Diode），如此在外加电压的情况下，耗尽区电场强度会更快的到达临界电场强度导致PN结雪崩击穿，使得静电放电保护器件的触发电压（Vtrigger）和保持电压（Vhold）都会下降，使得静电放电保护器件到达合适的工作区间，即使得静电放电保护器件的性能在设计窗口内，满足半导体器件的静电放电保护需求；此外，还可以提高静电放电保护器件可能烧坏的电流，提高静电放电器件的鲁棒性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (12)
1.一种静电放电保护器件，其特征在于，包括基底，所述基底中形成有第一导电类型阱区、第二导电类型阱区、第一导电类型加浓区和第二导电类型加浓区；
所述第一导电类型阱区和所述第二导电类型阱区形成在所述基底内，所述第二导电类型阱区位于所述第一导电类型阱区的侧边且与所述第一导电类型阱区相接，第一导电类型与第二导电类型相反；
所述第一导电类型加浓区位于所述第一导电类型阱区的上方，所述第一导电类型加浓区的掺杂浓度大于所述第一导电类型阱区的掺杂浓度；
所述第二导电类型加浓区位于所述第二导电类型阱区的上方，所述第二导电类型加浓区与所述第一导电类型加浓区相接，所述第二导电类型加浓区的掺杂浓度大于所述第二导电类型阱区的掺杂浓度。
2.如权利要求1所述的静电放电保护器件，其特征在于，所述第一导电类型加浓区的基底顶部形成有间隔排布的第一导电类型掺杂区和第二导电类型掺杂区，所述第二导电类型加浓区的基底顶部也形成有间隔排布的第一导电类型掺杂区和第二导电类型掺杂区，所述第一导电类型掺杂区的掺杂浓度大于所述第一导电类型加浓区的掺杂浓度，所述第二导电类型掺杂区的掺杂浓度大于所述第二导电类型加浓区的掺杂浓度。
3.如权利要求2所述的静电放电保护器件，其特征在于，所述静电放电保护器件还包括介质层；所述介质层至少覆盖所述基底的部分表面上，所述介质层中形成有贯穿所述介质层的多个接触插塞，每个所述第一导电类型掺杂区和每个所述第二导电类型掺杂区具有对应的所述接触插塞且与对应的所述接触插塞电连接。
4.一种静电放电保护器件的制作方法，其特征在于，包括：
提供基底；
在所述基底中形成第一导电类型阱区以及位于所述第一导电类型阱区侧边且与所述第一导电类型阱区相接的第二导电类型阱区，第一导电类型和第二导电类型相反；
在所述基底中形成第一导电类型加浓区，所述第一导电类型加浓区位于所述第一导电类型阱区的上方，所述第一导电类型加浓区的掺杂浓度大于所述第一导电类型阱区的掺杂浓度；以及
在所述基底中形成第二导电类型加浓区，所述第二导电类型加浓区位于所述第二导电类型阱区的上方且与所述第一导电类型加浓区相接，所述第二导电类型加浓区的掺杂浓度大于所述第二导电类型阱区的掺杂浓度。
5.如权利要求4所述的静电放电保护器件的制作方法，其特征在于，在所述基底中形成第一导电类型阱区以及所述第二导电类型阱区的步骤中，所述第一导电类型阱区和所述第二导电类型阱区从所述基底的顶面延伸至所述基底内；
所述第一导电类型加浓区形成在所述第一导电类型阱区的顶部，所述第二导电类型加浓区形成在所述第二导电类型阱区的顶部。
6.如权利要求4所述的静电放电保护器件的制作方法，其特征在于，在所述基底中形成第一导电类型阱区以及所述第二导电类型阱区的步骤中，所述第一导电类型阱区和所述第二导电类型阱区均形成在所述基底内部；
所述第一导电类型加浓区形成在所述第一导电类型阱区上方的基底中，所述第二导电类型加浓区形成在所述第二导电类型阱区上方的基底中。
7.如权利要求4所述的静电放电保护器件的制作方法，其特征在于，所述基底具有第一器件形成区、第二器件形成区和第三器件形成区，所述静电放电保护器件形成在所述第一器件形成区，所述第二器件形成区用于形成第一高压器件，所述第三器件形成区用于形成第二高压器件；所述第一高压器件包括第一导电类型漂移区，所述第二高压器件包括第二导电类型漂移区。
8.如权利要求7所述的静电放电保护器件的制作方法，其特征在于，所述第一导电类型加浓区与所述第一导电类型漂移区在同一工艺步骤中形成，和/或，所述第二导电类型加浓区与所述第二导电类型漂移区在同一工艺步骤中形成。
9.如权利要求7所述的静电放电保护器件的制作方法，其特征在于，所述第二高压器件还包括第一导电类型体区，所述第一导电类型加浓区与所述第一导电类型体区在同一工艺步骤中形成。
10.如权利要求4所述的静电放电保护器件的制作方法，其特征在于，所述静电放电保护器件的制作方法还包括：
在形成所述第一导电类型加浓区和所述第二导电类型加浓区之后，在所述第一导电类型加浓区的顶部形成间隔排布的第一导电类型掺杂区和第二导电类型掺杂区，以及在所述第二导电类型加浓区的顶部形成间隔排布的第一导电类型掺杂区和第二导电类型掺杂区，所述第一导电类型掺杂区的掺杂浓度大于所述第一导电类型加浓区的掺杂浓度，所述第二导电类型掺杂区的掺杂浓度大于所述第二导电类型加浓区的掺杂浓度。
11.如权利要求10所述的静电放电保护器件的制作方法，其特征在于，所述静电放电保护器件的制作方法还包括：
在所述基底上形成介质层，所述介质层覆盖所述基底；
在所述介质层中形成多个导通孔，所述导通孔露出部分所述基底的表面；以及
在多个所述导通孔中填充导电材料形成多个接触插塞，每个所述第一导电类型掺杂区和每个所述第二导电类型掺杂区均具有对应的所述接触插塞且与对应的所述接触插塞电连接。
12.如权利要求10所述的静电放电保护器件的制作方法，其特征在于，在形成所述第一导电类型阱区和所述第二导电类型阱区之前还包括：在所述基底上形成多个隔离结构，所述隔离结构用于隔离相邻且位于不同加浓区上的所述第一导电类型掺杂区和所述第二导电类型掺杂区。
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| US5856214A (en) * | 1996-03-04 | 1999-01-05 | Winbond Electronics Corp. | Method of fabricating a low voltage zener-triggered SCR for ESD protection in integrated circuits |
| CN1591859A (zh) * | 2003-09-01 | 2005-03-09 | 上海宏力半导体制造有限公司 | 作为静电放电保护的硅控整流器的制造方法 |
| US20150187749A1 (en) * | 2013-12-30 | 2015-07-02 | Semiconductor Manufacturing International (Shanghai) Corporation | Silicon-controlled rectifier electrostatic discharge protection device and method for forming the same |
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2024
- 2024-02-02 CN CN202410147882.8A patent/CN117727755A/zh active Pending
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