CN117707622A - 用于具有可变精度输入操作数的融合乘-加操作的指令 - Google Patents

Abstract

所公开的实施例关于用于具有可变精度输入的融合乘‑加(FMA)操作的指令。在一个示例中，一种用于执行非对称FMA指令的处理器包括：取出电路，用于取出FMA指令，该FMA指令具有用于指定操作码、目的地以及分别具有第一宽度和第二宽度的第一源向量和第二源向量的字段；解码电路，用于对取出的FMA指令解码；以及单指令多数据(SIMD)执行电路，用于通过以下步骤来处理第二源向量的、与适配到SIMD通道宽度的数量一样多的元素：将每个元素乘以第一源向量的对应元素，并将所得到的乘积与目的地的先前内容累加，其中，SIMD通道宽度是16位、32位和64位中的一种，第一宽度是4位和8位中的一种，并且第二宽度是1位、2位和4位中的一种。

Description

用于具有可变精度输入操作数的融合乘-加操作的指令

本申请是申请日为2019年2月28日、优先权日为2018年3月29日，题为“用于具有可变精度输入操作数的融合乘-加操作的指令”的发明专利申请的分案申请。

技术领域

本公开涉及处理逻辑、微处理器和相关联的指令集架构的领域，更具体地涉及用于具有可变精度输入操作数的融合乘-加操作的指令。

背景技术

深度学习是一类机器学习算法。诸如深度神经网络之类的深度学习架构已被应用于多个领域，诸如，计算机视觉、语音识别、自然语言处理、音频识别、社交网络过滤、机器翻译、生物信息学以及药物设计。

推断和训练(用于深度学习的两种工具)正趋于低精度算术。使深度学习算法和计算的吞吐量最大化可辅助满足深度学习处理器的需求，深度学习处理器例如在数据中心中执行深度学习的那些处理器。

四虚拟神经网络指令(QVNNI)是在深度学习上下文中有用的一类融合乘-加(FMA)操作。期望低精度QVNNI操作引起足够的训练性能，低精度QVNNI操作诸如其中权重低至2位或4位的使用8位激活的那些操作。但是，传统的CPU和GPU指令集架构对所有操作遵守32位通道并要求对称的操作数：两个输入具有相同精度，这限制了通过转向2位权重和4位权重来获得性能优势的能力。

附图说明

在所附附图中以示例方式而非限制方式来图示本发明，在附图中，类似的附图标记指示类似的要素，其中：

图1是图示根据一些实施例的用于执行诸如四虚拟神经网络指令(QVNNI)之类的融合乘-加(FMA)指令的处理组件的框图；

图2是图示根据一些实施例的用于处理FMA指令的执行电路的框图；

图3是图示根据一些实施例的用于处理FMA指令的执行电路的框图；

图4A是图示根据一些实施例的用于处理VNNI_8_4FMA指令的执行电路的框图；

图4B是图示根据一些实施例的用于处理VNNI_8_2FMA指令的执行电路的框图；

图4C是图示根据一些实施例的用于处理VNNI_8_1FMA指令的执行电路的框图；

图4D是图示根据一些实施例的用于处理VNNI_4_2FMA指令的执行电路的框图；

图4E是图示根据一些实施例的用于处理VNNI_4_1指令的执行电路的框图；

图4F是图示根据一些实施例的用于处理K路VNNI_8_2FMA指令的执行电路的框图；

图5是图示根据一些实施例的用于处理VNNI_8_4FMA指令、VNNI_8_2FMA指令、VNNI_8_1FMA指令、VNNI_4_2FMA指令和VNNI_4_1FMA指令的执行电路的伪代码；

图6是图示根据一些实施例的FMA指令的执行的过程流程图；

图7是根据一些实施例的FMA指令的格式；

图8A-8B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图8A是图示根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；

图8B是图示根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图；

图9A是图示根据本发明的实施例的示例性专用向量友好指令格式的框图；

图9B是图示根据本发明的一个实施例的专用向量友好指令格式中构成完整操作码字段的字段的框图；

图9C是图示根据本发明的一个实施例的专用向量友好指令格式中构成寄存器索引字段的字段的框图；

图9D是图示根据本发明的一个实施例的专用向量友好指令格式中构成扩充操作字段的字段的框图；

图10是根据本发明的一个实施例的寄存器架构的框图；

图11A是图示根据本发明的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图；

图11B是图示根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图；

图12A-12B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个；

图12A是根据本发明的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图；

图12B是根据本发明的实施例的图12A中的处理器核的部分的展开图；

图13是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图；

图14-17是示例性计算机架构的框图；

图14示出根据本发明的一个实施例的系统的框图；

图15是根据本发明的实施例的第一更具体的示例性系统的框图；

图16是根据本发明的实施例的第二更具体的示例性系统的框图；

图17是根据本发明的实施例的芯片上系统(SoC)的框图；并且

图18是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在以下描述中，陈述了众多特定细节。然而，应当理解，可在没有这些特定细节的情况下实践本发明的实施例。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用表明所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定都包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。

所公开的实施例使具有可变精度的输入(诸如，8位、4位、2位和1位)的虚拟神经网络(VNNI)融合乘-加(FMA)指令的执行吞吐量最大化。一些实施例使用单指令多数据(SIMD)处理通道，该SIMD处理通道具有32位的通道宽度，并且对于第一源操作数(诸如，VNNI输入向量)跨越多于32位，而对于输出以及对于第二源操作数(诸如，VNNI权重向量)保持32位通道。预期所公开的FMA指令相对于具有对称的8位输入操作数和8位权重操作数的FMA指令产生性能增益。在本文中有时将支持具有不同精度的输入的所公开的FMA指令称为非对称FMA指令。

在一些实施例中，由具有SIMD处理通道的执行电路使用FMA电路的网格来执行FMA指令。通过不要求FMA电路为输入操作数使用相同精度，所公开的实施例通过限制使用最高精度操作数的精度的操作来避免限制性能增益。具体而言，所公开的实施例使低精度FMA加速了与最低精度操作数(诸如，权重)成比例的因子。例如，预期使用4位的权重而不是8位的权重产生大约2倍改善，而预期使用2位的权重或1位的权重分别产生大约4倍或8倍改善。

一些所公开的实施例描述了FMA指令的灵活选择，包括QVNNI-8-2、QVNNI-8-2、QVNNI-8-1、QVNNI-4-2和QVNNI-4-1，这些指令提供了可在执行电路中被管理的操作数的尺寸与准确性之间的平衡。一些所公开的实施例提供了具有用于指定输入的尺寸和权重的尺寸的字段的单个FMA指令。所公开的实施例有利地对于所有操作将执行限制到相同尺寸的位的通道，并且避免要求对称操作数(两个输入具有相同精度)。通过去除此类限制，所公开的实施例实现增加的吞吐量。

所公开的实施例定义非对称FMA指令，诸如，QVNNI-8-2，其用于提供4个输出/指令*16个权重/输出*16个SIMD通道＝每循环1024个FMA操作的吞吐量，这是对称FMA指令的4倍，对称FMA指令诸如具有8位操作数限制的QVNNI(4个输出/指令*4个权重/输出*16个SIMD通道＝每循环256个FMA操作的吞吐量)

图1是图示根据一些实施例的用于执行诸如四虚拟神经网络指令(QVNNI)之类的融合乘-加(FMA)指令的处理组件的框图。如图所示，存储102存储将要执行的QVNNI指令103。

由解码电路105接收该指令。例如，解码电路105从取出电路104接收该指令。如下文中进一步所述，该指令具有指定操作码、输入向量、权重向量、目的地和权重尺寸的字段，该权重尺寸包括1位、2位和4位中的一种情况。解码电路105将指令解码为一个或多个操作。在一些实施例中，该解码包括：生成将由执行电路(诸如，执行电路109)执行的多个微操作。解码电路105还对指令前缀(如果被使用)解码。下文中进一步参照图2、图3、图4A-4F、图11A、图11B、图12A、图12B和图13描述并图示执行电路109。

在一些实施例中，寄存器重命名、寄存器分配和/或调度电路107提供用于以下一项或多项的功能：1)将逻辑操作数值重命名为物理操作数值(例如，一些实施例中的寄存器别名表)；2)将状态位和标志分配给经解码的指令；以及3)(例如，在一些实施例中，使用预留站)调度经解码的指令用于在指令池外部的执行电路上执行。

寄存器(寄存器堆)和/或存储器108将数据存储为将由执行电路操作的指令的操作数。示例性寄存器类型包括紧缩数据寄存器、通用寄存器和浮点寄存器。

在一些实施例中，写回电路111提交经解码的QVNNI指令的执行的结果。

图2是图示根据一些实施例的用于处理融合乘-加(FMA)指令的执行电路的框图。如图所示，FMA指令202是VNNI_8_4FMA指令，该VNNI_8_4FMA指令具有用于指定操作码、目的地以及分别具有第一宽度和第二宽度的第一源向量和第二源向量的字段。在虚拟神经网络的上下文中，并且如图所示，第一源向量可表示输入向量，并且第二源向量可表示权重向量。操作码还可包括用于指定8位的输入尺寸和4位的权重尺寸的后缀。在此，所标识的第一源是由八个8位的输入元素组成的输入[63:0]。所标识的第二源是由八个4位的权重元素组成的权重[31:0]。在一些实施例中，所标识的第一源、第二源和目的地中的一个或多个被存储在寄存器中，诸如，被存储在例如如下文中参照图10图示并讨论的处理器的寄存器堆中。在一些实施例中，所标识的第一源、第二源和目的地中的一个或多个被存储在存储器位置中。

在操作中，执行电路208通过以下步骤来执行经解码的指令：生成所标识的第一源向量(输入204)的每个输入尺寸的元素与所标识的第二源向量(权重206)的对应的权重尺寸的元素的乘积，并且将所生成的乘积与所标识的目的地216的先前内容累加。如本文中所使用，术语“对应的”用于描述占据与它们相应的向量相同的相对位置的向量元素在此，输入尺寸为8位，如由FMA指令202的操作码中的‘8’所指定，并且权重尺寸为4位，如由FMA指令202d的操作码中的‘4’所指定。换言之，执行电路208如以下等式1所述生成目的地输出：

等式1

dest+＝dest+in0*wt0+in1*wt1+in2*wt2+in3*wt3+in4*wt4+in5*wt5+in6*wt6+in7*wt7

在一些实施例中，执行电路208包括舍入电路，该舍入电路用于舍入由FMA7生成的结果以适配在目的地216的位数之内，在此，目的地216的位数是32位。在浮点算术的情况下，执行电路可根据由电气和电子工程师协会在1985年建立并在2008年更新的IEEE 754浮点标准来舍入所得到的和。IEEE 754标准定义了要应用的舍入规则，包括就近舍入平局成偶、就近舍入平局远离零、向零舍入、向正无穷舍入以及向负无穷舍入。在一些实施例中，执行电路208包括用于指定要应用的舍入规则的软件可访问舍入控制寄存器(未示出)。

在一些实施例中，执行电路208检查饱和，并且将所得到的和饱和到预定义的最大值。

在一些实施例中，如此处，执行电路208利用同时对多个数据点执行同一操作的一个或多个单指令多数据(SIMD)处理通道。在一些实施例中，执行电路208包括用于对32个通道的数据执行同一操作的多个SIMD处理通道，例如，32个通道。在一些实施例中，如此处，SIMD处理通道具有32位的通道宽度。例如，16个SIMD处理通道用于对512位的数据执行操作。

在一些实施例中，两个或更多个SIMD处理通道并发且并行地操作。不作为限制，SIMD处理器中的通道的数量以及分派给每个通道的位的数量可有所不同。根据一些实施例，不作为限制，SIMD处理通道被定义为具有宽度为以下任一者的通道宽度：8位、16位、32位、64位、128位、256位和512位。

在一些实施例中，FMA网格210的FMA0至FMA7并行地操作。在一些实施例中，FMA网格210的FMA0至FMA7并发地操作。

在此，执行电路208对一个32位的通道执行FMA指令202以生成32位的输出。在一些实施例中，例如，如下文中参照图4F图示和讨论，执行电路逐通道地(诸如，K个通道)对多个输入操作数和权重操作数执行FMA指令KVNNI_8_2，从而产生K个中间FMA输出，这K个FMA输出全都累加到一个最终的32位的输出中。

在一些实施例中，如图所示，执行电路208通过使用融合乘-加(FMA)硬件单元执行乘-加操作来执行FMA指令VNNI_8_4，这些FMA硬件单元级联在FMA网格210中，其中每个FMA将两个输入的乘积与第三输入累加。如图所示，FMA网格210将DEST[31:0]的先前值与FMA0中的in0和wt0的乘积累加(对于低位优先(little-endian)编码，in0是第一源输入[63:0]的元素[0:7]，并且wt0是第二源输入[31:0]的元素[0:3])。FMA0的结果被馈送到FMA1的累加输入中，FMA1的结果被馈送到FMA2中，以此类推，直到FMA7生成和，该和将被舍入电路212舍入并被饱和电路214饱和，且随后被存储到目的地216中。在一些实施例中，FMA硬件单元中的每一个由其自身执行舍入。在一些实施例中，FMA硬件单元中的每一个检查饱和，并使用饱和电路214来执行饱和。一些实施例不包括舍入电路和/或饱和电路。

相应地，通过执行具有不对称输入(其中权重输入精度较低并使用4位而不是8位)的FMA指令，执行电路208通过提供FMA指令吞吐量的2倍改善或加倍来改进该执行电路208被包含在的处理器。

图3是图示根据一些实施例的用于处理融合乘-加(FMA)指令的执行电路的框图。如图所示，FMA指令302是VNNI_8_4FMA指令，该VNNI_8_4FMA指令具有用于指定操作码、目的地以及分别具有第一宽度和第二宽度的第一源向量和第二源向量的字段。在神经网络的上下文中，并且如图所示，第一源向量可表示输入向量，并且第二源向量可表示权重向量。在此，所标识的第一源是由八个8位的输入元素组成的输入[63:0]。所标识的第二源是由八个4位的权重元素组成的权重[31:0]向量。在一些实施例中，所标识的第一源、第二源和目的地中的一个或多个被存储在寄存器中，诸如，被存储在例如如下文中参照图10图示并讨论的处理器的寄存器堆中。在一些实施例中，所标识的第一源、第二源和目的地中的一个或多个被存储在存储器位置中。

在一些实施例中，如图所示，执行电路308使用如FMA网格310中所图示的FMA硬件单元来执行FMA指令VNNI_8_4，该FMA网格310使用FMA硬件单元312A-H来生成由上述等式1所指定的八个乘积。在一些实施例中，FMA硬件单元312A-H并发且并行地操作。累加器314将DEST[31:0]的先前值与由312A-H生成的乘积累加。所得到的和被舍入电路316舍入并被饱和电路318饱和，并且随后被存储到目的地320中。在一些实施例中，FMA硬件单元中的每一个由其自身执行舍入。在一些实施例中，FMA硬件单元中的每一个执行饱和。一些实施例不包括舍入电路和/或饱和电路。

相应地，通过执行具有不对称输入(其中权重输入精度较低并使用4位而不是8位)的FMA指令，执行电路308通过提供FMA指令吞吐量的2倍改善或加倍来改进该执行电路308被包含在的处理器。

图4A是图示根据一些实施例的用于处理VNNI_8_4FMA指令的执行电路的框图。如图所示，FMA指令400(在此是VNNI_8_4)标识具有八个8位的输入值的第一源向量SRC1[63:0]402、具有八个4位的权重值的第二源向量SRC2[31:0]404以及32位的目的地寄存器DEST[31:0]412。在操作中，执行电路406是32位的SIMD处理通道，该32位的SIMD处理通道使用FMA网格408来将八个输入-权重乘积与目的地412的先前内容累加。在一些实施例中，执行电路406使用舍入和饱和电路410来检查饱和并使所得到的经累加的和饱和，并且将该和舍入为适配到DEST 412的32位中。与参照图2和图3图示和描述的执行电路类似，执行电路406使用单个32位的通道来执行上述等式1。在一些实施例中，执行电路406使FMA的网格408的FMA硬件单元级联，例如，如参照图2所示和所述。在一些实施例中，执行电路406并联地布置FMA网格408的FMA硬件单元，例如，如参照图3所示和所述。

相应地，通过执行具有不对称输入(其中权重输入精度较低并使用4位而不是8位)的FMA指令，执行电路406通过提供FMA指令吞吐量的2倍改善或加倍来改进该执行电路408被包含在的处理器。

图4B是图示根据一些实施例的用于处理VNNI_8_2FMA指令的执行电路的框图。如图所示，FMA指令420(在此是VNNI_8_2)标识具有十六个8位的输入值的第一源向量SRC1[127:0]422、具有十六个2位的权重值的第二源向量SRC2[31:0]424以及32位的目的地寄存器DEST[31:0]432。在操作中，执行电路426使用FMA网格428来将十六个8位的输入与十六个对应的2位的权重的乘积与DEST 432的先前内容累加。在一些实施例中，执行电路426使用舍入和饱和电路430来检查饱和并使经累加的和饱和，并且将该和舍入为适配到DEST 432的32位中。执行电路426使用单个32位的SIMD处理通道来执行VNNI_8_2FMA指令420。在一些实施例中，执行电路426串行地布置FMA网格428的十六个FMA硬件单元，例如，如参照图2所示和所述。在一些实施例中，执行电路426并联地布置FMA的网格428的FMA硬件单元，例如，如参照图3所示和所述。

相应地，通过执行具有不对称输入(其中权重输入精度较低并使用2位而不是8位)的FMA指令，执行电路426通过提供FMA指令吞吐量的4倍改善或四倍倍增来改进该执行电路426被包含在的处理器。

图4C是图示根据一些实施例的用于处理VNNI_8_1FMA指令的执行电路的框图。如图所示，FMA指令440(在此是VNNI_8_1)标识具有三十二个8位的输入值的第一源向量SRC1[255:0]442、具有三十二个1位的权重值的第二源向量SRC2[31:0]444以及32位的目的地寄存器DEST[31:0]452。在操作中，执行电路446使用FMA网格448来将三十二个8位的输入与三十二个1位的权重的乘积与DEST 452的先前内容累加。在一些实施例中，执行电路446使用舍入和饱和电路450来检查饱和并使经累加的和饱和，并且将该和舍入为适配到DEST 452的32位中。执行电路426使用单个32位的SIMD处理通道来执行VNNI_8_1FMA指令440。在一些实施例中，执行电路446串行地布置FMA网格448的三十二个FMA硬件单元，例如，如参照图2所示和所述。在一些实施例中，执行电路446并联地布置FMA网格448的FMA硬件单元，例如，如参照图3所示和所述。

相应地，通过执行具有不对称输入(其中权重输入精度较低并使用1位而不是8位)的FMA指令，执行电路446通过提供FMA指令吞吐量的8倍改善来改进该执行电路446被包含在的处理器。

图4D是图示根据一些实施例的用于处理VNNI_4_2FMA指令的执行电路的框图。如图所示，FMA指令460(在此是VNNI_4_2)标识具有十六个4位的输入值的第一源向量SRC1[63:0]462、具有十六个2位的权重值的第二源向量SRC2[31:0]464以及32位的目的地寄存器DEST[31:0]472。在操作中，执行电路466使用FMA网格468来将十六个4位的输入与十六个2位的权重的乘积与DEST 472的先前内容累加。在一些实施例中，执行电路466使用舍入和饱和电路470来检查饱和并使经累加的和饱和，并且将该和舍入为适配到DEST 472的32位中。执行电路466使用单个32位的SIMD处理通道来执行VNNI_4_2FMA指令460。在一些实施例中，执行电路466串行地布置FMA网格468的十六个FMA硬件单元，例如，如参照图2所示和所述。在一些实施例中，执行电路466并联地布置FMA网格468的十六个FMA硬件单元，例如，如参照图3所示和所述。

相应地，通过执行具有不对称输入(其中，第一源输入向量精度较低并使用4位而不是8位，并且权重输入精度也较低并使用2位而不是8位)的FMA指令，执行电路446通过提供FMA指令吞吐量的8倍改善来改进该执行电路446被包含在的处理器。

图4E是图示根据一些实施例的用于处理VNNI_4_1FMA指令的执行电路的框图。如图所示，FMA指令480(在此是VNNI_4_1)标识具有三十二个4位的输入值的第一源向量SRC1[127:0]482、具有三十二个1位的权重值的第二源向量SRC2[31:0]484以及32位的目的地寄存器DEST[31:0]492。在操作中，执行电路486使用FMA网格488来将三十二个4位的输入与三十二个对应的1位的权重的乘积与DEST 492的先前内容累加。在一些实施例中，执行电路486使用舍入和饱和电路490来检查饱和并使经累加的和饱和，并且将该和舍入为适配到DEST 492的32位中。执行电路486使用单个32位的SIMD处理通道来执行VNNI_4_1FMA指令480。在一些实施例中，执行电路486串行地布置FMA网格488的三十二个FMA硬件单元，例如，如参照图2所示和所述。在一些实施例中，执行电路486并联地布置FMA的网格488的三十二个FMA硬件单元，例如，如参照图3所示和所述。

相应地，通过执行具有不对称输入(其中，第一源输入向量精度较低并使用4位而不是8位，并且权重输入精度也较低并使用1位而不是8位)的FMA指令，执行电路486通过提供FMA指令吞吐量的16倍改善来改进该执行电路486被包含在的处理器。

应当注意，如图4A-图4E中所图示，无论输入元素的尺寸是4位还是8位，并且无论权重的尺寸是1位、2位还是4位，单个32位的SIMD处理通道都可用于执行FMA指令。换言之，单个32位的SIMD处理通道可用于执行VNNI_8_4、VNNI_8_2、VNNI_8_1、VNNI_4_2和VNNI_4_1中的任一个。

应当注意，如在图4A-4E中所图示，单个32位的SIMD处理通道用于生成用于VNNI_8_4FMA指令、VNNI_8_2FMA指令、VNNI_8_1FMA指令、VNNI_4_2FMA指令和VNNI_4_1FMA指令中的任一指令的单个32位的目的地。可使用不同的通道尺寸而仍符合本文中所公开的实施例的教导。例如，可使用16位的通道来执行VNNI_8_4中的任一者，其中，执行电路将会并行地将四个8位的输入乘以四个4位的权重。类似地，可使用16位的通道来执行VNNI_8_2FMA指令、VNNI_8_1FMA指令、VNNI_4_2FMA指令和VNNI_4_1FMA指令中的任一指令，尽管这些指令分别具有输入和权重的8个、16个、8个以及16个并行乘法。作为另一示例，使用64位的SIMD处理通道执行一些实施例中的VNNI_8_4FMA指令、VNNI_8_2FMA指令、VNNI_8_1FMA指令、VNNI_4_2FMA指令和VNNI_4_1FMA指令，从而分别执行输入和权重的16个、32个、64个、32个和64个乘法。作为另一示例，使用128位的SIMD处理通道执行一些实施例中的VNNI_8_4FMA指令、VNNI_8_2FMA指令、VNNI_8_1FMA指令、VNNI_4_2FMA指令和VNNI_4_1FMA指令，从而分别执行输入和权重的32个、64个、128个、64个和128个乘法。

图4F是图示根据一些实施例的用于处理K路FMA指令的执行电路的框图。如果所示，K路FMA指令494(在此为KVNNI_8_2FMA)标识K个第一源向量SRC1[K][127:0]495，K个第一源向量SRC1[K][127:0]495各自都是由128位组成并存储16个8位的值的输入向量。K路KVNNI_8_2FMA指令494还标识K个第二源向量SRC2[K][31:0]496，K个第二源向量SRC2[K][31:0]496各自都是32位宽并具有十六个2位的权重值的权重向量。K路KVNNI_8_2FMA指令494还标识N个32位的目的地寄存器DEST[N][31:0]499。在操作中，执行电路497使用K个FMA电路498，以便对K个中间输出中的每个中间输出，将16个8位的输入和16个对应的2位的权重的乘积与对应的目的地输出的先前内容累加。在操作中，每个SIMD处理通道n对所标识的SRC1(即输入[k][127:0])以及所标识的SRC2或权重[k][31:0]操作，以生成待写入到所标识的DEST[n][31:0](即输出[31:0])的结果。

在一些实施例中，FMA指令包括重复指示符，该重复指示符作为单独的字段或作为操作码的部分。例如，可将字母“Q”添加到操作码以指示执行电路用于使用四个SIMD处理通道来生成四个目的地。例如，可将字母“D”添加到操作码以指示执行电路用于使用两个输入操作数来计算FMA并累加到一个目的地中。例如，可将前缀“OCTA”添加到操作码以指示执行电路用于使用八个输入操作数来计算FMA并累加到一个目的地中。以下图7以及图9A-9D公开了FMA指令格式的进一步描述。

图5是图示根据一些实施例的用于处理VNNI_8_4FMA指令、VNNI_8_2FMA指令、VNNI_8_1FMA指令、VNNI_4_2FMA指令和VNNI_4_1FMA指令的执行电路的伪代码。用于处理VNNI_8_4FMA指令、VNNI_8_2FMA指令、VNNI_8_1FMA指令、VNNI_4_2FMA指令和VNNI_4_1FMA指令的伪代码进一步分别参照图4A-4E来图示和描述。

图6是图示根据一些实施例的由处理器执行FMA指令的过程流程图。在602处，处理器由取出电路取出FMA指令，该FMA指令具有指定操作码、目的地以及分别具有第一宽度和第二宽度的第一源向量和第二源向量的字段。在602处取出的FMA指令的输入可具有不同宽度或精度等级的程度上，该FMA指令可被称为非对称FMA指令。在604处，处理器由解码电路对取出的FMA指令解码。在606处，处理器任选地调度由SIMD执行电路对经解码的FMA指令的执行。在调度对经解码的指令的执行可在不同时刻发生或可根本不发生的程度上，操作606是任选的，如由其虚线边界所指示。在608处，处理器由单指令多数据(SIMD)执行电路通过经由以下步骤处理第二源向量的、与适配到SIMD通道宽度的数量一样多的元素来执行经解码的FMA指令：将每个元素与第一源向量的对应元素相乘，并且将所得到的乘积与目的地的先前内容累加；其中，SIMD通道宽度是16位、32位和64位中的一种，第一宽度是4位和8位中的一种，并且第二宽度是1位、2位和4位中的一种。在610处，处理器任选地提交或引退所执行的FMA指令。在操作610可在不同时刻发生或可根本不发生的程度上，该操作610是任选的，如由其虚线边界所指示。

图7是根据一些实施例的FMA指令的示例性格式。如图所示，FMA指令包括操作码702、DST标识符704、SRC1标识符706、SRC2标识符708、权重尺寸710、输入尺寸712和重复指示符714。操作码702被示出为VNNI*，其包括星号以指示它可任选地包括附加的前缀或后缀来指定附加的指令行为。例如，操作码702可包括输入尺寸8或4以及权重尺寸4或2或1，如在示例性的图4A-图4F中所图示。操作码702可任选地包括前缀，诸如，用于分别充当重复指示符8、4或2的“OCT”或“Q”或“D”。在下文中参照图8A、图B以及图9A-9D进一步图示和描述FMA指令的格式。

指令集

指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的每一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2014年9月的64和IA-32架构软件开发者手册；并且参见2014年10月的/>高级向量扩展编程参考)。

示例性指令格式

本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。

图8A-图8B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图8A是图示根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图8B是图示根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式800定义A类和B类指令模板，这两者都包括无存储器访问805的指令模板和存储器访问820的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图8A中的A类指令模板包括：1)在无存储器访问805的指令模板内，示出无存储器访问的完全舍入控制型操作810的指令模板、以及无存储器访问的数据变换型操作815的指令模板；以及2)在存储器访问820的指令模板内，示出存储器访问的时效性825的指令模板和存储器访问的非时效性830的指令模板。图8B中的B类指令模板包括：1)在无存储器访问805的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作812的指令模板以及无存储器访问的写掩码控制型操作817的指令模板；以及2)在存储器访问820的指令模板内，示出存储器访问的写掩码控制827的指令模板。

通用向量友好指令格式800包括以下列出的按照在图8A-8B中图示的顺序的如下字段。

格式字段840——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段842——其内容区分不同的基础操作。

寄存器索引字段844——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。

修饰符(modifier)字段846——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问805的指令模板与存储器访问820的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段850——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段868、α字段852和β字段854。扩充操作字段850允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段860——其内容允许用于存储器地址生成(例如，用于使用(2^比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。

位移字段862A——其内容用作存储器地址生成的一部分(例如，用于使用(2^比例*索引+基址+位移)的地址生成)。

位移因数字段862B(注意，位移字段862A直接在位移因数字段862B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2^比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段874(稍后在本文中描述)和数据操纵字段854C确定。位移字段862A和位移因数字段862B不用于无存储器访问805的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段862A和位移因数字段862B是任选的。

数据元素宽度字段864——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。

写掩码字段870——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩蔽，而B类指令模板支持合并-写掩蔽和归零-写掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段870允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段870的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段870的内容间接地标识要执行的掩蔽)的本发明的实施例，但是替代实施例替代地或附加地允许掩码写字段870的内容直接指定要执行的掩蔽。

立即数字段872——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。

类字段868——其内容在不同类的指令之间进行区分。参考图8A-图8B，该字段的内容在A类和B类指令之间进行选择。在图8A-图8B中，圆角方形用于指示特定的值存在于字段中(例如，在图8A-图8B中分别用于类字段868的A类868A和B类868B)。

A类指令模板

在A类非存储器访问805的指令模板的情况下，α字段852被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作810和无存储器访问的数据变换型操作815的指令模板分别指定舍入852A.1和数据变换852A.2)的RS字段852A，而β字段854区分要执行所指定类型的操作中的哪一种。在无存储器访问805的指令模板中，比例字段860、位移字段862A和位移比例字段862B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作810的指令模板中，β字段854被解释为其(多个)内容提供静态舍入的舍入控制字段1354A。尽管在本发明的所述实施例中舍入控制字段854A包括抑制所有浮点异常(SAE)字段856和舍入操作控制字段858，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段858)。

SAE字段856——其内容区分是否禁用异常事件报告；当SAE字段856的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。

舍入操作控制字段858——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段858允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段850的内容覆盖(override)该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作815的指令模板中，β字段854被解释为数据变换字段854B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问820的指令模板的情况下，α字段852被解释为驱逐提示字段852B，其内容区分要使用驱逐提示中的哪一个(在图8A中，对于存储器访问时效性825的指令模板和存储器访问非时效性830的指令模板分别指定时效性的852B.1和非时效性的852B.2)，而β字段854被解释为数据操纵字段854C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问820的指令模板包括比例字段860，并任选地包括位移字段862A或位移比例字段862B。

向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。

存储器访问的指令模板——时效性的

时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的

非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段852被解释为写掩码控制(Z)字段852C，其内容区分由写掩码字段870控制的写掩蔽应当是合并还是归零。

在B类非存储器访问805的指令模板的情况下，β字段84的一部分被解释为RL字段857A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作812的指令模板和无存储器访问的写掩码控制VSIZE型操作817的指令模板分别指定舍入857A.1和向量长度(VSIZE)857A.2)，而β字段854的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问805的指令模板中，比例字段860、位移字段862A和位移比例字段862B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作810的指令模板中，β字段854的其余部分被解释为舍入操作字段859A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。

舍入操作控制字段859A——正如舍入操作控制字段858，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段859A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段850的内容覆盖该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作817的指令模板中，β字段854的其余部分被解释为向量长度字段859B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。

在B类存储器访问820的指令模板的情况下，β字段854的一部分被解释为广播字段857B，其内容区分是否要执行广播型数据操纵操作，而β字段854的其余部分被解释为向量长度字段859B。存储器访问820的指令模板包括比例字段860，并任选地包括位移字段862A或位移比例字段862B。

针对通用向量友好指令格式800，示出完整操作码字段874包括格式字段840、基础操作字段842和数据元素宽度字段864。尽管示出了其中完整操作码字段874包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段874包括少于所有的这些字段。完整操作码字段874提供操作代码(操作码)。

扩充操作字段850、数据元素宽度字段864和写掩码字段870允许逐指令地以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。

示例性专用向量友好指令格式

图9A是图示根据本发明的实施例的示例性专用向量友好指令格式的框图。图9A示出专用向量友好指令格式900，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式900是专用的。专用向量友好指令格式900可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图8A-8B的字段，来自图9的字段映射到来自图8A-8B的字段。

虽然出于说明的目的在通用向量友好指令格式800的上下文中参考专用向量友好指令格式900描述了本发明的实施例，但是本发明不限于专用向量友好指令格式900，除非另有声明。例如，通用向量友好指令格式800构想了各种字段的各种可能的尺寸，而专用向量友好指令格式900示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式900中数据元素宽度字段864被图示为一位字段，但是本发明不限于此(即，通用向量友好指令格式800构想数据元素宽度字段864的其他尺寸)。

通用向量友好指令格式800包括以下列出的按照图9A中图示的顺序的如下字段。

EVEX前缀(字节0-3)902——以四字节形式进行编码。

格式字段840(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段840，并且它包含0x62(在本发明的一个实施例中，为用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的许多个位字段。

REX字段905(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(857BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。

REX’字段810——这是REX’字段810的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段915(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。

数据元素宽度字段864(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 920(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段920对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 868类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段925(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段852(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。

β字段854(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。

REX’字段810——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段870(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩蔽硬件的硬件来实现)。

实操作码字段930(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段940(字节5)包括MOD字段942、Reg字段944和R/M字段946。如先前所述的，MOD字段942的内容将存储器访问操作和非存储器访问操作区分开。Reg字段944的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段946的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段850的内容用于存储器地址生成。SIB.xxx 954和SIB.bbb 956——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段862A(字节7-10)——当MOD字段942包含10时，字节7-10是位移字段862A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段862B(字节7)——当MOD字段942包含01时，字节7是位移因数字段862B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段862B是disp8的重新解释；当使用位移因数字段862B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段862B替代传统x86指令集8位位移。由此，位移因数字段862B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段872如先前所述地操作。

完整操作码字段

图9B是图示根据本发明的一个实施例的构成完整操作码字段874的具有专用向量友好指令格式900的字段的框图。具体地，完整操作码字段874包括格式字段840、基础操作字段842和数据元素宽度(W)字段864。基础操作字段842包括前缀编码字段925、操作码映射字段815和实操作码字段930。

寄存器索引字段

图9C是图示根据本发明的一个实施例的构成寄存器索引字段844的具有专用向量友好指令格式900的字段的框图。具体地，寄存器索引字段844包括REX字段905、REX’字段910、MODR/M.reg字段944、MODR/M.r/m字段946、VVVV字段920、xxx字段954和bbb字段956。

扩充操作字段

图9D是图示根据本发明的一个实施例的构成扩充操作字段850的具有专用向量友好指令格式900的字段的框图。当类(U)字段868包含0时，它表明EVEX.U0(A类868A)；当它包含1时，它表明EVEX.U1(B类868B)。当U＝0且MOD字段942包含11(表明无存储器访问操作)时，α字段852(EVEX字节3，位[7]–EH)被解释为RS字段852A。当RS字段852A包含1(舍入852A.1)时，β字段854(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段854A。舍入控制字段854A包括一位SAE字段856和两位舍入操作字段858。当RS字段852A包含0(数据变换852A.2)时，β字段854(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段854B。当U＝0且MOD字段942包含00、01或10(表明存储器访问操作)时，α字段852(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段852B，并且β字段854(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段854C。

当U＝1时，α字段852(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段852C。当U＝1且MOD字段942包含11(表明无存储器访问操作)时，β字段854的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段857A；当它包含1(舍入857A.1)时，β字段854的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段859A，而当RL字段857A包含0(VSIZE 857.A2)时，β字段854的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段859B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段942包含00、01或10(表明存储器访问操作)时，β字段854(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段859B(EVEX字节3，位[6-5]–L_1-0)和广播字段857B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图10是根据本发明的一个实施例的寄存器架构1000的框图。在所图示的实施例中，有32个512位宽的向量寄存器1010；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-15上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式900对这些被覆盖的寄存器堆操作，如在以下表格中所图示。

换句话说，向量长度字段859B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段859B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式900的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。

写掩码寄存器1015——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器1015的尺寸是16位。如先前所述，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。

通用寄存器1025——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)1045，在其上面重叠了MMX紧缩整数平坦寄存器堆1050——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。

本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图11A是图示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图11B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图11A-图11B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图11A中，处理器流水线1100包括取出级1102、长度解码级1104、解码级1106、分配级1108、重命名级1110、调度(也被称为分派或发布)级1112、寄存器读取/存储器读取级1114、执行级1116、写回/存储器写入级1118、异常处置级1122和提交级1124。

图11B示出处理器核1190，该处理器核1190包括前端单元1130，该前端单元1130耦合到执行引擎单元1150，并且前端单元1130和执行引擎单元1150两者都耦合到存储器单元1170。核1190可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1190可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。

前端单元1130包括分支预测单元1132，该分支预测单元1132耦合到指令高速缓存单元1134，该指令高速缓存单元1134耦合到指令转换后备缓冲器(TLB)1136，该指令转换后备缓冲器1136耦合到指令取出单元1138，该指令取出单元1138耦合到解码单元1140。解码单元1140(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1140可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1190包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1140中，或以其他方式在前端单元1130内)。解码单元1140耦合到执行引擎单元1150中的重命名/分配器单元1152。

执行引擎单元1150包括重命名/分配器单元1152，该重命名/分配器单元1152耦合到引退单元1154和一个或多个调度器单元的集合1156。(多个)调度器单元1156表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1156耦合到(多个)物理寄存器堆单元1158。(多个)物理寄存器堆单元1158中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1158包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1158由引退单元1154重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1154和(多个)物理寄存器堆单元1158耦合到(多个)执行集群1160。(多个)执行集群1160包括一个或多个执行单元的集合1162以及一个或多个存储器访问单元的集合1164。执行单元1162可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1156、(多个)物理寄存器堆单元1158和(多个)执行集群1160示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1164的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合1164耦合到存储器单元1170，该存储器单元1170包括数据TLB单元1172，该数据TLB单元1172耦合到数据高速缓存单元1174，该数据高速缓存单元1174耦合到第二级(L2)高速缓存单元1176。在一个示例性实施例中，存储器访问单元1164可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1170中的数据TLB单元1172。指令高速缓存单元1134还耦合到存储器单元1170中的第二级(L2)高速缓存单元1176。L2高速缓存单元1176耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1100：1)指令取出1138执行取出级1102和长度解码级1104；2)解码单元1140执行解码级1106；3)重命名/分配器单元1152执行分配级1108和重命名级1110；4)(多个)调度器单元1156执行调度级1112；5)(多个)物理寄存器堆单元1158和存储器单元1170执行寄存器读取/存储器读取级1114；执行集群1160执行执行级1116；6)存储器单元1170和(多个)物理寄存器堆单元1158执行写回/存储器写入级1118；7)各单元可牵涉到异常处置级1122；以及8)引退单元1154和(多个)物理寄存器堆单元1158执行提交级1124。

核1190可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1190包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1134/1174以及共享的L2高速缓存单元1176，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图12A-图12B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图12A是根据本发明的实施例的单个处理器核以及它至管芯上互连网络1202的连接及其第二级(L2)高速缓存的本地子集1204的框图。在一个实施例中，指令解码器1200支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1206允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1208和向量单元1210使用分开的寄存器集合(分别为标量寄存器1212和向量寄存器1214)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1206读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1204是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1204的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1204中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1204中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图12B是根据本发明的实施例的图12A中的处理器核的一部分的展开图。图12B包括L1高速缓存1204的L1数据高速缓存1206A部分，以及关于向量单元1210和向量寄存器1214的更多细节。具体地，向量单元1210是16宽向量处理单元(VPU)(见16宽ALU 1228)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1220支持对寄存器输入的混合，通过数值转换单元1222A-B支持数值转换，并且通过复制单元1224支持对存储器输入的复制。写掩码寄存器1226允许断言所得的向量写入。

图13是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1300的框图。图13中的实线框图示具有单个核1302A、系统代理1310、一个或多个总线控制器单元的集合1316的处理器1300，而虚线框的任选增加图示具有多个核1302A-N、系统代理单元1310中的一个或多个集成存储器控制器单元的集合1314以及专用逻辑1308的替代处理器1300。

因此，处理器1300的不同实现可包括：1)CPU，其中专用逻辑1308是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1302A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1302A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1302A-N是大量通用有序核。因此，处理器1300可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1300可以是一个或多个基板的一部分，和/或可使用许多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个高速缓存级别、一个或多个共享高速缓存单元的集合1306、以及耦合到集成存储器控制器单元的集合1314的外部存储器(未示出)。共享高速缓存单元的集合1306可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1312将集成图形逻辑1308(集成图形逻辑1308是专用逻辑的示例，并且在本文中也被称为专用逻辑)、共享高速缓存单元的集合1306以及系统代理单元1310/(多个)集成存储器控制器单元1314互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1306与核1302A-N之间维持一致性。

在一些实施例中，一个或多个核1302A-N能够实现多线程化。系统代理1310包括协调和操作核1302A-N的那些部件。系统代理单元1310可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1302A-N以及集成图形逻辑1308的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核1302A-N在架构指令集方面可以是同构的或异构的；即，核1302A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图14-17是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图14，所示出的是根据本发明一个实施例的系统1400的框图。系统1400可以包括一个或多个处理器1410、1415，这些处理器耦合到控制器中枢1420。在一个实施例中，控制器中枢1420包括图形存储器控制器中枢(GMCH)1490和输入/输出中枢(IOH)1450(其可以在分开的芯片上)；GMCH 1490包括存储器和图形控制器，存储器1440和协处理器1445耦合到该存储器和图形控制器；IOH 1450将输入/输出(I/O)设备1460耦合到GMCH1490。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1440和协处理器1445直接耦合到处理器1410，并且控制器中枢1420与IOH 1450处于单个芯片中。

附加的处理器1415的任选性在图14中通过虚线来表示。每一处理器1410、1415可包括本文中描述的处理核中的一个或多个，并且可以是处理器1300的某一版本。

存储器1440可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1420经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1495来与(多个)处理器1410、1415进行通信。

在一个实施例中，协处理器1445是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1420可以包括集成图形加速器。

在物理资源1410、1415之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器1410执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1410将这些协处理器指令识别为具有应当由附连的协处理器1445执行的类型。因此，处理器1410在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1445。(多个)协处理器1445接受并执行所接收的协处理器指令。

现在参见图15，所示出的是根据本发明的实施例的第一更具体的示例性系统1500的框图。如图15中所示，多处理器系统1500是点对点互连系统，并且包括经由点对点互连1550耦合的第一处理器1570和第二处理器1580。处理器1570和1580中的每一个都可以是处理器1300的某一版本。在本发明的一个实施例中，处理器1570和1580分别是处理器1410和1415，而协处理器1538是协处理器1445。在另一实施例中，处理器1570和1580分别是处理器1410和协处理器1445。

处理器1570和1580示出为分别包括集成存储器控制器(IMC)单元1572和1582。处理器1570还包括作为其总线控制器单元的一部分的点对点(P-P)接口1576和1578；类似地，第二处理器1580包括P-P接口1586和1588。处理器1570、1580可以经由使用点对点(P-P)接口电路1578、1588的P-P接口1550来交换信息。如图15中所示，IMC 1572和1582将处理器耦合到相应的存储器，即存储器1532和存储器1534，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1570、1580可各自经由使用点对点接口电路1576、1594、1586、1598的各个P-P接口1552、1554来与芯片组1590交换信息。芯片组1590可以任选地经由高性能接口1539来与协处理器1538交换信息。在一个实施例中，协处理器1538是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组1590可以经由接口1596耦合到第一总线1516。在一个实施例中，第一总线1516可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。

如图15中所示，各种I/O设备1514可连同总线桥1518一起耦合到第一总线1516，该总线桥1518将第一总线1516耦合到第二总线1520。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1515耦合到第一总线1516。在一个实施例中，第二总线1520可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1520，这些设备包括例如键盘和/或鼠标1522、通信设备1527以及存储单元1528，该存储单元1528诸如可包括指令/代码和数据1530的盘驱动器或者其他大容量存储设备。此外，音频I/O 1524可以被耦合到第二总线1520。注意，其他架构是可能的。例如，代替图15的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图16，示出的是根据本发明的实施例的第二更具体的示例性系统1600的框图。图15和16中的类似元件使用类似的附图标记，并且从图16中省略了图15的某些方面以避免混淆图16的其他方面。

图16图示处理器1570、1580可分别包括集成存储器和I/O控制逻辑(“CL”)1572和1582。因此，CL 1572、1582包括集成存储器控制器单元，并包括I/O控制逻辑。图16图示不仅存储器1532、1534耦合到CL 1572、1582，而且I/O设备1614也耦合到控制逻辑1572、1582。传统I/O设备1615被耦合到芯片组1590。

现在参考图17，示出的是根据本发明的实施例的SoC 1700的框图。图13中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图17中，(多个)互连单元1702被耦合到：应用处理器1710，其包括一个或多个核的集合1302A-N的集合(其包括高速缓存单元1304A-N)以及(多个)共享高速缓存单元1306；系统代理单元1310；(多个)总线控制器单元1316；(多个)集成存储器控制器单元1314；一个或多个协处理器的集合1720，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1730；直接存储器访问(DMA)单元1732；以及用于耦合到一个或多个外部显示器的显示单元1740。在一个实施例中，(多个)协处理器1720包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图15中图示的代码1530)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图18是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图18示出可使用x86编译器1804来编译高级语言1802形式的程序，以生成可由具有至少一个x86指令集核的处理器1816原生执行的x86二进制代码1806。具有至少一个x86指令集核的处理器1816表示通过兼容地处理或以其他方式执行以下各项来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1804表示可操作用于生成x86二进制代码1806(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1816上执行。类似地，图18示出可以使用替代的指令集编译器1808来编译高级语言1802形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1814(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1810。指令转换器1812用于将x86二进制代码1806转换成可以由不具有x86指令集核的处理器1814原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1810相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1812通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1806的软件、固件、硬件或其组合。

进一步的示例

示例1提供一种用于执行非对称融合乘-加(FMA)指令的示例性处理器，该示例性处理器包括：取出电路，用于取出FMA指令，该FMA指令具有用于指定操作码、目的地以及分别具有第一宽度和第二宽度的第一源向量和第二源向量的字段；解码电路，用于对取出的FMA指令解码；以及单指令多数据(SIMD)执行电路，用于通过经由以下步骤处理第二源向量的、与适配到SIMD通道宽度的数量一样多的元素来执行经解码的FMA指令：将每个元素乘以第一源向量的对应元素，并将所得到的乘积与目的地的先前内容累加，其中，SIMD通道宽度是16位、32位和64位中的一种，第一宽度是4位和8位中的一种，并且第二宽度是1位、2位和4位中的一种。

示例2包括示例1的示例性处理器的内容，其中，SIMD执行电路并发地处理一样多数量的元素。

示例3包括示例1的示例性处理器的内容，其中，SIMD执行电路在单个时钟周期中处理一样多数量的元素。

示例4包括示例1的示例性处理器的内容，其中，SIMD执行电路使用多个融合乘-加(FMA)硬件单元来处理最大数量的元素，多个FMA硬件单元被并联地或级联地布置。

示例5包括示例1的示例性处理器的内容，其中，其中，第一宽度和第二宽度由操作码指定。

示例6包括示例1的示例性处理器的内容，其中，FMA指令进一步指定重复指示符，该重复指示符是2、4和8中的一者，所指定的目的地包括向量，并且SIMD执行电路使用多个SIMD通道来并发地重复执行达由重复指示符指定的次数，每一次都将经累加的结果写入目的地向量的不同元素。

示例7包括示例1的示例性处理器的内容，其中，SIMD执行电路进一步舍入所得到的乘积和目的地的先前内容的累加以适配在目的地的位数内。

示例8包括示例7的示例性处理器的内容，其中，处理器进一步包括用于存储舍入控制的软件能访问的控制寄存器，其中，SIMD执行电路根据舍入控制执行舍入，其中，舍入控制指定以下一者：就近舍入平局成偶、就近舍入平局远离零、向零舍入、向正无穷舍入、以及向负无穷舍入。

示例9包括示例1的示例性处理器的内容，其中，SIMD执行电路进一步检查饱和，并将所得到的乘积和目的地的所述先前内容的累加饱和到预定义的最大值。

示例10包括示例9的示例性处理器的内容，进一步包括软件能访问的状态寄存器，用于由SIMD执行电路用来将饱和的发生报告给软件。

示例11提供一种用于执行非对称融合乘-加(FMA)指令的示例性方法，该示例性方法包括：由取出电路取出FMA指令，该FMA指令具有用于指定操作码、目的地以及分别具有第一宽度和第二宽度的第一源向量和第二源向量的字段；由解码电路对取出的FMA指令解码；以及由单指令多数据(SIMD)执行电路通过经由以下步骤处理第二源向量的、与适配到SIMD通道宽度的数量一样多的元素来执行经解码的FMA指令：将每个元素乘以第一源向量的对应元素，并将所得到的乘积与目的地的先前内容累加，其中，SIMD通道宽度是16位、32位和64位中的一种，第一宽度是4位和8位中的一种，并且第二宽度是1位、2位和4位中的一种。

示例12包括示例11的示例性方法的内容，其中，SIMD执行电路并发地处理一样多数量的元素。

示例13包括示例11的示例性方法的内容，其中，SIMD执行电路在单个时钟周期中处理一样多数量的元素。

示例14包括示例11的示例性方法的内容，其中，SIMD执行电路使用多个融合乘-加(FMA)硬件单元来处理最大数量的元素，多个FMA硬件单元被并联地或级联地布置。

示例15包括示例11的示例性方法的内容，其中，其中，第一宽度和第二宽度由操作码指定。

示例16包括示例11的示例性方法的内容，其中，FMA指令进一步指定重复指示符，该重复指示符是2、4和8中的一者，所指定的目的地包括向量，该示例性方法进一步包括：SIMD执行电路使用多个SIMD通道来并发地重复执行达由重复指示符指定的次数，每一次都将经累加的结果写入目的地向量的不同元素。

示例17包括示例11的示例性方法的内容，进一步包括：由SIMD执行电路舍入所得到的乘积和目的地的先前内容的累加以适配在目的地的位数内。

示例18包括示例17的示例性方法的内容，其中，SIMD执行电路根据软件能访问的控制寄存器中的舍入控制执行舍入，舍入控制指定以下一者：就近舍入平局成偶、就近舍入平局远离零、向零舍入、向正无穷舍入、以及向负无穷舍入。

示例19包括示例11的示例性方法的内容，进一步包括：由SIMD执行电路检查饱和，并将所得到的乘积和目的地的先前内容的累加饱和到预定义的最大值。

示例20包括示例19的示例性方法的内容，进一步包括：由SIMD执行电路使用软件能访问的状态寄存器来将饱和的发生报告给软件。

Claims (16)

1.一种处理器，包括：

取出电路，用于取出单条乘法-累加MAC指令，所述单条MAC指令具有用于指示操作码、目的地、具有第一元素宽度的第一源向量和具有第二元素向量的第二源向量的字段，所述第二元素宽度小于所述第一元素宽度；

解码电路，用于对取出的单条MAC指令进行解码；以及

单指令多数据SIMD执行电路，用于执行所述单条MAC指令，并在多个处理通道中的每个处理通道内执行乘法-累加操作，每个处理通道中的乘法-累加操作包括：

将所述第一源向量的元素的子集与所述第二源向量的对应元素相乘，以产生对应的乘积子集，以及

将所述乘积子集与对应于所述处理通道的累加数据元素累加，以生成对应于所述处理通道的结果数据元素，所述结果数据元素各自具有大于所述第一元素宽度且大于所述第二元素宽度的宽度。

2.如权利要求1所述的处理器，其中，所述第一元素宽度是所述第二元素宽度的两倍。

3.如权利要求1或2所述的处理器，其中，所述第一源向量具有第一位宽度，并且所述第二源向量具有小于所述第一位宽度的第二位宽度。

4.如权利要求3所述的处理器，其中，所述第一位宽度是至少128位。

5.如权利要求1至4中的任一项所述的处理器，进一步包括：

控制器寄存器，用于存储舍入控制指示，每个处理通道中的乘法-累加操作进一步包括：根据所述舍入控制指示来舍入所述结果数据元素。

6.如权利要求1至5中的任一项所述的处理器，其中，如果所述结果数据元素大于最大值，则所述SIMD执行电路用于使所述结果数据元素饱和至预定义值。

7.如权利要求1至6中的任一项所述的处理器，其中，所述第一元素宽度和所述第二元素宽度由所述操作码的字段指示。

8.如权利要求1至7中的任一项所述的处理器，其中，当所述操作码的部分被设置为第一值时，所述第二元素宽度是第一宽度，并且当所述操作码的所述部分被设置为第二值时，所述第二元素宽度是更窄的第二宽度。

9.如权利要求1至8中的任一项所述的处理器，其中，所述累加数据元素具有大于所述第一元素宽度且大于所述第二元素宽度的宽度。

10.一种计算机实现的方法，包括：

取出单条乘法-累加MAC指令，所述单条MAC指令具有用于指示操作码、目的地、具有第一元素宽度的第一源向量和具有第二元素宽度的第二源向量的字段，所述第二元素宽度小于所述第一元素宽度；

对取出的单条MAC指令解码；以及

执行所述单条MAC指令以在多个处理通道中的每个处理通道内执行乘法-累加操作，每个处理通道中的乘法-累加操作包括：

将所述第一源向量的元素的子集与所述第二源向量的对应元素相乘，以产生对应的乘积子集，以及

将所述乘积子集与对应于所述处理通道的累加数据元素累加，以生成对应于所述处理通道的结果数据元素，所述结果数据元素各自具有大于所述第一元素宽度且大于所述第二元素宽度的宽度。

11.一种计算机程序，包括指令，当所述计算机程序由计算机执行时，所述指令使所述计算机执行如权利要求10所述的方法。

12.一种计算机可读介质，包括指令，所述指令在由计算机执行时使所述计算机执行如权利要求10所述的方法。

13.一种处理器核，包括：

指令解码器；

与所述指令解码器耦合的标量单元，所述标量单元使用标量寄存器；

与所述指令解码器耦合的向量单元，所述向量单元使用向量寄存器；以及

L1高速缓存，其允许对所述标量寄存器和所述向量寄存器的低等待时间访问，

所述处理器核使用全局L2高速缓存的本地子集，并具有对所述本地子集的直接访问路径。

14.如权利要求13所述的处理器核，其特征在于，所述向量单元是16宽向量处理单元(VPU)，所述VPU执行整型、单精度浮点以及双精度浮点指令中的一个或多个。

15.如权利要求14所述的处理器核，其特征在于，所述VPU通过混合单元支持对寄存器输入的混合、通过数值转换单元支持数值转换，并通过复制单元支持对存储器输入的复制。

16.一种方法，包括：

使用x86编译器编译采用高级程序语言的程序，以生成由具有至少一个x86指令集核的第一处理器原生执行的x86二进制代码；

使用指令转换器，将所述x86二进制代码转换成能够由不具有x86指令集核的第二处理器原生执行的替代二进制代码。