CN117690992A - 光电倍增型探测器及其制备方法 - Google Patents

Abstract

本申请属于三维探测器技术领域，具体涉及一种光电倍增型探测器及其制备方法。该光电倍增型探测器包括基体，该基体具备读取面与接收面，读取面与接收面设于基体厚度方向的至少一端；该光电倍增型探测器还包括第一电极、增益区及第二电极，其中，第一电极设于读取面上，增益区与第一电极相邻设置，而第二电极设于接收面上，增益区包含P区与N区，P区与N区的掺杂浓度不一致。本申请的光电倍增型探测器还包括绝缘层，该绝缘层位于基体上未布置电极的表面。该探测器在电极的读出电路附近形成局部高电场，进而改善器件的抗辐照性与信号放大能力，比如时间分辨率提高，响应速度加快等，此外，还改善了现有填充方式不均匀现象。

Description

光电倍增型探测器及其制备方法

技术领域

本申请属于三维探测器技术领域，具体涉及一种光电倍增型探测器及其制备方法。

背景技术

硅基探测器被认为具有作为时间探测器的良好前景。其工作是在反向偏压下进行的：当外部粒子进入到探测器的灵敏区时，在反向偏压作用下，产生的电子-空穴对被分开，电子向正极运动，在到达正极后被收集，空穴向负极运动，被负极收集，在外部电路中就能形成反映粒子信息的电信号。其具备探测灵敏度高、响应速度快、具有很强的抗辐照能力，并且易于集成，在高能粒子探测与X光检测等领域有重要应用价值，在高能物理、天体物理等领域具备较好应用前景。

硅基探测器包含三维柱状电极硅探测器与三维沟槽电极硅探测器等，该类探测器多为PIN结探测器，无倍增效应，使得其抗辐照性和响应时间等亟需改善。

发明内容

本申请的技术目的是至少解决了现有的硅基探测器的抗辐照性和响应时间不理想的问题。

该目的是通过以下技术方案实现的：第一方面，本申请提供了一种光电倍增型探测器，包括：

基体：具备读取面与接收面，所述读取面与接收面设于所述基体厚度方向的至少一端；

第一电极：设于所述读取面上；

增益区：与所述第一电极相邻设置；

第二电极：设于所述接收面上；

绝缘层：位于所述基体上未布置电极的表面；

所述增益区包含P区与N区，所述P区与所述N区的掺杂浓度不一致。

本申请设计的探测器通过解耦光吸收和载流子传输来打破性能权衡以使光子/粒子入射方向与载流子收集方向解耦进而改善探测器的抗辐照性和响应时间。

在一些实施方式中，所述读取面与接收面设于所述基体厚度方向的一端；

优选地，所述第二电极为沟槽电极；

优选地，所述沟槽电极环绕所述第一电极设置；

优选地，所述沟槽电极贯通所述基体；

优选地，所述沟槽电极为圆环形柱体或多边环形柱体，所述多边环形柱体为三棱柱体、方体或六棱柱体中的任一种。

在一些实施方式中，所述读取面与接收面上未布置电极的表面设有绝缘层。

在一些实施方式中，所述读取面与接收面设于所述基体厚度方向的两端；

优选地，所述绝缘层绕所述基体的外周面布置。

在一些实施方式中，所述读取面与接收面设于所述基体厚度方向的两端；

优选地，所述第二电极绕所述基体的外周面布置。

在一些实施方式中，所述增益区包含P-N结形成的掺杂区，所述N区为N型重度掺杂，所述P区为P型轻度掺杂；

优选地，所述N型重度掺杂的掺杂浓度为1×10¹⁸/cm²～1×10²⁰/cm²；

优选地，所述P型轻度掺杂的掺杂浓度为1×10¹⁶/cm²～1×10¹⁷/cm²。

在一些实施方式中，所述探测器还包括掺杂区，所述掺杂区绕所述增益区的外周面布置。

在一些实施方式中，沿所述基体厚度方向，所述增益区位于所述第一电极一侧且连接所述第一电极。

在一些实施方式中，所述探测器还包括电连接所述第一电极的第一引出端与电连接所述第二电极的第二引出端，所述第一引出端与所述第二引出端均设置在所述基体的表面。

在一些实施方式中，所述基体的材质为半导体材料，所述半导体材料为Si、Ge、GaN、SiC、HgI₂、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI₂或AlSb中的一种或两种以上；

和/或；

所述绝缘层的材质包含氧化硅或氮氧化硅。

本申请的第二方面是提供一种光电倍增型探测器的制备方法，包括：

提供基体；

在基体的读取面端和接收面端生长绝缘层；

对绝缘层刻蚀形成沟槽；

对沟槽进行离子注入用于在读取面端形成第一掺杂区及第二掺杂区，所述第一掺杂区与所述第二掺杂区形成增益区；在接收面端形成第三掺杂区；

在第一掺杂区生长导电金属用于形成第一导电金属层，在第三掺杂区生长导电金属用于形成第二导电金属层；

所述第一掺杂区与所述第一导电金属层配合形成第一电极；

所述第三掺杂区与所述第二导电金属层配合形成第二电极。

本申请设计的工艺可以通过调整基体的旋转角度和/或调整注入掺杂离子的入射角度和/或调整注入掺杂离子的次数和/或调整注入掺杂离子的能量等以改善掺杂离子的分布；改善了现有填充方式不均匀等现象。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的附图标记表示相同的部件。在附图中：

图1示意性地示出了本申请部分实施例的光电倍增型探测器的一种结构示意图；

图2为图1的剖视图；

图3示意性地示出了本申请部分实施例的另一种光电倍增型探测器的结构示意图；

图4为图3的剖视图；

图5示意性地示出了本申请部分实施例的另一种光电倍增型探测器的结构示意图；

图6为图5的剖视图；

图7示意性地示出了本申请部分实施例的另一种光电倍增型探测器的结构示意图；

图8示意性地示出了本申请部分实施例的另一种光电倍增型探测器的结构示意图；

图9示意性地示出了本申请部分实施例的另一种光电倍增型探测器的结构示意图；

图10示意性地示出了本申请部分实施例的一种光电倍增型探测器的制备工艺流程图；

图11示意性地示出了本申请部分实施例的另一种光电倍增型探测器的制备工艺流程图；

图12示意性地示出了本申请部分实施例的另一种光电倍增型探测器的制备工艺流程图。

附图中各标号表示如下：

1000、探测器；100、基体；

100a、读取面；100a-1、第一掺杂区；100a-2、第一导电金属层；100a-3、第一引出端；100a-4、第二掺杂区；

100b、接收面；100b-1、第三掺杂区；100b-2、第二导电金属层；100b-3、第二引出端；

10、第一电极；

20、增益区；

30、第二电极；30a、沟槽电极；

40、绝缘层；

50、第四掺杂区。

术语解释及英文简写含义：

Bosch：属于深硅刻蚀工艺的其中一种，其由Laemer和Schilp发明，并由RobertBosch Gmbh在1996年申请专利的交替往复式工艺是目前应用最广泛且发展最成熟的深硅刻蚀工艺，它在单纯的反应离子刻蚀工艺中加入了与之交替进行的沉积过程，从而保护侧壁不被刻蚀，得到高深度的垂直侧壁，并在保持很高刻蚀选择比的情况下获得了更高的深宽比。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本申请做进一步说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

目前三维柱状电极硅探测器存在电势“鞍点”，死区比例大，为解决该问题，现有技术又公开了三维沟槽电极硅探测器，其利用深硅刻蚀(Bosch)工艺技术在硅体内刻蚀深槽，该深槽也可以称为沟槽，并在深槽内利用原位掺杂或离子注入掺杂，形成沟槽电极，相较于传统三维柱状电极硅探测器，同型柱状电极之间的鞍区消失，这里的鞍区又称为低电场死区。在鞍区消失以后，电场分布更加均匀，并且由于沟槽电极将中央读出电极完全包围，使得相邻像素单元间串扰极低。然而现有的三维沟槽电极硅探测器为PIN结结构的探测器，无倍增效应。使得其抗辐照性和响应时间等不是十分理想。

雪崩探测器(APD)具有良好的抗辐照性和时间分辨率，其在反向偏压下，在耗尽区因热产生的电子由电场得到了动能，可以破坏键而产生电子空穴键合。这些新产生的电子和空穴，可由电场获得动能，并产生新的电子-空穴对，即只要电场足够大，这种碰撞就会1到2,2到4,4到8，这就是PIN型一个光子最多能吸收后生成一个载流子，而有了雪崩效果，一个光子就可以生成许多许多的载流子。

基于以上考虑，为解决现有探测器的抗辐照性和响应时间等不是十分理想的的问题。根据上述设计理念并进行相关的实验探究得到了一种光电倍增型探测器及其制备方法。

首先，本申请提供了一种光电倍增型探测器，该光电倍增型探测器包括基体，该基体具备读取面与接收面，读取面与接收面设于基体厚度方向的至少一端；该光电倍增型探测器还包括第一电极、增益区及第二电极，其中，第一电极设于读取面上，增益区与第一电极相邻设置，而第二电极设于接收面上，增益区包含P区与N区，P区与N区的掺杂浓度不一致。本申请的光电倍增型探测器还包括绝缘层，该绝缘层位于基体上未布置电极的表面。

本申请的基体厚度为本领域常规中指代的厚度概念，且说明书附图示意的z方向为基体厚度方向。

本申请选择设置增益区，且该增益区与第一电极相邻设置，该增益区包含P-N结形成的掺杂区，本申请通过解耦光吸收和载流子传输来打破性能权衡以使光子/粒子入射方向与载流子收集方向解耦进而改善探测器的抗辐照性和响应时间。

本申请设计的探测器，在电极的读出电路附近形成局部高电场，进而改善器件的抗辐照性与信号放大能力，比如时间分辨率提高，响应速度加快等。

本申请在一些实施例中给出了光电倍增型探测器的其中一种结构示意图，如图1、图2示意；该探测器1000包括基体100，该基体100具备接收面100b与读取面100a，接收面100b与读取面100a设于基体100厚度方向的一端；该光电倍增型探测器还包括第一电极10、增益区20及第二电极30，其中，第一电极10设于读取面100a上，增益区20与第一电极10相邻设置，该增益区20包含第一掺杂区100a-1与第二掺杂区100a-4形成的P-N结，该P-N结形成的掺杂区为N型重度掺杂与P型轻度掺杂形成；在一些实施例中，N型重度掺杂的掺杂浓度为1×10¹⁸/cm²～1×10²⁰/cm²；在这些实施例中，P型轻度掺杂的掺杂浓度为1×10¹⁶/cm²～1×10¹⁷/cm²。与此同时，第二电极30设于接收面100b上。具体的，该第二电极30为沟槽电极30a，且沟槽电极30a环绕第一电极10设置，与此同时，该沟槽电极30a贯通基体100以进一步降低死区比例进而使电场分布更加均匀，在分布均匀的电场中，载流子的扩散、收集的一致性提高，提高了信号收集时间的一致性，同时将探测单元形成阵列时，由于单元的填充因子高，且像素隔离性好，单元之间无串扰。此外，虽然图1中示意出了沟槽电极为圆环形柱体，但沟槽电极还包含但不限于多边环形柱体，其中，该多边环形柱体为三棱柱体、方体或六棱柱体中的任一种。本申请在一些实施例中还公开了沟槽电极未贯通基体的设计方式。

结合图2可知，在接收面100b与读取面100a上未布置电极的表面设有绝缘层40，且沿基体厚度方向，增益区20位于第一电极10一侧且连接第一电极10，在增益区20的外周还设有第四掺杂区50，该第四掺杂区50绕增益区20的外周面布置。

本申请在一些实施例中给出了光电倍增型探测器的另一种结构示意图，如图3、图4示意；该探测器1000包括基体100，该基体100具备接收面100b与读取面100a，接收面100b与读取面100a设于基体100厚度方向的两端；该光电倍增型探测器还包括第一电极10、增益区20及第二电极30，其中，第一电极10设于读取面100a上，增益区20与第一电极10相邻设置，该增益区20包含第一掺杂区100a-1与第二掺杂区100a-4形成的P-N结，该P-N结形成的掺杂区为N型重度掺杂与P型轻度掺杂形成；在一些实施例中，N型重度掺杂的掺杂浓度为1×10¹⁸/cm²～1×10²⁰/cm²；在这些实施例中，P型轻度掺杂的掺杂浓度为1×10¹⁶/cm²～1×10¹⁷/cm²。与此同时，第二电极30设于接收面100b上。具体的，绝缘层40绕基体100的外周面布置。

结合图4可知，沿基体100厚度方向，增益区20位于第一电极10一侧且连接第一电极10，该第一电极10包含第一掺杂区100a-1与第一导电金属层100a-2，第一掺杂区100a-1与第一导电金属层100a-2配合形成第一电极10；在增益区20的外周还设有第四掺杂区50，该第四掺杂区50绕增益区20的外周面布置，结合图4还可知，第二电极30包含第三掺杂区100b-1与第二导电金属层100b-2，第三掺杂区100b-1与第二导电金属层100b-2配合形成第二电极30。

本申请在一些实施例中给出了光电倍增型探测器的另一种结构示意图，如图5、图6示意；该探测器包括基体100，该基体100具备接收面100b与读取面100a，接收面100b与读取面100a设于基体100厚度方向的两端；该光电倍增型探测器还包括第一电极10、增益区20及第二电极30，其中，第一电极10设于读取面100a上，增益区20与第一电极10相邻设置，该增益区20包含第一掺杂区100a-1与第二掺杂区100a-4形成的P-N结，该P-N结形成的掺杂区为N型重度掺杂与P型轻度掺杂形成；在一些实施例中，N型重度掺杂的掺杂浓度为1×10¹⁸/cm²～1×10²⁰/cm²；在这些实施例中，P型轻度掺杂的掺杂浓度为1×10¹⁶/cm²～1×10¹⁷/cm²。与此同时，第二电极30设于接收面100b上。具体的，绝缘层绕40基体100的外周面布置。

在本申请的一些实施例中，第二掺杂区100a-4与绝缘层40靠近且接触，图6示意，第二掺杂区100a-4的顶面与侧面等均与绝缘层40靠近且接触。

结合图6可知，沿基体100厚度方向，增益区20位于第一电极10一侧且连接第一电极10，该第一电极10包含第一掺杂区100a-1与第一导电金属层100a-2，第一掺杂区100a-1与第一导电金属层100a-2配合形成第一电极10；且增益区20绕第一电极10的外周面设置以包裹第一电极10。

结合图6还可知，第二电极30包含第三掺杂区100b-1与第二导电金属层100b-2，第三掺杂区100b-1与第二导电金属层100b-2配合形成第二电极30。

本申请在一些实施例中公开了其他光电倍增型探测器的结构示意图，如图7示意，该探测器的结构与图4不同之处在于，第二电极不直接接触沿基体外周面设置的绝缘层，在第二电极长度或宽度方向的外端设有绝缘层，该位置处的绝缘层与沿基体外周面设置的绝缘层之间存在间隙。该设计方式方便工艺制备时降低基体掉落的概率。

本申请在一些实施例中公开了如图8、图9示意的具备其他结构的光电倍增型探测器，结合图8可知，该探测器与图6示意的探测器不同之处在于在基体的外周面还布置有第二电极。同理，结合图9可知，该探测器与图4示意的探测器不同之处在于在基体的外周面还布置有第二电极。该设计方式也方便了制备工艺。

在本申请的一些实施例中，探测器还包括电连接第一电极的第一引出端与电连接第二电极的第二引出端，第一引出端与第二引出端均设置在基体的表面；本申请在一些实施例中详细公开了第一电极、第二电极的外电路连接情况，本申请在这些实施例中还公开了第一引出端与第二引出端的材质包含但不限于Al、Cu、Al-Cu合金中的任一种。本申请在这些实施例中还公开了第一导电金属层、第二导电金属层的材质包含但不限于Al、Cu、Al-Cu合金中的任一种。

在本申请的一些实施例中，第四掺杂区包含但不限于N型轻度掺杂，N型重度掺杂的掺杂浓度为1×10¹⁶/cm²～1×10¹⁷/cm²。

在本申请的一些实施例中，绝缘层的材质包含但不限于氧化硅或氮氧化硅，还可以包含其他绝缘性良好且刻蚀选择比高的材料。

在本申请的一些实施例中，基体的材质为半导体材料，且半导体材料为Si、Ge、GaN、SiC、HgI₂、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI₂或AlSb中的一种或两种以上。

本申请的第二方面是公开了一种图2示意的光电倍增型探测器的制备方法，该制备方法包括图10示意的工艺流程：

(1a)提供基体，比如选择硅基体，该硅基体包含但不限于体硅、SOI、应变硅、超纯高阻硅、外延硅、GeSi中的任一种，也可以采用三五族材料或其他材料。本申请还公开了对基体进行减薄及抛光处理，其中，减薄及抛光处理为本领域常规任意形式工艺，本申请不作赘述。得到厚度为微米至几十微米不等的硅晶圆；

(1b)在硅晶圆的读取面端和接收面端生长绝缘层；该绝缘层可以是二氧化硅膜层，该二氧化硅膜层的厚度，本实施例不作特殊限定；且绝缘层的生长方式包含但不限于沉积等；

(1c)在基体的外周刻蚀环形沟槽；本申请在一些实施例中选择以沟槽开口朝上为例，实际上本申请对沟槽的开口方向并不限制。这一步可以采用典型的光刻和刻蚀结合的方式，包括掩膜、曝光、显影等工序，也可以采用其他气体刻蚀、等离子体刻蚀等手段。本申请的环形沟槽贯通基体。

(1d)在环形沟槽内形成沟槽电极并在沟槽电极上方形成绝缘层；本申请在一些实施例中选择对沟槽电极进行P型掺杂或N型掺杂。沟槽电极可以是对基体刻蚀后填充的掺杂多晶硅，也可以是刻蚀后的离子注入形成。另外，由于现有的三维探测器还存在因沟槽高深宽比导致的应力大、结构不稳定的问题，因此本申请还可以对沟槽电极的结构进一步改进，例如沟槽电极中央留有中央空腔，以减小应力。当然，若不考虑此因素，沟槽电极也可以充满掺杂半导体或者在掺杂后充满氧化物等绝缘材料(典型的为氧化硅)。另外，对于沟槽电极的“环形”形状特点不作特别限制。

本申请在一些实施例中公开了，在硅基体顶部向下做贯穿的环形沟槽刻蚀，在沟槽电极内侧进行离子注入与氧化(或多晶硅原位掺杂)，电极表面做重掺杂的欧姆接触。在环形沟槽内形成环形的沟槽电极的形成手段包括离子注入或填充原位掺杂的多晶硅等能满足沟槽电极导电性能的材料。另外，由于本申请的三维探测器的沟槽电极通常具有较大的深宽比，因此在填充时需要注意填充的均匀性。在形成电极后还可以覆盖一层氧化膜，以起到绝缘保护作用。

(1e)对位于基体中央位置的绝缘层进行刻蚀形成沟槽；

(1f)对步骤(1e)形成的沟槽进行离子注入用于在读取面表面嵌入形成第二掺杂区域；其中，可以通过调整基体的旋转角度和/或调整注入掺杂离子的入射角度和/或调整注入掺杂离子的次数和/或调整注入掺杂离子的能量以改善掺杂离子的分布；下述的离子注入与这里的描述保持相同或相似；

(1g)对步骤(1f)的沟槽进行离子注入以在第二掺杂区域外周形成第三掺杂区域；

(1h)继续对步骤(1g)的沟槽进行离子注入以在第二掺杂区域上方形成包含第一掺杂区的增益区；

(1i)对沟槽电极上方形成的绝缘层进行刻蚀形成沟槽；

(1j)在第一掺杂区生长导电金属用于形成第一导电金属层，其中，第一导电金属层与第一掺杂区形成第一电极；进一步形成第一电极引出端；

在步骤(1i)中的沟槽内形成第三掺杂区，在第三掺杂区生长导电金属用于形成第二导电金属层，其中，第二导电金属层与第三掺杂区形成第二电极；进一步形成第二电极引出端。

本申请在一些实施例中公开了增益区的形成方式：沿沟槽的外周面注入掺杂离子，再高温退火处理以激活掺杂离子；其中，离子注入完成后，通过快速退火激活杂质离子，消除晶格损伤。

本申请在一些实施例中公开了第三掺杂区的形成方式：沿沟槽的外周面注入掺杂离子，再退火处理以激活掺杂离子。

本申请在一些实施例中公开了一种图4示意的光电倍增型探测器的制备方法，该制备方法包括图11示意的工艺流程：

(2a)提供基体，比如选择硅基体，该硅基体包含但不限于体硅、SOI、应变硅、超纯高阻硅、外延硅、GeSi中的任一种，也可以采用三五族材料或其他材料。本申请还公开了对基体进行减薄及抛光处理，其中，减薄及抛光处理为本领域常规任意形式工艺，本申请不作赘述。得到厚度为微米至几十微米不等的硅晶圆；

(2b)在硅晶圆的外周面生长绝缘层，及在硅晶圆的中央位置进行离子注入以进行基体掺杂形成第二掺杂区；该绝缘层可以是二氧化硅膜层，该二氧化硅膜层的厚度，本实施例不作特殊限定；且绝缘层的生长方式包含但不限于沉积等；

(2c)沿第二掺杂区外周进行离子注入以进行基体掺杂形成第四掺杂区；

(2d)继续对第二掺杂区进行离子注入以形成第一掺杂区，其中，第一掺杂区与第二掺杂区相邻设置且第一掺杂区位于第二掺杂区上方；

(2e)在基体的顶面及底面均生长绝缘层，该绝缘层同步骤(2b)；

(2f)对基体的顶面绝缘层及底面绝缘层进行刻蚀以形成沟槽；

(2g)在第一掺杂区上方的沟槽内生长导电金属用于形成第一导电金属层，其中，第一导电金属层与第一掺杂区形成第一电极；进一步形成第一电极引出端；

在步骤(2f)中的底面沟槽内形成第三掺杂区，在第三掺杂区生长导电金属用于形成第二导电金属层，其中，第二导电金属层与第三掺杂区形成第二电极；进一步形成第二电极引出端。

本申请在一些实施例中公开了一种图7示意的光电倍增型探测器的制备方法，该制备方法包括图12示意的工艺流程：

(3a)提供基体，比如选择硅基体，该硅基体包含但不限于体硅、SOI、应变硅、超纯高阻硅、外延硅、GeSi中的任一种，也可以采用三五族材料或其他材料。本申请还公开了对基体进行减薄及抛光处理，其中，减薄及抛光处理为本领域常规任意形式工艺，本申请不作赘述。得到厚度为微米至几十微米不等的硅晶圆；

(3b)在硅晶圆的外周面生长绝缘层，及在硅晶圆的中央位置进行离子注入以进行基体掺杂形成第二掺杂区；该绝缘层可以是二氧化硅膜层，该二氧化硅膜层的厚度，本实施例不作特殊限定；且绝缘层的生长方式包含但不限于沉积等；

(3c)沿第二掺杂区外周进行离子注入以进行基体掺杂形成第四掺杂区；

(3d)继续对第二掺杂区进行离子注入以形成第一掺杂区，其中，第一掺杂区与第二掺杂区相邻设置且第一掺杂区位于第二掺杂区上方；

(3e)对基体的底面进行刻蚀形成沟槽；

(3f)在步骤(3e)的沟槽内生长绝缘层，在基体的顶面生长绝缘层；

(3g)对步骤(3f)的绝缘层进行刻蚀以形成沟槽；

在第一掺杂区上方的沟槽内生长导电金属用于形成第一导电金属层，其中，第一导电金属层与第一掺杂区形成第一电极；进一步形成第一电极引出端；

在基体底面沟槽内形成第三掺杂区，在第三掺杂区生长导电金属用于形成第二导电金属层，其中，第二导电金属层与第三掺杂区形成第二电极；进一步形成第二电极引出端。

综上所述，本申请设计的雪崩探测器有利于改善器件的抗辐照性与信号放大能力，比如时间分辨率提高，响应速度加快等。与此同时，本申请设计的工艺制备方法能够改善深槽多晶硅填充带来的应力问题，提高填充因子以使填充结果更加均匀，且本申请设计的工艺制备方法工艺并不复杂，可实现性比较高

应理解的是，文中使用的术语仅出于描述特定示例实施方式的目的，而无意于进行限制。除非上下文另外明确地指出，否则如文中使用的单数形式“一”、“一个”以及“所述”也可以表示包括复数形式。术语“包括”、“包含”、“含有”以及“具有”是包含性的，并且因此指明所陈述的特征、步骤、操作、元件和/或部件的存在，但并不排除存在或者添加一个或多个其它特征、步骤、操作、元件、部件、和/或它们的组合。文中描述的方法步骤、过程、以及操作不解释为必须要求它们以所描述或说明的特定顺序执行，除非明确指出执行顺序。还应当理解，可以使用另外或者替代的步骤。以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种光电倍增型探测器，其特征在于：包括：

基体：具备读取面与接收面，所述读取面与接收面设于所述基体厚度方向的至少一端；

第一电极：设于所述读取面上；

增益区：与所述第一电极相邻设置；

第二电极：设于所述接收面上；

绝缘层：位于所述基体上未布置电极的表面；

所述增益区包含P区与N区，所述P区与所述N区的掺杂浓度不一致。

2.根据权利要求1所述的探测器，其特征在于：所述读取面与接收面设于所述基体厚度方向的一端；

优选地，所述第二电极为沟槽电极；

优选地，所述沟槽电极环绕所述第一电极设置；

优选地，所述沟槽电极贯通所述基体；

优选地，所述沟槽电极为圆环形柱体或多边环形柱体，所述多边环形柱体为三棱柱体、方体或六棱柱体中的任一种。

3.根据权利要求1所述的探测器，其特征在于：所述读取面与接收面设于所述基体厚度方向的两端；

优选地，所述绝缘层绕所述基体的外周面布置。

4.根据权利要求1所述的探测器，其特征在于：所述读取面与接收面设于所述基体厚度方向的两端；

优选地，所述第二电极绕所述基体的外周面布置。

5.根据权利要求1～4中任一项所述的探测器，其特征在于：所述增益区包含P-N结形成的掺杂区，所述N区为N型重度掺杂，所述P区为P型轻度掺杂；

优选地，所述N型重度掺杂的掺杂浓度为1×10¹⁸/cm²～1×10²⁰/cm²；

优选地，所述P型轻度掺杂的掺杂浓度为1×10¹⁶/cm²～1×10¹⁷/cm²。

6.根据权利要求1～4中任一项所述的探测器，其特征在于：所述探测器还包括绕所述增益区的外周面布置的掺杂区。

7.根据权利要求1～4中任一项所述的探测器，其特征在于：沿所述基体厚度方向，所述增益区位于所述第一电极一侧且连接所述第一电极。

8.根据权利要求1～4中任一项所述的探测器，其特征在于：

所述探测器还包括电连接所述第一电极的第一引出端与电连接所述第二电极的第二引出端，所述第一引出端与所述第二引出端均设置在所述基体的表面。

9.根据权利要求1～4中任一项所述的探测器，其特征在于：

所述基体的材质为半导体材料，所述半导体材料为Si、Ge、GaN、SiC、HgI₂、GaAs、TiBr、CdTe、CdZnTe、CdSe、GaP、HgS、PbI₂或AlSb中的一种或两种以上；

和/或；

所述绝缘层的材质包含氧化硅或氮氧化硅。

10.一种光电倍增型探测器的制备方法，其特征在于：包括：

提供基体；

在基体的读取面端和接收面端生长绝缘层；

对绝缘层刻蚀形成沟槽；

对沟槽进行离子注入用于在读取面端形成第一掺杂区及第二掺杂区，所述第一掺杂区与所述第二掺杂区形成增益区；在接收面端形成第三掺杂区；

在第一掺杂区生长导电金属用于形成第一导电金属层，在第三掺杂区生长导电金属用于形成第二导电金属层；

所述第一掺杂区与所述第一导电金属层配合形成第一电极；

所述第三掺杂区与所述第二导电金属层配合形成第二电极。