CN110690235B - 一种探测器阵列芯片及其制备方法 - Google Patents
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Abstract
本申请适用于半导体芯片技术领域，提供了一种探测器阵列芯片及其制备方法，其中，所述探测器阵列芯片包括：第一外延层，所述第一外延层包括由两个以上的相互隔离的有源区组成的有源区阵列；第二外延层，形成于所述第一外延层的上表面；第三外延层，形成于所述第二外延层上；上电极层，形成于所述第三外延层上；下电极层，所述下电极层包括与所述有源区的数量一致的下电极，每个所述下电极形成于一个与其对应的有源区的下表面。该探测器阵列芯片采用正面入射和背面封装，具有较高的量子效率，并且封装简单，表面面积的利用率高。
Description
技术领域
本申请属于半导体技术领域，尤其涉及一种探测器阵列芯片及其制备方法。
背景技术
随着科技的迅速发展，人类社会已经进入了高度信息化的智能时代，探测器和传感器在很多应用领域起着越来越重要的角色。基于半导体的固态探测器由于体积小、便于集成等优势在国际上受到越来越多的关注。
然而，大规模探测器阵列，尤其是大规模二维探测器阵列的设计面临着严峻的布线问题。首先，大规模的布线设计难度很大，其次，大规模布线会占据一定的芯片面积，导致芯片的面积利用率降低，而且，布线不合理还会导致像元之间的信号串扰。为解决该问题，一般不采用正面布线，而是采用倒贴封装和背面入射的探测方式。但是，传统的背面入射方式涉及到背面减薄和抛光工艺，由于背面减薄受限，会留下较厚的缓冲层，而且抛光会引起表面粗糙度较大，影响光子吸收，较厚的缓冲层和较大的表面粗糙度导致探测器的量子效率较低。
发明内容
有鉴于此，本申请提供了一种探测器阵列芯片及其制备方法，以解决现有技术中的探测器阵列芯片布线难以及芯片的面积利用率低的问题。
本申请实施例的第一方面，提供了一种探测器阵列芯片，所述探测器阵列芯片包括：
第一外延层，所述第一外延层包括由两个以上的相互隔离的有源区组成的有源区阵列；
第二外延层，形成于所述第一外延层的上表面；
第三外延层，形成于所述第二外延层上；
上电极层，形成于所述第三外延层上；
下电极层，所述下电极层包括与所述有源区的数量一致的下电极，每个所述下电极形成于一个与其对应的有源区的下表面。
基于第一方面，在第一种可能的实现方式中，所述第一外延层为重掺杂的P型半导体外延层，所述第二外延层为轻掺杂的N型半导体外延层，所述第三外延层为重掺杂的N型半导体外延层，所述上电极层为N型电极，所述下电极层为P型电极；或者，
所述第一外延层为重掺杂的N型半导体外延层，所述第二外延层为轻掺杂的P型半导体外延层，所述第三外延层为重掺杂的P型半导体外延层，所述上电极层为P型电极，所述下电极层为N型电极。
基于第一方面第一种可能的实现方式，在第二种可能的实现方式中，所述有源区之间采用台面刻蚀或离子注入的方式进行隔离。
基于第一方面第二种可能的实现方式，在第三种可能的实现方式中，所述有源区的下表面为圆形，该圆形的直径范围在10微米至300微米之间，且，相邻有源区之间的间隔在10微米至300微米之间。
基于第一方面及第一方面上述任一种可能的实现方式，在第四种可能的实现方式中，所述探测器阵列芯片还包括增透膜层，所述增透膜层覆盖于所述第三外延层上除所述上电极层之外的区域。
基于第一方面及第一方面上述任一种可能的实现方式，在第五种可能的实现方式中，所述探测器阵列芯片还包括钝化层，所述钝化层覆盖于所述探测器阵列芯片的下表面除所述下电极层之外的区域。
本申请实施例的第二方面，提供了一种探测器阵列芯片的制备方法，所述制备方法包括：
制备半导体外延晶片，其中，所述半导体外延晶片由下至上依次包括衬底、第一外延层、第二外延层和第三外延层；
在所述第三外延层上蒸镀金属并退火，形成上电极层；
去除所述衬底，露出所述第一外延层的下表面；
在所述第一外延层的下表面制备掩膜层，在所述掩膜层涂覆光刻胶并进行光刻，形成图形化的有源区阵列窗口；
对所述第一外延层除所述有源区阵列窗口之外的区域，采用台面蚀刻或者离子注入进行隔离，形成由两个以上的相互隔离的有源区组成的有源区阵列；
去除所述光刻胶和所述掩膜层；
在所述有源区阵列的各有源区的下表面蒸镀金属并退火，形成下电极层。
基于第二方面，在第一种可能的实现方式中，所述第一外延层为重掺杂的P型半导体外延层，所述第二外延层为轻掺杂的N型半导体外延层，所述第三外延层为重掺杂的N型半导体外延层，所述上电极层为N型电极，所述下电极层为P型电极；或者，
所述第一外延层为重掺杂的N型半导体外延层，所述第二外延层为轻掺杂的P型半导体外延层，所述第三外延层为重掺杂的P型半导体外延层，所述上电极层为P型电极，所述下电极层为N型电极。
基于第二方面第一种可能的实现方式，在第二种可能的实现方式中，所述有源区的下表面为圆形，该圆形的直径范围在10微米至300微米之间，且，相邻有源区之间的间隔在10微米至300微米之间。
基于第二方面及第二方面任一种可能的实现方式，在第三种可能的实现方式中，所述制备方法还包括：
在所述第三外延层上沉积增透膜层，并刻蚀出上电极窗口；和/或，
在所述探测器阵列芯片的下表面沉积钝化层，并刻蚀出下电极窗口。
本申请与现有技术相比存在的有益效果是：
本申请提供的探测器阵列芯片包括第一外延层，所述第一外延层包括由两个以上的相互隔离的有源区组成的有源区阵列；第二外延层，形成于所述第一外延层的上表面；第三外延层，形成于所述第二外延层上；上电极层，形成于所述第三外延层上；下电极层，所述下电极层包括与所述有源区的数量一致的下电极，每个所述下电极形成于一个与其对应的有源区的下表面。该探测器阵列芯片可以采用正面入射的方式，其第三外延层形成有上电极层的一面即为入射面，一方面，由于采用正面入射，无需进行背面减薄和抛光工艺，不影响光子吸收，故具有较高的量子效率；另一方面，其第一外延层的有源区阵列形成于探测器阵列芯片的背面，便于背面封装，即可以直接通过背面有源区的下电极层实现点对点方式的封装，从而解决了探测器阵列芯片的布线问题，提高了芯片的面积利用率。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例1提供的探测器阵列芯片的结构的俯视示意图；
图2是图1所示实施例的探测器阵列芯片的AA′方向的剖面示意图；
图3是本申请实施例2提供的探测器阵列芯片的结构的俯视示意图；
图4是图3所示实施例的探测器阵列芯片的AA′方向的剖面示意图。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图通过具体实施例来进行说明。
实施例1：
参见图1及图2，其中，图1是本申请实施例1提供的探测器阵列芯片的结构的俯视示意图，图2是图1所示实施例的探测器阵列芯片的AA′方向的剖面示意图。
如图1及图2所示，该探测器阵列芯片采用台面隔离结构，包括：第一外延层11，第一外延层11包括由两个以上的相互隔离的有源区(11-1，11-2，…11-n)组成的有源区阵列；第二外延层12，形成于第一外延层11的上表面；第三外延层13，形成于第二外延层12上；上电极层，形成于所述第三外延层上，上电极层可以包括两个以上的上电极，如图1及图2所示的上电极14-1和上电极14-2；下电极层，下电极层可以包括与所述有源区的数量一致的下电极(15-1，15-2，…，15-n)，每个所述下电极形成于一个与其对应的有源区的下表面。
本申请实施例提供的探测器阵列芯片可以采用正面入射的方式，其第三外延层形成有上电极层的一面即为入射面，一方面，由于采用正面入射，无需进行背面减薄和抛光工艺，不影响光子吸收，故具有较高的量子效率；另一方面，其第一外延层的有源区阵列形成于探测器阵列芯片的背面，便于背面封装，即可以直接通过背面有源区的下电极层实现点对点方式的封装，从而解决了探测器阵列芯片的布线问题，提高了芯片的面积利用率。
在一个实现方式中，第一外延层11可以为重掺杂的P型半导体外延层，第二外延层12可以为轻掺杂的N型半导体外延层，第三外延层13可以为重掺杂的N型半导体外延层，上电极层可以为N型电极(欧姆接触电极)，下电极层可以为P型电极(欧姆接触电极)。
在另一个实现方式中，第一外延层11可以为重掺杂的N型半导体外延层，第二外延层12可以为轻掺杂的P型半导体外延层，第三外延层13可以为重掺杂的P型半导体外延层，上电极层可以为P型电极(欧姆接触电极)，下电极层可以为N型电极(欧姆接触电极)。
在本实施例中，有源区阵列的有源区之间采用台面刻蚀方式进行隔离，相邻两个有源区之间的隔离区(台面之间的区域)延伸(向上)至第二外延层12。
在一个实现方式中，各个有源区可以为圆柱状台面结构，圆柱的根部(向上)延伸至第二外延层12，圆柱之间的区域为隔离区，圆柱的下表面为圆形的有源区，有源区的直径D的范围可以在10微米至300微米之间，相邻有源区之间的间隔L可以在10微米至300微米之间。
在一个实现方式中，探测器阵列芯片还可以包括增透膜层16，所述增透膜层覆盖于第三外延层13上除所述上电极层之外的区域，增透膜层16的存在可以减小入射光在探测器阵列芯片的入射面上的反射，从而增加了进入探测器阵列芯片的有源区的入射光子量，达到了提高探测器阵列芯片的量子效率的目的。
在一个实现方式中，所述探测器阵列芯片还可以包括钝化层17，钝化层17覆盖于探测器阵列芯片的下表面除所述下电极层之外的区域。例如，在台面隔离结构中，钝化层17覆盖有源区阵列中每个圆柱状有源区的侧面及该圆柱状有源区延伸至的第二外延层的下表面，钝化层17可以抑制探测器阵列芯片的表面漏电，减小暗电流。
实施例2：
参见图3及图4，其中，图3是本申请实施例2提供的探测器阵列芯片的结构的俯视示意图，图4是图3所示实施例的探测器阵列芯片的AA′方向的剖面示意图。
如图3及图4所示，该探测器阵列芯片采用离子注入隔离结构，图3中的斜线区域即指示探测器阵列芯片下表面的有源区之间的离子注入隔离区域，该探测器阵列芯片同样包括：第一外延层11，第一外延层11包括由两个以上的相互隔离的有源区(11-1，11-2，…11-n)组成的有源区阵列；第二外延层12，形成于第一外延层11的上表面；第三外延层13，形成于第二外延层12上；上电极层，形成于所述第三外延层上，上电极层可以包括两个以上的上电极，如图1及图2所示的上电极14-1和上电极14-2；下电极层，下电极层可以包括与所述有源区的数量一致的下电极(15-1，15-2，…，15-n)，每个所述下电极形成于一个与其对应的有源区的下表面。
在一个实现方式中，第一外延层11可以为重掺杂的P型半导体外延层，第二外延层12可以为轻掺杂的N型半导体外延层，第三外延层13可以为重掺杂的N型半导体外延层，上电极层可以为N型电极，下电极层可以为P型电极。
在另一个实现方式中，第一外延层11可以为重掺杂的N型半导体外延层，第二外延层12可以为轻掺杂的P型半导体外延层，第三外延层13可以为重掺杂的P型半导体外延层，上电极层可以为P型电极，下电极层可以为N型电极。
在本实施例中，有源区阵列的有源区之间采用离子注入的方式进行隔离，相邻两个有源区之间的隔离区(离子注入隔离区，如图4中的斜线区域)延伸(向上)至第二外延层12，即隔离区的离子注入的深度可以达到第二外延层12。
在一个实现方式中，各个有源区(非离子注入隔离区)可以为圆柱状台面结构，圆柱的下表面为圆形的有源区，有源区的直径D的范围可以在10微米至300微米之间，相邻有源区之间的间隔L可以在10微米至300微米之间。
在一个实现方式中，探测器阵列芯片还可以包括增透膜层16，所述增透膜层覆盖于第三外延层13上除所述上电极层之外的区域，增透膜层16的存在可以减小入射光在探测器阵列芯片的入射面上的反射，从而增加了进入探测器阵列芯片的有源区的入射光子量，达到了提高探测器阵列芯片的量子效率的目的。
在一个实现方式中，所述探测器阵列芯片还可以包括钝化层17，钝化层17覆盖于探测器阵列芯片的下表面除所述下电极层之外的区域。例如，在台面隔离结构中，钝化层17覆盖有源区阵列中每个圆柱状有源区的侧面及该圆柱状有源区延伸至的第二外延层的下表面，钝化层17可以抑制探测器阵列芯片的表面漏电，减小暗电流。
本申请实施例中，P型和N型分别用于表示不同的半导体材料，P型表示空穴型半导体，N型表示电子型半导体。
实施例3：
本申请实施例提供的探测器阵列芯片可以通过以下步骤制备得到：
制备半导体外延晶片，其中，所述半导体外延晶片由下至上依次包括衬底、第一外延层、第二外延层和第三外延层；
在所述第三外延层上蒸镀金属并退火，形成上电极层；
去除所述衬底，露出所述第一外延层的下表面；在一种实现方式中，可以将半导体外延芯片的上表面贴在一个上支撑板上，然后去除下方的衬底，直至露出第一外延层；
在所述第一外延层的下表面制备掩膜层，在所述掩膜层涂覆光刻胶并进行光刻，形成图形化的有源区阵列窗口；
对所述第一外延层除有源区阵列窗口之外的区域，采用台面蚀刻或者离子注入进行隔离，形成由两个以上的相互隔离的有源区组成的有源区阵列；其中，采用台面刻蚀的方式进行隔离可以形成台面阵列状的有源区阵列，采用离子注入的方式无需对第一外延层进行刻蚀，而是以离子注入区域为隔离区，以未进行离子注入的区域为有源区形成有源区阵列。
去除所述光刻胶和所述掩膜层；
在所述有源区阵列的各有源区的下表面蒸镀金属并退火，形成下电极层。
其中，所述第一外延层可以为重掺杂的P型半导体外延层，所述第二外延层可以为轻掺杂的N型半导体外延层，所述第三外延层可以为重掺杂的N型半导体外延层，所述上电极层可以为N型电极，所述下电极层可以为P型电极；或者，
所述第一外延层可以为重掺杂的N型半导体外延层，所述第二外延层可以为轻掺杂的P型半导体外延层，所述第三外延层可以为重掺杂的P型半导体外延层，所述上电极层可以为P型电极，所述下电极层可以为N型电极。
其中，所述有源区的下表面可以为圆形，该圆形的直径范围可以在10微米至300微米之间，且，相邻有源区之间的间隔可以在10微米至300微米之间。
在一种实现方式中，在形成上电极层之后，所述制备方法还可以包括：在所述第三外延层上沉积增透膜层，并刻蚀出上电极窗口。
在一种实现方式中，在形成下电极层之后，所述制备方法还可以包括：在所述探测器阵列芯片的下表面沉积钝化层，并刻蚀出下电极窗口。
在本申请实施例中，半导体外延材料可以采用为碳化硅(SiC)、氮化镓(GaN)、硅(Si)、砷化镓(GaAs)或者磷化铟(InP)。
在本申请实施例中，重掺杂层的掺杂浓度可以在1×1018cm-3～1×1020cm-3之间，轻掺杂层的掺杂浓度可以在1×1015cm-3～1×1017cm-3之间。
在本申请实施例中，第一外延层的厚度可以在1至30微米之间，第二外延层的厚度可以在0.1至15微米之间，第三外延层的厚度可以在0.03至0.3微米之间。
在本申请实施例中，增透膜层可以由二氧化硅(SiO2)、(三氧化二铝)Al2O3、二氧化铪(HfO2)、三氧化二钇(Y2O3)及SiNx材料中的一种或任意几种的组合制成，增透膜层的厚度可以在20纳米～2微米之间。
在本申请实施例中，钝化层可以为二氧化硅(SiO2)、(三氧化二铝)Al2O3、二氧化铪(HfO2)、三氧化二钇(Y2O3)及SiNx中的一种或任意几种的组合制成，钝化层的厚度可以在50纳米～10微米之间。
在本申请实施例中，上述P型电极及N型电极可以由单一金属或多种金属组合制成。
在本申请实施例中，采用台面隔离结构时，隔离台面可以是倾角为90度的垂直结构，也可以是具有非垂直倾角的台面结构。
通过上述步骤制备的探测器阵列芯片可以采用正面入射的方式，其第三外延层形成有上电极层的一面即为入射面，一方面，由于采用正面入射，无需进行背面减薄和抛光工艺，不影响光子吸收，故具有较高的量子效率；另一方面，其第一外延层的有源区阵列形成于探测器阵列芯片的背面，便于背面封装，即可以直接通过背面有源区的下电极层实现点对点方式的封装，从而解决了探测器阵列芯片的布线问题，提高了芯片的面积利用率。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种探测器阵列芯片，其特征在于，所述探测器阵列芯片包括：
第一外延层，所述第一外延层包括由两个以上的相互隔离的有源区组成的有源区阵列；
第二外延层，形成于所述第一外延层的上表面；
第三外延层，形成于所述第二外延层上；
上电极层，形成于所述第三外延层上；
下电极层，所述下电极层包括与所述有源区的数量一致的下电极，每个所述下电极形成于一个与其对应的有源区的下表面；
所述芯片由下至上依次包括第一外延层、第二外延层和第三外延层；
所述探测器阵列芯片采用正面入射的方式，所述第三外延层形成有上电极层的一面为入射面。
2.根据权利要求1所述的探测器阵列芯片，其特征在于，所述第一外延层为重掺杂的P型半导体外延层，所述第二外延层为轻掺杂的N型半导体外延层，所述第三外延层为重掺杂的N型半导体外延层，所述上电极层为N型电极，所述下电极层为P型电极；或者，
所述第一外延层为重掺杂的N型半导体外延层，所述第二外延层为轻掺杂的P型半导体外延层，所述第三外延层为重掺杂的P型半导体外延层，所述上电极层为P型电极，所述下电极层为N型电极。
3.根据权利要求2所述的探测器阵列芯片，其特征在于，所述有源区之间采用台面刻蚀或离子注入的方式进行隔离。
4.根据权利要求3所述的探测器阵列芯片，其特征在于，所述有源区的下表面为圆形，该圆形的直径范围在10微米至300微米之间，且，相邻有源区之间的间隔在10微米至300微米之间。
5.根据权利要求1至4任一项所述的探测器阵列芯片，其特征在于，所述探测器阵列芯片还包括增透膜层，所述增透膜层覆盖于所述第三外延层上除所述上电极层之外的区域。
6.根据权利要求1至4任一项所述的探测器阵列芯片，其特征在于，所述探测器阵列芯片还包括钝化层，所述钝化层覆盖于所述探测器阵列芯片的下表面除所述下电极层之外的区域。
7.一种探测器阵列芯片的制备方法，其特征在于，所述制备方法包括：
制备半导体外延晶片，其中，所述半导体外延晶片由下至上依次包括衬底、第一外延层、第二外延层和第三外延层；
在所述第三外延层上蒸镀金属并退火，形成上电极层；
去除所述衬底，露出所述第一外延层的下表面；
在所述第一外延层的下表面制备掩膜层，在所述掩膜层涂覆光刻胶并进行光刻，形成图形化的有源区阵列窗口；
对所述第一外延层除有源区阵列窗口之外的区域，采用台面蚀刻或者离子注入进行隔离，形成由两个以上的相互隔离的有源区组成的有源区阵列；
去除所述光刻胶和所述掩膜层；
在所述有源区阵列的各有源区的下表面蒸镀金属并退火，形成下电极层。
8.根据权利要求7所述的探测器阵列芯片的制备方法，其特征在于，所述第一外延层为重掺杂的P型半导体外延层，所述第二外延层为轻掺杂的N型半导体外延层，所述第三外延层为重掺杂的N型半导体外延层，所述上电极层为N型电极，所述下电极层为P型电极；或者，
所述第一外延层为重掺杂的N型半导体外延层，所述第二外延层为轻掺杂的P型半导体外延层，所述第三外延层为重掺杂的P型半导体外延层，所述上电极层为P型电极，所述下电极层为N型电极。
9.根据权利要求8所述的探测器阵列芯片的制备方法，其特征在于，所述有源区的下表面为圆形，该圆形的直径范围在10微米至300微米之间，且，相邻有源区之间的间隔在10微米至300微米之间。
10.根据权利要求7至9任一项所述的探测器阵列芯片的制备方法，其特征在于，所述制备方法还包括：
在所述第三外延层上沉积增透膜层，并刻蚀出上电极窗口；和/或，
在所述探测器阵列芯片的下表面沉积钝化层，并刻蚀出下电极窗口。
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