CN117667534A - 存储器异常检测系统、主板、电子装置及异常检测方法 - Google Patents

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Abstract

本申请提供一种存储器异常检测系统、主板、电子装置及异常检测方法。其中，存储器异常检测系统包括处理器、控制模块、存储器及监测模块，存储器包括若干存储单元。处理器通过控制模块电连接至每一存储单元。监测模块电连接至处理器、控制模块及存储单元。监测模块用于监测每一存储单元与控制模块，及控制模块与处理器之间产生的信号的电平，且监测模块根据信号的电平状态确认是否发生异常。本申请提供的存储器异常检测系统，可快速确认发生异常的存储单元，有效降低维修成本。

Description

存储器异常检测系统、主板、电子装置及异常检测方法
技术领域
本发明涉及检测领域，尤其涉及一种存储器异常检测系统、主板、电子装置及异常检测方法。
背景技术
随着大数据和云计算的发展，企业、科研单位等组织对于存储设备的容量需求越来越大。因此服务器中存储器的数量也越来越多。然而，由于每一存储器都连接至计算机主板，如此，当存储器出现故障时，较难快速定位到出现异常的具体某一存储器上。
发明内容
鉴于以上内容，本发明提供了一种快速确定异常的存储器异常检测系统、主板、电子装置及异常检测方法。
本申请第一方面提供一种存储器异常检测系统，包括处理器、控制模块、存储器及监测模块，存储器包括若干存储单元。处理器通过控制模块电连接至每一存储单元。监测模块电连接至处理器、控制模块及存储单元。监测模块用于监测每一存储单元与控制模块，及控制模块与处理器之间产生的信号的电平，且监测模块根据信号的电平状态确认是否发生异常。
本申请第二方面提供一种主板，包括如上任一项所述的存储器异常检测系统。
本申请第三方面提供一种电子装置，包括如上任一项所述的存储器异常检测系统。
本申请第四方面提供一种异常检测方法，应用于存储器异常检测系统，所述存储器异常检测系统包括处理器、监测模块及若干存储单元。异常检测方法包括如下步骤：
获取各存储单元与监测模块，及监测模块与处理器之间产生的第一信号、第二信号、第三信号及第四信号；
检测第一信号、第二信号、第三信号及第四信号的电平状态；
根据检测结果确认处理器或存储单元是否发生异常。
与现有技术相比，上述存储器异常检测系统有利于快速确定内存异常存在，成本更低，操作方法更便捷。
附图说明
图1是本申请一实施例提供的存储器异常检测系统的结构框图。
图2是图1所示存储器异常检测系统的信号流程图。
图3是本申请一实施例提供的异常检测方法的流程示意图。
主要元件符号说明
存储器异常检测系统 100
处理器 10
控制模块 20
存储器 30
存储单元 31
监测模块 40
BMC 50
用户端 200
电子装置 300
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，当一个元件被称为“电连接”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“电连接”另一个元件，它可以是接触连接，例如，可以是导线连接的方式，也可以是非接触式连接，例如，可以是非接触式耦合的方式。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
随着大数据和云计算的发展，企业、科研单位等组织对于存储设备的容量需求越来越大。因此服务器中存储器的数量也越来越多。例如，随着存储技术的发展，现有的服务器中可安装64个双列直插式存储模块(Dual-Inline-Memory-Modules，DIMM)，且该DIMM可以是符合DDR5计算机内存规格的存储器。然而，由于每一存储器都需连接至服务器中的处理器，如此，当存储器出现故障时，较难快速定位到出现异常的存储器，需要花费大量人力和物力对存储器进行检测。
为了解决上述的至少一问题，请参阅图1，本申请实施例提供一种存储器异常检测系统100，运行于电子装置300中。电子装置300可以包括，但不限于台式计算机、笔记本计算机、平板计算机、个人数字助理(PDA)、智能电话、游戏器具、服务器计算机等。
在本申请实施例中，存储器异常检测系统100包括处理器10、控制模块20、存储器30及监测模块40。其中，处理器10通过控制模块20电连接至存储器30。控制模块20用于在上电后进入相应的状态，以与处理器10的工作状态互相配合。处理器10通过控制模块20与存储器30互相确认工作状态，进而调取存储器30储存的数据或控制存储器30执行相应的操作。存储器30包括若干存储单元31。每一存储单元31分别电连接至控制模块20。即在本申请实施例中，存储器30中的若干存储单元31并联连接至控制模块20。处理器10通过控制模块20电连接至每一存储单元31。如此，处理器10可通过控制模块20与任一存储单元31进行工作状态的确认。监测模块40电连接至处理器10、控制模块20及存储器30中的每一存储单元31，用于监测每一存储单元31与控制模块20，及控制模块20与处理器10之间产生的信号的电平状态，且监测模块40根据信号的电平状态确认是否发生异常，并生成相应的监测日志。
本申请提供的存储器异常检测系统100可集成在同一主板(Motherboard，MB)上。当将设置有存储器异常检测系统100的主板安装在对应的计算机上时，可在控制对应的计算机实现相应的功能的同时，实时监测存储器30。
可以理解，处理器10为电子装置300的运算和控制核心，用于解释计算机指令以及处理计算机软件中的数据。在本实施例中，处理器10可为中央处理器(Central ProcessingUnit，CPU)。
在本实施例中，控制模块20及监测模块40可集成在一复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)上。
可以理解，存储器30用于存放数据和程序。在本实施例中，存储器30可以是双倍数据率同步动态随机存取存储器(Double Data Rate Synchronous Dynamic Random AccessMemory，DDR)。示例的，存储器30可以是第五代双倍数据率同步动态随机存取存储器DDR5。
在本申请实施例中，每一存储单元31为一双列直插式存储模块(Dual-Inline-Memory-Modules，DIMM)。其中，电子装置300上电后，控制模块20依次经历第一状态(例如ST_IDLE状态)、第二状态(例如ST_DDRIO状态)、第三状态(例如ST_LINK状态)及第四状态(例如ST_FAULT状态)。在本申请实施例中，第一状态为初始状态，第二状态为待激活状态，第三状态为连接状态。第四状态为故障状态。
请一并参阅图2，电子装置300上电后，且控制模块20进入第三状态时，存储单元31输出第一信号至控制模块20。控制模块20接收到第一信号后，输出第二信号至处理器10。如此，当处理器10接收到第二信号时，可确认存储单元31已正常上电，可开始工作。
处理器10接收到第二信号后，继而输出第三信号至控制模块20。控制模块20接收到第三信号后，继而输出第四信号至存储单元31。如此，存储单元31接收到第四信号时，确认处理器10正常工作。如此，处理器10可对存储器30进行数据调取或写入等操作。
在本申请实施例中，当电子装置300处于运行过程，即电子装置300的控制模块20进入第三状态后，且监测模块40监测到第一信号、第二信号、第三信号及第四信号中的任一的电平状态为第一电平(例如低电平)时，则说明出现异常。可以理解，其中，当控制模块20进入第四状态时，则说明存储器30发生异常。然而，当控制模块20进入除第四状态以外的状态时，则需结合第一信号、第二信号、第三信号及第四信号的电平状态及控制模块20所处的状态来判断异常发生原因。
例如，本申请实施例通过以下若干场景说明在不同状态下判断故障的方法。
第一种场景：在电子装置300运行过程中，当监测模块40监测到第一信号为第一电平，且控制模块20处于第四状态时，则判断存储单元31发生异常。
第二种场景：在电子装置300运行过程中，当监测模块40监测到第一信号为第一电平时，且控制模块20处于第一状态或第二状态时，则判断控制模块20发生异常。
第三种场景：在电子装置300运行过程中，当监测模块40监测到第一信号为第二电平(例如高电平)，第二信号为第一电平时，且控制模块20处于第三状态，则判断控制模块20出现异常。
第四种场景：在电子装置300运行过程中，当监测模块40监测到第一信号及第二信号均为第二电平，第三信号为第一电平时，且控制模块20处于第三状态，则判断处理器10出现异常；当控制模块20处于第三状态，且监测模块40监测到第一信号、第二信号及第三信号均为第二电平，且第四信号为第一电平时，则判断控制模块20出现异常。
可以理解，在本申请实施例中，可通过监测模块40监测对应的信号(例如第一信号、第二信号、第三信号及第四信号)是否为第一电平，即确认对应的信号是否产生下降沿，以及控制模块20所处的状态从而确认对应的电子部件(例如处理器10，存储单元31)或者是相关线路是否发生异常。
请再次参阅图1，在一些实施例中，存储器异常检测系统100还包括基板管理控制器(Baseboard Management Controller，BMC)50。监测模块40上还设置有若干寄存器(图未示)，以记录对应的存储单元31的第一信号、第二信号、第三信号及第四信号的电平状态。在本申请实施例中，当监测模块40检测到第一信号、第二信号、第三信号或第四信号中的任一信号为第一电平时，监测模块40对相应的寄存器赋值。监测模块40上的若干寄存器通过双向二线制同步串行总线(Inter－Integrated Circuit，I2C)电连接至BMC50，以将若干寄存器上的值输出至BMC50，以记录第一信号、第二信号、第三信号及第四信号的电平状态。如此，BMC50可生成相应的检测日志。
在本申请实施例中，BMC50还通过USB接口电连接至用户端200，例如另一台计算机。如此，技术人员可通过用户端200查看相关日志，以确定电子装置300工作过程中发生异常的部件。进一步地，当电子装置300在工作过程中确认存储器发生异常，技术人员可通过用户端200查看日志，以确定对应的发生异常的存储单元31，有效降低维修的人工成本及时间成本。
在本申请实施例中，每一存储单元31还设置有对应的编号。且每一存储单元31对应的寄存器输出的数据包括所述编号。如此，监测模块40可通过寄存器输出包括对应存储单元31的编号及对应信号的电平状态的数据，以协助确认电子装置300中发生异常的存储单元31，从而有效降低检测维修时的时间成本及人工成本。
可以理解，本申请不对监测模块40的具体类型进行限制，例如在其他实施例中，监测模块40还可以为现场可编程门阵列(FieldProgrammable Gate Array，FPGA)、单片机或其他可编程控制器。
可以理解，本申请提供的存储器异常检测系统100，通过设置监测模块40，以记录电子装置300工作过程中产生的第一信号、第二信号、第三信号及第四信号的电平状态，从而通过分析电平状态，确认在电子装置300工作过程中发生异常的部件。本申请提供的存储器异常检测系统100操作便捷，可有效降低维修成本。
请继续参阅图3，本申请一实施例还提供一种异常检测方法，应用于图1所示的存储器异常检测系统100，以检测电子装置300中的存储器是否发生异常状况。其中，存储器异常检测系统包括依次电连接的处理器10、监测模块40及若干存储单元31。异常检测方法包括如下步骤：
步骤S1：获取电子装置300工作过程中各存储单元31与控制模块20，及控制模块20与处理器10之间产生的第一信号、第二信号、第三信号及第四信号。
可以理解，第一信号、第二信号、第三信号及第四信号之间的具体流向，请参阅上述有关内容，在此不再赘述。
步骤S2：检测第一信号、第二信号、第三信号及第四信号的电平状态。
步骤S3：根据上述各信号的电平状态确认是否发生异常。
可以理解，在步骤S3中，电平状态包括第一电平及第二电平。在本申请实施例中，第一电平指低电平，第二电平指高电平。
其中，在电子装置300运行过程中，当监测模块40监测到第一信号为第一电平，且控制模块20处于第四状态时，则可以判断存储单元31发生异常。
在电子装置300运行过程中，当监测模块40监测到第一信号为第一电平时，且控制模块20处于第一状态或第二状态时，则可以判断控制模块20发生异常。
在电子装置300运行过程中，当监测模块40监测到第一信号为第二电平，第二信号为第一电平时，且控制模块20处于第三状态，可以判断控制模块20出现异常。
在电子装置300运行过程中，当监测模块40监测到第一信号及第二信号均为第二电平，第三信号为第一电平时，且控制模块20处于第三状态，可以判断处理器10出现异常；当控制模块20处于第三状态，且监测模块40监测到第一信号、第二信号及第三信号均为第二电平，且第四信号为第一电平时，可以判断控制模块20出现异常。
可以理解，上述实施例中所包含的各个模块可以集成设置于一计算器设备或工具中，也可以设置成单独的功能实体，和所述计算器设备或工具连接以向所述计算器设备或工具提供各个模块的功能。
值得注意的是，上述装置实施例中所包含的各个模块只是按照功能逻辑进行划分的，并不局限于上述的划分，只要能够实现相应的功能即可。另外，各功能模块的具体名称也只是为了便于相互区分，并不用于限制本发明的保护范围。
以上实施方式仅用以说明本发明的技术方案而非限制，尽管参照以上较佳实施方式对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换都不应脱离本发明技术方案的精神和范围。本领域技术人员还可在本发明精神内做其它变化等用在本发明的设计，只要其不偏离本发明的技术效果均可。这些依据本发明精神所做的变化，都应包含在本发明所要求保护的范围之内。

Claims (10)

1.一种存储器异常检测系统，其特征在于，所述存储器异常检测系统包括处理器、控制模块、存储器及监测模块，所述存储器包括若干存储单元，所述处理器通过所述控制模块电连接至每一所述存储单元，所述监测模块电连接至所述处理器、所述控制模块及所述存储单元，所述监测模块用于监测每一所述存储单元与所述控制模块，及所述控制模块与所述处理器之间产生的信号的电平，且所述监测模块根据所述信号的电平状态确认是否发生异常。
2.根据权利要求1所述的存储器异常检测系统，其特征在于，所述控制模块依次进入第一状态、第二状态、第三状态及第四状态，且每一所述存储单元与所述控制模块，及所述控制模块与所述处理器之间产生的信号包括第一信号、第二信号、第三信号及第四信号，其中，
所述存储器异常检测系统上电后，每一所述存储单元输出所述第一信号至所述控制模块，所述控制模块接收到所述第一信号后，输出所述第二信号至所述处理器；
所述处理器接收到所述第二信号后，继而输出所述第三信号至所述控制模块，所述控制模块接收到所述第三信号后，继而输出所述第四信号至所述存储单元。
3.根据权利要求2所述的存储器异常检测系统，其特征在于，
当所述控制模块进入第三状态后，且所述监测模块监测到所述第一信号、所述第二信号、所述第三信号及所述第四信号中的任一信号的电平为第一电平时，所述监测模块判断发生异常。
4.根据权利要求3所述的存储器异常检测系统，其特征在于，当所述监测模块监测到所述第一信号为所述第一电平，且所述控制模块处于所述第四状态时，所述监测模块判断所述存储器发生异常；或
当所述监测模块监测到所述第一信号为所述第一电平时，且所述控制模块处于所述第一状态或所述第二状态时，所述监测模块判断所述控制模块发生异常；或
当所述监测模块监测到所述第一信号为第二电平，所述第二信号为所述第一电平时，且所述控制模块处于第三状态，所述监测模块判断所述控制模块出现异常；或
当所述监测模块监测到所述第一信号及所述第二信号均为所述第二电平，所述第三信号为所述第一电平时，且所述控制模块处于所述第三状态时，所述监测模块判断所述控制模块出现异常；
当所述监测模块监测到所述第一信号、所述第二信号及所述第三信号均为所述第二电平，且所述第四信号为第一电平时，且所述控制模块处于第三状态，所述监测模块判断所述控制模块出现异常。
5.根据权利要求3所述的存储器异常检测系统，其特征在于，所述存储器异常检测系统还包括基板管理控制器，所述监测模块还包括若干寄存器，若干所述寄存器用以记录对应的存储单元的所述第一信号、所述第二信号、所述第三信号及所述第四信号的电平状态，所述基板管理控制器电连接至若干所述寄存器，用于接收若干所述寄存器输出的数据，以生成相应的检测日志。
6.根据权利要求5所述的存储器异常检测系统，其特征在于，所述存储单元设置有对应的编号，所述寄存器输出的数据包括对应的存储单元的编号及对应的所述第一信号、所述第二信号、所述第三信号及所述第四信号的电平状态。
7.一种主板，其特征在于，所述主板包括如权利要求1-6中任一项所述的存储器异常检测系统。
8.一种电子装置，其特征在于，所述电子装置包括如权利要求1-6中任一项所述的存储器异常检测系统。
9.一种异常检测方法，应用于存储器异常检测系统，其特征在于，所述存储器异常检测系统包括处理器、控制模块及若干存储单元，所述异常检测方法包括如下步骤：
获取各所述存储单元与所述控制模块，及所述控制模块与所述处理器之间产生的第一信号、第二信号、第三信号及第四信号；
检测所述第一信号、所述第二信号、所述第三信号及所述第四信号的电平状态；
根据所述第一信号、所述第二信号、所述第三信号及所述第四信号的电平状态确认是否发生异常。
10.根据权利要求9所述的异常检测方法，其特征在于：
当监测到所述第一信号为所述第一电平，且所述控制模块处于所述第四状态时，判断所述存储器发生异常；或
当监测到所述第一信号为所述第一电平时，且所述控制模块处于所述第一状态或所述第二状态时，判断所述控制模块发生异常；或
当监测到所述第一信号为第二电平，所述第二信号为所述第一电平时，且所述控制模块处于第三状态，判断所述控制模块出现异常；或
当监测到所述第一信号及所述第二信号均为所述第二电平，所述第三信号为所述第一电平时，且所述控制模块处于所述第三状态时，判断所述控制模块出现异常；
当监测到所述第一信号、所述第二信号及所述第三信号均为所述第二电平，且所述第四信号为所述第一电平时，且所述控制模块处于第三状态时，判断所述控制模块出现异常。
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