CN117640902A - 一种信号延长装置 - Google Patents

Abstract

本公开提供了一种信号延长装置，所述装置包括发送子装置和接收子装置；发送子装置接收工业相机采集的图像数据，对所述图像数据进行解码、组包、分配通道后通过第一物理层网络驱动芯片组传输至接收子装置；接收子装置包括的第二物理层网络驱动芯片组接收发送子装置传输的数据，对数据进行解包、拆解后还原为图像数据，并发送至采集卡；发送子装置与输出子装置之间基于千兆网卡无协议传输数据；通过发送端对图像数据进行解码、组包的编码形式使信号更适用于长距离传输；在发送端与接收端分别设置物理层网络驱动芯片加强信号传输的驱动，从编码和驱动两个维度延长信号传输的距离。

Description

一种信号延长装置

技术领域

本公开涉及图像数据传输技术领域，尤其涉及一种信号延长装置。

背景技术

CameraLink是一种工业相机领域标准的图像数据传输协议，用于连接工业相机和采集卡，实现图像数据的高速传输。在机器视觉系统应用时，使用标准的CameraLink线缆直接连接工业相机和采集卡，实现图像数据的传输和控制信号的交互，且线缆长度一般不超过10米，线缆长度越长，信号传输损耗越大，传输的图像数据越容易出错。相关技术中为了延长工业相机与采集卡之间的传输距离，采用了增加中继的方案，即通过多个中继模块进行串联，实现延长的效果，但每个中继都需要单独供电。

发明内容

本公开提供了一种信号延长装置，以至少解决现有技术中存在的以上技术问题。

本公开提供的信号延长装置包括发送子装置和接收子装置；

所述发送子装置的接收端与工业相机的输出端连接，所述发送子装置的发送端与所述接收子装置的接收端连接；所述发送子装置接收工业相机采集的图像数据，对所述图像数据进行解码、组包、分配通道后通过发送子装置包括的第一物理层网络驱动芯片组传输至所述接收子装置；

所述接收子装置的发送端与采集卡的接收端连接，所述接收子装置包括的第二物理层网络驱动芯片组接收所述发送子装置传输的数据，对所述数据进行解包、拆解后还原为图像数据，并发送至所述采集卡；

所述第一物理层网络驱动芯片组与所述第二物理层网络驱动芯片组之间基于千兆网卡无协议传输数据。

上述方案中，所述发送子装置包括第一FPGA模块、第一物理层网络驱动芯片组、第一接口和第一电源；

所述第一FPGA模块的输入端与工业相机连接，输出端与所述第一物理层网络驱动芯片组连接；所述第一FPGA模块用于对图像数据进行解码、组包和分配通道；

所述第一接口的输入端与所述第一物理层网络驱动芯片组连接，输出端与接收子装置连接，用于发送子装置和接收子装置之间的数据连接；

所述第一电源为第一FPGA模块和第一物理层网络驱动芯片组供电。

上述方案中，所述第一FPGA模块基于第一发送信号或第一接收信号对所述第一物理层网络驱动芯片组进行驱动；

所述第一发送信号包括发送时钟、数据和控制线；所述第一接收信号包括接收时钟、数据和控制线。

上述方案中，所述第一FPGA模块包括解码模块、时钟频率检测模块、图像使能信号检测模块、网口数据组包模块和第一芯片驱动模块；

所述解码模块与工业相机连接；

所述时钟频率检测模块与工业相机连接；

所述图像使能信号检测模块分别与解码模块和网口数据组包模块连接；

所述网口数据组包模块分别与解码模块、图像使能信号检测模块以及时钟频率检测模块连接；

所述第一芯片驱动模块的输入端与所述网口数据组包模块连接，输出端与第一物理层网络驱动芯片组连接。

上述方案中，所述解码模块接收图像数据和图像数据对应的时钟；基于所述图像数据对应的时钟，对低压差分信号进行解码，得到解码后的数据；

所述时钟频率检测模块接收图像数据对应的时钟，并检测所述图像数据对应的时钟的频率；所述图像数据对应的时钟的频率用于接收子装置还原图像数据；

所述图像使能信号检测模块接收图像数据并确认所述图像数据对应的帧同步信号的长度、行同步信号的长度和数据有效信号的长度，并将所述帧同步信号的长度、行同步信号的长度和数据有效信号的长度发送至所述网口数据组包模块；

所述网口数据组包模块接收解码后的数据、图像数据对应的时钟的频率、帧同步信号的长度、行同步信号的长度和数据有效信号的长度，进行打包，并基于配置模式对打包后的数据分配通道；

所述第一芯片驱动模块用于实现第一FPGA模块对第一物理层网络驱动芯片组的驱动。

上述方案中，所述第一物理层网络驱动芯片组包括至少一个物理层网络驱动芯片，每一个物理层网络驱动芯片对应一个通道，用于传输分配至该通道的数据。

上述方案中，所述接收子装置包括第二FPGA模块、第二物理层网络驱动芯片组、第二接口和第二电源；

所述第二接口的输入端通过网线与发送子装置连接，输出端与所述第二物理层网络驱动芯片组连接，用于发送子装置和接收子装置之间的数据连接；

所述第二FPGA模块的输入端与第二物理层网络驱动芯片组，输出端与所述采集卡连接；所述第二FPGA模块用于对图像数据进行拆解数据包和还原数据；

所述第二电源为第二FPGA模块和第二物理层网络驱动芯片组供电。

上述方案中，所述第二FPGA模块基于第二发送信号或第二接收信号对所述第二物理层网络驱动芯片组进行驱动；

所述第二发送信号包括发送时钟、数据和控制线；所述第二接收信号包括接收时钟、数据和控制线。

上述方案中，所述第二FPGA模块包括第二芯片驱动模块、网口数据解包模块、数据恢复模块和编码模块；

所述第二芯片驱动模块与第二物理层网络驱动芯片组连接，用于实现第二FPGA模块对第二物理层网络驱动芯片组的驱动；

所述网口数据解包模块分别与第二芯片驱动模块和数据恢复模块连接，网口数据解包模块接收第二芯片驱动模块发送的数据并进行解包，拆解为数据、帧同步信号的长度、行同步信号的长度和数据有效信号的长度，以及图像数据对应的时钟的频率；

所述数据恢复模块与编码模块连接，数据恢复模块基于图像数据对应的时钟频率生成图像数据对应的时钟，基于帧同步信号的长度、行同步信号的长度和数据有效信号的长度还原帧同步信号、行同步信号和数据有效信号；对接收通道数对数据进行组合，基于输入顺序与帧同步信号、行同步信号和数据有效信号对齐组合后传输至编码模块；

所述编码模块基于图像数据对应的时钟的频率将数据恢复模块传输的全部数据进行编码，还原为图像数据。

上述方案中，所述第二物理层网络驱动芯片组包括至少一个物理层网络驱动芯片，每一个物理层网络驱动芯片对应一个通道，用于接收发送子装置分配至相应物理层网络驱动芯片的数据。

本公开的信号延长装置，发送子装置的接收端与工业相机的输出端连接，所述发送子装置的发送端与所述接收子装置的接收端连接；所述发送子装置接收工业相机采集的图像数据，对所述图像数据进行解码、组包、分配通道后通过发送子装置包括的第一物理层网络驱动芯片组传输至所述接收子装置；所述接收子装置的发送端与采集卡的接收端连接，所述接收子装置包括的第二物理层网络驱动芯片组接收所述发送子装置传输的数据，对所述数据进行解包、拆解后还原为图像数据，并发送至所述采集卡；所述第一物理层网络驱动芯片组与所述第二物理层网络驱动芯片组之间基于千兆网卡无协议传输数据；通过发送端对图像数据进行解码、组包的编码形式使信号更适用于长距离传输；在发送端与接收端分别设置物理层网络驱动芯片加强信号传输的驱动，从编码和驱动两个维度延长信号传输的距离。

应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。

附图说明

通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：

在附图中，相同或对应的标号表示相同或对应的部分。

图1示出了本公开实施例提供的信号延长装置的可选结构示意图；

图2示出了本公开实施例提供的发送子装置可选结构示意图；

图3示出了本公开实施例提供的第一FPGA模块的可选结构示意图；

图4示出了本公开实施例提供的接收子装置的可选结构示意图；

图5示出了本公开实施例提供的第二FPGA模块的可选结构示意图。

具体实施方式

为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解,“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

在以下的描述中，所涉及的术语“第一\第二”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本公开所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本公开中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

应理解，在本公开的各种实施例中，各实施过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。

对本公开实施例进行进一步详细说明之前，对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释。

1)千兆网口无协议传输。

千兆网通信常规是基于UDP或TCP协议进行数据交互，这两种协议数据包中会包含协议栈各层所需的头部信息和必要的握手过程，占用相当大的数据量。所以从传输有效数据的角度看，对硬件层面提供的带宽利用率不够。千兆网口无协议传输，不采用网络协议栈进行点对点通信，在数据中只加入前导码和数据校验信息，可根据需求任意修改，可将硬件带宽最大化利用。

2)cameralink延长

工业相机与采集卡通常采用cameralink协议进行传输，但受到编码方式与驱动的限制，传输距离十分有限。相关技术中为解决该问题采将cameralink的低电压差分信号(LVDS)解码转为单端信号电平信号的延长方案，由于单端信号本身传输距离就极为受限，延长距离有限，一般为10m以内(以网上类似产品手册所谓参考)。此方案可以添加多个中继模块进行串联进一步延长距离。

单个中继结构简单，但只能延长较短的距离，而且每个中继模块都需要供电，电源布线困难。实施成本高(需要采用多个中继和配套连线)和实施便捷性(连接操作繁琐，且电源布线困难)。cameralink的接口类型(或配置模式)Base/Medium/Full，由于编解码完全由成品芯片实现，所以在需要实现Medium/Full接口时，硬件成本和面积会加倍。

针对相关技术中存在的问题，本提案提供一种信号延长装置，基于cameralink协议的接口类型Base/Medium/Full，来选择需要的千兆网络通信通道数，提升工业相机与采集卡之间的传输距离。

图1示出了本公开实施例提供的信号延长装置的可选结构示意图，将根据各个部分进行说明。

在一些实施例中，信号延长装置100包括发送子装置200和接收子装置300。

所述发送子装置200的接收端与工业相机的输出端连接，所述发送子装置200的发送端与所述接收子装置300的接收端连接；所述发送子装置200接收工业相机采集的图像数据，对所述图像数据进行解码、组包、分配通道后通过第一接口传输至所述接收子装置300；所述接收子装置300的发送端与采集卡的接收端连接，所述接收子装置300接收所述发送子装置200传输的数据，对所述数据进行解包、拆解后还原为图像数据，并发送至所述采集卡。

在一些实施例中，发送子装置200将硬件接口接收的cameralink信号解码并打包成千兆网数据通过网线传输。接收子装置300接收千兆网数据后对数据包进行拆解，还原成cameralink原格式数据通过硬件接口输出。硬件接口一般使用MDR26或SDR26，为了同时兼容Base/Medium/Full配置模式，发送子装置200和接收子装置300都会设计两个插口。Base模式只使用其中一个插口，Medium/Full模式使用两个插口。

发送子装置200与接收子装置300之间基于千兆网卡无协议传输数据，通过发送端对图像数据进行解码、组包的编码形式使信号更适用于长距离传输，如此，从编码和驱动两个维度延长信号传输的距离。

图2示出了本公开实施例提供的发送子装置的可选结构示意图，将根据各个部分进行说明。

在一些实施例中，Cameralink数据线配置模式为Base时，包括5对LVDS信号，其中1对时钟，4对数据线，对于配置模式为Medium，则包括2对时钟，8对数据线，对于FULL模式，3对时钟，12对数据线。图2中按照Base模式绘制，Medium模式和FULL模式与Base模式类似，LVDS信号数量不同。

在一些实施例中，发送子装置200包括第一FPGA模块201、第一物理层网络驱动芯片组202、第一接口203和第一电源204。FPGA即现场可编程逻辑门阵列。

所述第一FPGA模块201的输入端与工业相机连接，输出端与所述第一物理层网络驱动芯片组202连接；所述第一FPGA模块201用于对图像数据进行解码、组包和分配通道。

所述第一物理层网络驱动芯片组202分别与所述第一FPGA模块201和第一接口203连接。

所述第一接口203的输入端与所述第一物理层网络驱动芯片组202连接，输出端通过网线与接收子装置300连接，用于发送子装置200和接收子装置300之间的数据连接。

第一接口203可以包括两个插口，Base模式只使用其中一个插口，Medium/Full模式使用两个插口。

所述第一电源204为第一FPGA模块201和第一物理层网络驱动芯片组202供电。

在一些实施例中，所述第一物理层网络驱动芯片组202包括至少一个物理层网络驱动芯片(PHY芯片)，第一FPGA模块201可以包括FPGA；所述第一FPGA模块201基于第一发送信号(TX信号)或第一接收信号(RX信号)对所述第一物理层网络驱动芯片组202进行驱动；所述第一发送信号包括发送时钟、数据和控制线；所述第一接收信号包括接收时钟、数据和控制线。

在一些实施例中，每个PHY芯片构成的数据通道在不采用协议栈的情况下可发送速率120MB/s以上的数据，FULL模式传输速率要求最高，对于Cameralink FULL模式的极限数据量为85M*64bit/s，可计算，第一物理层网络驱动芯片组202采用6个PHY芯片就可以覆盖Cameralink的最大传输需求了。

对于FPGA引脚资源和BUFF资源，可以同时驱动6个PHY芯片。

在一些实施例中，如图2所示，第一FPGA模块201接收工业相机发送的LVDS信号(图像数据)，对LVDS信号进行解码、组包和分配通道后，确认每一个通道需要传输的数据，然后将数据传输至第一物理层驱动芯片组202，基于配置模式确认第一接口203对应的插口；其中第一接口的类型可以是RJ45。

在一些实施例中，每一个通道可以对应一根网线(双绞线，遵循EIA/TIA 568A标准或EIA/TIA 568B标准)；由于发送子装置200和接收子装置300各有2个插口，数量远小于网线的数量，因此在应用中可以根据实际需求对多根网线进行集成，使集成后的多根网线与插口对应。

图3示出了本公开实施例提供的第一FPGA模块的可选结构示意图。

在一些实施例中，第一FPGA模块201包括解码模块2011、时钟频率检测模块2012、图像使能信号检测模块2013、网口数据组包模块2014和第一芯片驱动模块2015。

在一些实施例中，所述解码模块2011与工业相机连接；所述时钟频率检测模块2012与工业相机连接；所述图像使能信号检测模块2013分别与解码模块2011和网口数据组包模块2014连接；所述网口数据组包模块2014分别与解码模块2011、图像使能信号检测模块2013以及时钟频率检测模块2012连接；所述第一芯片驱动模块2015的输入端与所述网口数据组包模块2014连接，输出端与第一物理层网络驱动芯片组202连接。

在一些实施例中，所述解码模块2011接收图像数据和图像数据对应的时钟；基于所述图像数据对应的时钟，对低压差分信号进行解码，得到解码后的数据。

具体实施时，以Base模式为例，该模式下工业相机向发送子装置200传输5对LVDS，其中1对为时钟信号，4对为图像数据；4对图像数据传输至解码模块2011，1对时钟信号同时传输至解码模块2011和时钟频率检测模块2012，解码模块2011基于1对时钟信号对4对图像数据进行解码；时钟频率检测模块2012则对1对时钟信号进行频率检测，以便接收子装置300将发送子装置解码的数据还原为图像数据。

例如，解码模块2011根据时钟频率检测模块2012提供的时钟频率信息，对输入时钟进行7倍频，将一个输入时钟内的7个bit位解析，Base模式下，4对LVDS共解析出28bit数据，Medium模式下8对LVDS共解出56bit数据，Full模式下12对LVDS共解出64bit。无需对输入模式进行配置，输出情况与输入相关。

其中，每28bit，包括24bit图像信息，4bit使能信号，其中4bit使能信号包括，帧同步信号(FVAL)、行同步信号(LVAL)、数据有效信号(DVAL)和一个SP信号(空的)。

所述时钟频率检测模块2012接收图像数据对应的时钟，并检测所述图像数据对应的时钟的频率；所述图像数据对应的时钟的频率用于接收子装置还原图像数据。

所述图像使能信号检测模块2013接收图像数据并确认所述图像数据对应的帧同步信号的长度、行同步信号的长度和数据有效信号的长度，并将所述帧同步信号的长度、行同步信号的长度和数据有效信号的长度发送至所述网口数据组包模块2014。所述帧同步信号的长度、行同步信号的长度和数据有效信号的长度用于接收子装置还原图像数据。

所述网口数据组包模块2014接收解码后的图像数据、图像数据对应的时钟的频率、帧同步信号的长度、行同步信号的长度和数据有效信号的长度，进行打包，并基于配置模式对打包后的数据分配通道。

在一些实施例中，解码后的图像数据、图像数据对应的时钟的频率、帧同步信号的长度、行同步信号的长度和数据有效信号的长度都是接收子装置300还原图像数据所必须的参数。

具体实施时，配置模式越高，则可分配的通道数量越多；例如Base模式下将打包后的数据分配至3个数据端口(PortA、PortB和PortC)，每个数据端口各占一个1，再为每个数据端口分别分配一个通道用于传输，通道与PHY芯片(物理层网络驱动芯片)一一对应，即第一物理层网络驱动芯片组202中每一个物理层网络驱动芯片对应一个通道；每个端口的数据位宽8bit。与网络通道的数据位宽一致。类似的，Medium有五个数据端口，PortA、PortB、PortC、PortD、PortE，各占一个字节，为五个数据口分别分配一个网络通道。以此类推，Full模式有8个数据端口占用8个通道。

所述第一芯片驱动模块2015用于实现第一FPGA模块201对第一物理层网络驱动芯片组的驱动，即通过第一接收信号或第一发送信号驱动第一物理层网络驱动芯片组包括的至少一个物理层网络驱动芯片。网口数据组包模块2014将数据打包并分配固定之后，通过第一芯片驱动模块2015输出给相应的物理层网络驱动芯片，再通过第一接口和网线传输至接收子装置300。

图4示出了本公开实施例提供的接收子装置的可选结构示意图。

在一些实施例中，接收子装置300包括第二FPGA模块301、第二物理层网络驱动芯片组302、第二接口303和第二电源304。

所述第二接口303的输入端通过网线与发送子装置200连接，输出端与所述第二物理层网络驱动芯片组302连接，用于发送子装置200和接收子装置300之间的数据连接和传输。

所述第二FPGA模块301的输入端与第二物理层网络驱动芯片组302连接，输出端与所述采集卡连接；所述第二FPGA模块301用于对图像数据进行拆解数据包(解包)和还原数据。

第二接口303可以包括两个插口，Base模式只使用其中一个插口，Medium/Full模式使用两个插口。

所述第二电源304为第二FPGA模块和第二物理层网络驱动芯片组供电。

在一些实施例中，所述第二物理层网络驱动芯片组302包括至少一个物理层网络驱动芯片(PHY芯片)，第二FPGA模块301可以包括FPGA；所述第二FPGA模块301基于第二发送信号(TX信号)或第二接收信号(RX信号)对所述第二物理层网络驱动芯片组302进行驱动；所述第二发送信号包括发送时钟、数据和控制线；所述第二接收信号包括接收时钟、数据和控制线。

在一些实施例中，如图4所示，第二接口303通过网线接收发送子装置200包括的第一接口203传输的数据，并传输至第二物理层网络驱动芯片组302包括的至少一个物理层网络驱动芯片中，接收子装置中每一个物理层网络驱动芯片接收发送子装置相应物理层网络驱动芯片发送的数据，并将接收到的全部数据传输至第二FPGA模块301，可选的，为了组合方便，传输时可以携带每一个物理层网络驱动芯片、数据端口或数据通道的标识。第二FPGA模块301接收第二物理层网络驱动芯片组302发送的数据后，对数据进行解包、组合和解码，还原为图像数据后，传输至采集卡；其中第二接口的类型可以是RJ45。

在一些实施例中，所述第二FPGA模块301可以基于图像数据的时钟频率，确认时钟信号的频率，确认5对LVDS中1对时钟信号；基于时钟频率对传输的数据进行解码，还原为4对数据线。

图5示出了本公开实施例提供的第二FPGA模块的可选结构示意图，将根据各个部分进行说明。

在一些实施例中，第二FPGA模块301包括第二芯片驱动模块3011、网口数据解包模块3012、数据恢复模块3013和编码模块3014。

所述第二芯片驱动模块3011与第二物理层网络驱动芯片组302连接，用于实现第二FPGA模块301对第二物理层网络驱动芯片组302的驱动，以及接收第二物理层网络驱动芯片组302传输的数据；所述数据包括第二物理层网络驱动芯片组302对应的至少一个物理层网络驱动芯片构成的通道传输的数据，即发送子装置侧打包的时钟频率、解码后图像数据、帧同步信号的长度、行同步信号的长度和数据有效信号的长度。

所述网口数据解包模块3012分别与第二芯片驱动模块3011和数据恢复模块3013连接，网口数据解包模块3012接收第二芯片驱动模块3011发送的数据并进行解包，拆解为数据、帧同步信号的长度、行同步信号的长度和数据有效信号的长度，以及图像数据对应的时钟的频率。

所述数据恢复模块3013与编码模块3014连接，数据恢复模块3013基于图像数据对应的时钟频率生成图像数据对应的时钟，基于帧同步信号的长度、行同步信号的长度和数据有效信号的长度还原帧同步信号、行同步信号和数据有效信号；对接收通道数对解码后图像数据进行组合，基于输入顺序与帧同步信号、行同步信号和数据有效信号对齐组合后传输至编码模块3014。

所述编码模块3014基于图像数据对应的时钟的频率将数据恢复模块3013传输的全部数据进行编码，还原为图像数据。

具体的，第二芯片驱动模块3011接收到网口数据，传输至网口数据解包模块3012对数据进行解包，拆解成图像数据(发送子装置基于时钟解码的图像数据)和图像使能信息(帧同步信号的长度、行同步信号的长度和数据有效信号的长度)和时钟频率信息(图像数据对应的频率)，数据恢复模块3013根据时钟频率信息生成Cameralink时钟(1对时钟信号)，根据按照图像使能信息中提供的FVAL、LVAL、DVAL长度，消隐期长度还原FVAL、LVAL、DVAL信号，图像数据根据通道的数据分别对应的端口(PortA-PortF)进行组合，并按照输入顺序与LVAL、DVAL对齐传输。

编码模块3014，会将生成的Cameralink时钟7倍频，将发送子装置基于时钟解码的图像数据并转串输出。编码模块与解码模块在Base/Medium/Full三种模式下的数据bit数一致。

在数据编码层面，发送子装置200基于时钟频率对图像数据进行解码；获取时钟频率、图像使能信号(即FVAL长度、LVAL长度、DVAL长度)并打包；为了使发送端与接收端的传输速率能够满足不同配置模式(Base/Medium/Full)的需求，采用多个物理层网络驱动芯片并行传输打包后的数据；因此发送子装置200对打包后的数据进行分配，分配至不同的通道中，每个通道对应一个物理层网络驱动芯片。

接收子装置300接收不同通道传输的数据之后，按照通道的标识或序号，将分配后的数据重新组合，得到打包后的数据，再进行解包，得到时钟频率、图像使能信号和解码后的图像数据；时钟频率可以还原1对时钟信号，也可以用于对解码后的图像数据进行编码；图像使能信号用于对图像数据进行还原；即发送子装置200打包、接收子装置300解包并还原。

在数据传输层面，采用千兆网口无协议传输，基于发送子装置200和接收子装置300的多个物理层网络驱动芯片实现。

关于单个通道传输速度的说明，千兆网络时钟为125MHz，每个时钟可发送1字节数据，不采用协议栈，采用数据包头添加前导码加分隔符的方式进行网络数据同步，尾部加入1个字节的异或校验。

举例说明：以下形式组成数据包，7字节55，1字节分隔符d5,5000个字节有用数据，1个字节校验，发送包间隔为50个时钟。计算可得，(5000/(7+1+5000+1+50))*125MB＝123.54MB。

如此，本公开实施例提供的信号延长方法，可以提高传输距离和数据稳定性，并且具有更高的可扩展性，此种扩展性体现在可以根据cameralink的接口类型Base/Medium/Full，来选择需要的千兆网络通信通道数。千兆网的实际最大传输距离可达75m～100m(米)，基于FPGA编解码具备较高的灵活度，可以在不改变硬件的基础上支持任意种类的cameralink的接口类型。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种信号延长装置，其特征在于，用于延长工业相机与采集卡之间的传输距离，所述装置包括发送子装置和接收子装置；

所述发送子装置的接收端与工业相机的输出端连接，所述发送子装置的发送端与所述接收子装置的接收端连接；所述发送子装置接收工业相机采集的图像数据，对所述图像数据进行解码、组包、分配通道后通过发送子装置包括的第一物理层网络驱动芯片组传输至所述接收子装置；

所述接收子装置的发送端与采集卡的接收端连接，所述接收子装置包括的第二物理层网络驱动芯片组接收所述发送子装置传输的数据，对所述数据进行解包、拆解后还原为图像数据，并发送至所述采集卡；

所述第一物理层网络驱动芯片组与所述第二物理层网络驱动芯片组之间基于千兆网卡无协议传输数据。

2.根据权利要求1所述的装置，其特征在于，所述发送子装置还包括第一FPGA模块、第一接口和第一电源；

所述第一FPGA模块的输入端与工业相机连接，输出端与所述第一物理层网络驱动芯片组连接；所述第一FPGA模块用于对图像数据进行解码、组包和分配通道；

所述第一接口的输入端与所述第一物理层网络驱动芯片组连接，输出端与接收子装置连接，用于发送子装置和接收子装置之间的数据连接；

所述第一电源为第一FPGA模块和第一物理层网络驱动芯片组供电。

3.根据权利要求2所述的装置，其特征在于，

所述第一FPGA模块基于第一发送信号或第一接收信号对所述第一物理层网络驱动芯片组进行驱动；

所述第一发送信号包括发送时钟、数据和控制线；所述第一接收信号包括接收时钟、数据和控制线。

4.根据权利要求2所述的装置，其特征在于，所述第一FPGA模块包括解码模块、时钟频率检测模块、图像使能信号检测模块、网口数据组包模块和第一芯片驱动模块；

所述解码模块与工业相机连接；

所述时钟频率检测模块与工业相机连接；

所述图像使能信号检测模块分别与解码模块和网口数据组包模块连接；

所述网口数据组包模块分别与解码模块、图像使能信号检测模块以及时钟频率检测模块连接；

所述第一芯片驱动模块的输入端与所述网口数据组包模块连接，输出端与第一物理层网络驱动芯片组连接。

5.根据权利要求4所述的装置，其特征在于，

所述解码模块接收图像数据和图像数据对应的时钟；基于所述图像数据对应的时钟，对低压差分信号进行解码，得到解码后的数据；

所述时钟频率检测模块接收图像数据对应的时钟，并检测所述图像数据对应的时钟的频率；所述图像数据对应的时钟的频率用于接收子装置还原图像数据；

所述图像使能信号检测模块接收图像数据并确认所述图像数据对应的帧同步信号的长度、行同步信号的长度和数据有效信号的长度，并将所述帧同步信号的长度、行同步信号的长度和数据有效信号的长度发送至所述网口数据组包模块；

所述网口数据组包模块接收解码后的数据、图像数据对应的时钟的频率、帧同步信号的长度、行同步信号的长度和数据有效信号的长度，进行打包，并基于配置模式对打包后的数据分配通道；

所述第一芯片驱动模块用于实现第一FPGA模块对第一物理层网络驱动芯片组的驱动。

6.根据权利要求2所述的装置，其特征在于，所述第一物理层网络驱动芯片组包括至少一个物理层网络驱动芯片，每一个物理层网络驱动芯片对应一个通道，用于传输分配至该通道的数据。

7.根据权利要求1所述的装置，其特征在于，所述接收子装置还包括第二FPGA模块、第二接口和第二电源；

所述第二接口的输入端通过网线与发送子装置连接，输出端与所述第二物理层网络驱动芯片组连接，用于发送子装置和接收子装置之间的数据连接；

所述第二FPGA模块的输入端与第二物理层网络驱动芯片组连接，输出端与所述采集卡连接；所述第二FPGA模块用于对图像数据进行拆解数据包和还原数据；

所述第二电源为第二FPGA模块和第二物理层网络驱动芯片组供电。

8.根据权利要求7所述的装置，其特征在于，

所述第二FPGA模块基于第二发送信号或第二接收信号对所述第二物理层网络驱动芯片组进行驱动；

所述第二发送信号包括发送时钟、数据和控制线；所述第二接收信号包括接收时钟、数据和控制线。

9.根据权利要求7所述的装置，其特征在于，所述第二FPGA模块包括第二芯片驱动模块、网口数据解包模块、数据恢复模块和编码模块；

所述第二芯片驱动模块与第二物理层网络驱动芯片组连接，用于实现第二FPGA模块对第二物理层网络驱动芯片组的驱动；

所述网口数据解包模块分别与第二芯片驱动模块和数据恢复模块连接，网口数据解包模块接收第二芯片驱动模块发送的数据并进行解包，拆解为数据、帧同步信号的长度、行同步信号的长度和数据有效信号的长度，以及图像数据对应的时钟的频率；

所述数据恢复模块与编码模块连接，数据恢复模块基于图像数据对应的时钟频率生成图像数据对应的时钟，基于帧同步信号的长度、行同步信号的长度和数据有效信号的长度还原帧同步信号、行同步信号和数据有效信号；对接收通道数对数据进行组合，基于输入顺序与帧同步信号、行同步信号和数据有效信号对齐组合后传输至编码模块；

所述编码模块基于图像数据对应的时钟的频率将数据恢复模块传输的全部数据进行编码，还原为图像数据。

10.根据权利要求7所述的装置，其特征在于，所述第二物理层网络驱动芯片组包括至少一个物理层网络驱动芯片，每一个物理层网络驱动芯片对应一个通道，用于接收发送子装置分配至相应物理层网络驱动芯片的数据。