CN117639804A - 提供具有扩大的数据眼的传输信号的发送器和发送装置 - Google Patents

Abstract

提供了一种提供具有扩大的数据眼的传输信号的发送器和发送装置。所述发送装置包括输出驱动器和逻辑电路，其中，所述输出驱动器包括将多个多电平信号驱动到输出节点上的多个驱动器电路，所述逻辑电路被配置为通过多个驱动器控制信号的转变来检测所述多个驱动器电路中的每一个驱动器电路的上拉操作或下拉操作的方向，并产生脉冲信号。所述多个多电平信号基于多个驱动器控制信号和脉冲信号被分别驱动，并且所述逻辑电路向所述多个驱动器电路之中的连接到不转变的驱动器控制信号的至少一个静态驱动器电路提供脉冲信号。

Description

提供具有扩大的数据眼的传输信号的发送器和发送装置

本申请要求于2022年8月29日提交的第10-2022-0108729号韩国专利申请以及于2022年11月03日提交的第10-2022-0145510号韩国专利申请的优先权，它们的公开通过引用包含于此。

技术领域

本发明构思涉及半导体装置，并且更具体地，涉及用于扩大传输信号的数据眼的大小以用于提高数据传输的可靠性的发送装置。

背景技术

为了使计算系统更强大且更节能而努力开发了接口通信，从而在不增加并且理想地减少功耗的情况下提高吞吐量。一些系统实现脉幅调制4电平(PAM-4)信令。PAM-4可用于将两个比特流变换为具有4个电平(例如，如图3所示出的[-3]、[-1]、[+1]、[+3])的单个多电平信号(或符号)。PAM-4信令可采用最大转变避免(Maximum Transition Avoidance，MTA)编码来去除信号线上的多电平信号之间的最大电压转变(例如，[-3]→[+3]、[+3]→[-3])。如本领域技术人员将理解的，MTA编码可减少可能导致信号失真的符号间干扰(ISI)和串扰。

在典型的应用中，PAM-4信令可被设计为使以若干多电平传输的信号的摆幅被叠加时的数据眼图中的眼的大小最大化。在(诸如，由图4所示出的)数据眼图中，随着转变变得越接近目标多电平，至中间电平的转变(例如，[-3]→[+1]、[+3]→[-1])的斜率可变得越平缓，并且因此，中间眼的大小可减小。为了增大数据眼，可将对正转变或负转变进行加速的驱动器添加到信号线。然而，由于附加的驱动器在信号线上用作负载(比如电容器)，因此，可能存在针对高数据速率的可用性约束。

发明内容

本发明构思提供了一种发送装置，该发送装置可扩大传输信号的数据眼的大小而无需附加的驱动器。

根据本发明构思的一方面，提供一种发送装置，包括：输出节点；以及输出驱动器，包括将多个多电平信号驱动到所述输出节点上的多个驱动器电路。所述多个多电平信号基于多个驱动器控制信号和与所述多个驱动器控制信号相关联的脉冲信号被分别驱动。提供了逻辑电路，其中，所述逻辑电路被配置为：基于所述多个驱动器控制信号的转变来检测所述多个驱动器电路中的每一个驱动器电路的上拉操作或下拉操作的方向，并产生所述脉冲信号。所述逻辑电路还可将所述脉冲信号提供给所述多个驱动器电路之中的连接到不转变的驱动器控制信号的至少一个静态驱动器电路。

根据本发明构思的另一方面，提供了一种发送装置，包括：输出节点；编码器，被配置为对n-1个比特流进行编码，其中n是等于或大于3的整数。所述编码器将n-1个比特流转换为n个驱动器控制信号，其中，所述n个驱动器控制信号包括第一驱动器控制信号至第n驱动器控制信号。第一驱动器控制信号至第n驱动器控制信号被配置为相对所述n-1个比特流依次逐一转变并且包括不转变的驱动器控制信号。提供了输出驱动器，其中，所述输出驱动器包括将多个多电平信号驱动到所述输出节点上的多个驱动器电路。所述多个多电平信号基于第一驱动器控制信号至第n驱动器控制信号和与第一驱动器控制信号至第n驱动器控制信号相关联的脉冲信号被分别驱动。在本发明构思的一些实施例中，所述多电平信号具有2^n-1个电平，并且提供了逻辑电路，其中，所述逻辑电路被配置为基于第一驱动器控制信号至第n驱动器控制信号的转变来检测所述多个驱动器电路中的每一个驱动器电路的上拉操作或下拉操作的方向，并且产生所述脉冲信号。所述逻辑电路将所述脉冲信号提供给所述多个驱动器电路中的连接到所述不转变的驱动器控制信号的至少一个静态驱动器电路。

根据本发明构思的另一方面，提供了一种操作发送装置的方法。所述方法包括通过使用编码器将多个比特流转换为多个驱动器控制信号。所述多个驱动器控制信号被配置为相对于多个比特流依次逐一转变，并且包括不转变的驱动器控制信号。还执行所述操作以通过使用逻辑电路检测所述多个驱动器控制信号中的每一个驱动器控制信号的转变，然后通过使用所述逻辑电路从所述多个驱动器控制信号中的每一个驱动器控制信号的转变产生特定脉冲信号。然后，使用所述逻辑电路将所述脉冲信号提供给连接到所述发送装置的输出节点的多个驱动器电路之中的连接到所述不转变的驱动器控制信号的至少一个静态驱动器电路。

附图说明

从以下结合附图的详细描述中将更清楚地理解本发明构思的实施例，其中：

图1是示出根据实施例的包括发送器和接收器的设备的框图；

图2是用于描述在图1的PAM-4编码器中使用的7-8比特编码(7-8bit encoding)的示图；

图3是用于描述针对两个比特流的PAM-4符号电平的示图；

图4是用于描述示例PAM-4眼图的示图；

图5是用于描述根据实施例的用于将两个比特流编码到PAM-4符号电平的编码映射的示图；

图6和图7是用于描述根据实施例的发送器的框图；

图8A至图8C是用于描述根据实施例的发送器的操作的示图；

图9A至图9C是用于描述根据实施例的发送器的操作的示图；

图10A至图10C是用于描述根据实施例的发送器的操作的示图；

图11A至图11C是用于描述根据实施例的发送器的操作的示图；

图12是用于描述根据实施例的PAM-4眼图的示图；以及

图13是用于描述根据实施例的包括发送器的电子装置的系统的框图。

具体实施方式

图1是示出根据实施例的包括发送器和接收器的设备的框图。参照图1，设备100可包括发送器110和接收器120。设备100可表示集成电路、电子装置或系统、智能电话、平板PC、计算机、服务器、工作站、便携式通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、计算装置(比如其他适合的计算机)、或者它们的虚拟机或虚拟计算装置。可选地，设备100可以是包括在计算系统(例如，图形卡)中的组件的一部分。本实施例示出包括在设备100中的若干个构思性硬件组件。然而，本发明构思不限于此，并且可提供其他组件。发送器110可被称为发送装置，并且接收器120可被称为接收装置。

发送器110可通过信道130与接收器120通信。信道130包括将发送器110和接收器120物理地或电气地互连的多个信号线。发送器110、接收器120和信道130可支持用于将2个比特流转换为具有4个电平的单个多电平信号的PAM-4信令。例如，发送器110可包括PAM-4编码器112，其中，PAM-4编码器112将要发送到接收器120的数据突发(data burst)转换为PAM-4符号。PAM-4编码器112可对数据突发执行编码，从而产生PAM-4符号。PAM-4编码器112总括地表示以硬件、固件、软件或者硬件、固件、软件的组合实现的用于构成编码电路的编码器。发送器110还可包括用于将PAM-4符号输出到信道130的输出驱动器116。根据一些实施例，发送器110还可包括逻辑电路114。发送器110可通过信道130将PAM-4符号发送到接收器120。在下文中，PAM-4符号可互换地称为多电平信号。

PAM-4编码器112可包括由寄存器(或存储元件)实现的用于存储数据突发与PAM-4符号之间的相关性的查找表。PAM-4编码器112可使用查找表来将数据突发转换为PAM-4符号。PAM-4符号可由输出驱动器116通过信道130来发送。

接收器120可包括通过信道130接收PAM-4符号的输入驱动器126以及对接收到的PAM-4符号进行解码的PAM-4解码器122。PAM-4解码器122可将PAM-4符号解码并恢复为2个比特流的数据突发。PAM-4解码器122总括地表示以硬件、固件、软件或者硬件、固件、软件的组合实现的用于构成解码电路的解码器。PAM-4解码器122可包括由寄存器(或存储元件)实现的用于存储PAM-4符号与数据突发之间的相关性的查找表。PAM-4解码器122可使用查找表来将PAM-4符号恢复为数据突发。PAM-4解码器122的查找表可被配置为与PAM-4编码器112的查找表相同。

图2是用于描述在图1的PAM-4编码器112中使用的7-8比特编码的示图。参照图2，示出了用户数据202与编码数据204之间的7-8比特编码200。用户数据202可被称为原始数据。对于用户数据202和编码数据204，每一行DQ[i]表示串行数据，其中，i＝0、1、2、……、7。

在用户数据202中，在每一个DQ[i]串行数据线上构建16比特的数据突发，并且列包括16比特的数据突发内的顺序的2比特位置。例如，每一个数据突发的第二比特和第三比特由列标签d[2:3]来表示。每一个16比特的数据突发由两个1/2数据突发表示，其中，每一个1/2数据突发为8比特。例如，在串行数据线DQ[0]上，16比特的数据突发被划分为第一1/2数据突发d0[0]d0[7:1]和第二1/2数据突发d0[8]d0[15:9]。每一个1/2数据突发被进一步划分为1比特:7比特对。例如，在串行数据线DQ[0]上，第一1/2数据突发d0[0]d0[7:1]被划分为1比特值d0[0]和7比特值d0[7:1]。

在编码数据204中，DQ[i]行表示串行数据线，DBI行表示数据总线反转(DBI)信号线，并且DQ[i]行和DBI行可被包括在信道130(图1)的多个信号线中。在编码数据204中，列是表示符号s[i]的比特串。例如，s[0]表示每一个串行数据线上的第一2比特PAM4符号，并且s[1]表示每一个串行数据线上的第二2比特PAM4符号。

7-8比特编码200可将不同串行数据线的一对1比特数据值编码为DBI信号线上的PAM-4符号。例如，串行数据线DQ[0]的数据d0[0]和串行数据线DQ[1]的数据d1[0]被编码为DBI信号线上的2比特PAM-4符号。类似地，串行数据线DQ[2]的数据d2[0]和串行数据线DQ[3]的数据d3[0]被编码为DBI信号线上的2比特PAM-4符号。

根据实施例，在7-8比特编码200中，DBI信号线上的2比特PAM-4符号可以是将一对1比特数据值编码为DBI信号线上的PAM-4符号的结果，其中，所述一对1比特数据值中的每一个1比特数据值在一个串行数据线的任何比特位置处。例如，串行数据线DQ[0]的数据d0[0]和d0[8]可被编码为DBI信号线上的2比特PAM-4符号，并且串行数据线DQ[1]的数据d1[0]和d1[8]可被编码为DBI信号线上的2比特PAM-4符号。

在7-8比特编码200中，将每一个1/2数据突发的未用作DBI信号线上的PAM-4符号的剩余7比特编码为对应串行数据线上的4个PAM-4符号。该4个PAM-4符号包括8比特，并且可被称为码字。例如，数据d0[7:1]被编码为串行数据线DQ[0]上的码字c0[7:0]。针对每个7比特的数据d0[7:1]的码字可由4个PAM-4符号来表示。数据d0[7:1]被编码为包括PAM-4符号s[0]、s[1]、s[2]和s[3]的码字c0[7:0]。PAM-4符号s[0]、s[1]、s[2]和s[3]可以各自包括两个比特流，并且可以以4个符号电平来表示，如图3所示，图3示出了用于描述PAM-4符号与符号比特之间的映射的非限制性示例。

参照图3，可以以由电平-3、电平-1、电平+1和电平+3分别指示的四个符号电平将2比特PAM-4符号发送到信道130(图1)的信号线。四个符号电平可通过输出驱动器116(图1)分别具有四个电流电平。例如，电平+3的PAM-4符号可由符号比特11来表示，并且可被设置为具有最高电流电平和最高电压电平。电平+1的PAM-4符号可由符号比特10来表示，并且可被设置为具有比电平+3的PAM-4符号的电流电平和电压电平低的电流电平和电压电平。电平-1的PAM-4符号可由符号比特01来表示，并且可被设置为具有比电平+1的PAM-4符号的电流电平和电压电平低的电流电平和电压电平。电平-3的PAM-4符号可由符号比特00来表示，并且可被设置为具有最低电流电平(例如，零电流电平)和最低电压电平。因此，电平+3的PAM-4符号可被设置为呈现最高功耗，并且电平-3的PAM-4符号可被设置为呈现最低功耗。

在图2的7-8比特编码200中，可提供MTA编码以防止在关于每一个DQ[i]串行数据线上的第一1/2数据突发的7比特的码字ci[7:0]内的符号s[0]、s[1]、s[2]和s[3]之间发生从电平-3到电平+3或从电平+3到电平-3的MT事件。可提供MTA编码以防止在关于第二1/2数据突发的7比特的码字ci[15:8]内的符号s[4]、s[5]、s[6]和s[7]之间发生从电平-3到电平+3或从电平+3到电平-3的MT事件。关于每一个DQ[i]串行数据线上的第一1/2数据突发的7比特的码字ci[7:0]与关于每一个DQ[i]串行数据线上的第二1/2数据突发的7比特的码字ci[15:8]之间的边界可被称为块边界BB。码字反转方案可应用于块边界BB以防止当前码字的最后一个符号与下一码字的第一符号之间的MT事件。

例如，当前一码字符号的电平是{-3,+1,-1,+3}并且当前码字符号的电平是{-3,+1,-3,+1}时，从前一码字符号的最后一个符号s[3]的电平+3到当前码字的第一符号s[1]的电平-3发生MT事件，因此，码字反转方案被配置为通过对当前码字符号{-3,+1,-3,+1}进行反转来输出反转的码字符号{+3,-1,+3,-1}。此时，接收器120可接收包括反转的码字符号{+3,-1,+3,-1}的当前码字，确定是否对反转的码字符号{+3,-1,+3,-1}进行反转，并且基于确定的结果通过对反转的码字符号{+3,-1,+3,-1}进行反转来产生当前码字符号{-3,+1,-3,+1}。因此，可保持在发送器110与接收器120之间传输的信号的数据不变性。

图4是用于描述示例PAM-4眼图400的示图。下面描述的PAM-4眼图通常被绘制为接收器120处的信号线上的电压与时间的关系，其中纵轴表示电压，并且横轴表示时间间隔(比如两个符号间隔)彼此重叠的时间。然而，应当注意的是，它们不一定按比例绘制。

参照图4，在PAM-4眼图400中，可看到由于至若干符号电平的转变而导致的若干交点(例如，小圆形标记)。在若干交点之中，从符号电平-3至符号电平+1的转变波形401上的交点以及从符号电平+3至符号电平-1的转变波形402上的交点呈现最慢的特性。此外，从符号电平-1至符号电平+1的转变波形403上的交点以及从符号电平-3至符号电平-1的转变波形404上的交点也呈现慢的特性。总的来说，可看出，转变斜率朝向目标符号电平+1和目标符号电平-1变得更平缓。因此，由至中间符号电平+1或中间符号电平-1的转变波形401、402、403和404所示出的中间眼的大小可能被减小。

在下文中，将参照图5描述用于扩大PAM-4眼图400中的中间眼的PAM-4符号的两个比特流的编码映射。图5示出出于解释目的的非限制性示例。具体地，图5是用于描述根据实施例的用于将一个信号线上的两个比特流编码到PAM-4符号电平的编码映射的示图。

参照图1和图5，编码映射500可通过PAM-4编码器112将两个比特流的PAM-4符号比特映射到三个驱动器控制信号A、B和C。例如，当两个比特流的逻辑值(或符号比特)为00时，驱动器控制信号A、驱动器控制信号B和驱动器控制信号C可被映射到逻辑值1。当两个比特流的逻辑值(或符号比特)为01时，驱动器控制信号A和驱动器控制信号B可被映射到逻辑值1，并且驱动器控制信号C可被映射到逻辑值0。当两个比特流的逻辑值(或符号比特)为10时，驱动器控制信号A可被映射到逻辑值1，并且驱动器控制信号B和驱动器控制信号C可被映射到逻辑值0。当两个比特流的逻辑值(或符号比特)为11时，驱动器控制信号A、驱动器控制信号B和驱动器控制信号C可被映射到逻辑值0。

可由输出驱动器116将驱动器控制信号A、驱动器控制信号B和驱动器控制信号C用于将与四个PAM-4符号电平-3、-1、+1和+3之一对应的电压驱动到连接到发送器110的输出节点的信道130。输出驱动器116可基于驱动器控制信号A、驱动器控制信号B和驱动器控制信号C中的每一个的逻辑值来驱动符号电平。

图6和图7是用于描述根据实施例的发送器的框图。图6是用于描述使用图5的编码映射500的发送器110a的示图。图7是用于描述使用图5的编码映射500、上拉(pull-up)脉冲信号和下拉(pull-down)脉冲信号的发送器110b的示图。在下文中，附加到附图标号的英文字母(例如，110a的a和110b的b、114a的a和114b的b、610A的A、610B的B以及610C的C)用于区分执行相同功能的多个电路。为了便于解释，驱动器控制信号A、驱动器控制信号B和驱动器控制信号C可分别可互换地用作第一驱动器控制信号至第三驱动器控制信号。

参照图6，在发送器110a中，PAM-4编码器112可通过使用图5的编码映射500来提供第一驱动器控制信号至第三驱动器控制信号A、B和C。发送器110a可包括逻辑电路114a和输出驱动器116。逻辑电路114a可包括接收第一驱动器控制信号A的第一预驱动器电路(或称为预驱动器)610A、接收第二驱动器控制信号B的第二预驱动器电路(或称为预驱动器)610B、以及接收第三驱动器控制信号C的第三预驱动器电路(或称为预驱动器)610C。第一预驱动器电路至第三预驱动器电路610A、610B和610C可输出第一驱动信号至第三驱动信号DRV_A、DRV_B和DRV_C，其中，第一驱动信号至第三驱动信号DRV_A、DRV_B和DRV_C分别具有与第一驱动器控制信号至第三驱动器控制信号A、B和C的信号波形相同的信号波形。

输出驱动器116可包括接收第一驱动信号DRV_A的第一驱动器电路620A、接收第二驱动信号DRV_B的第二驱动器电路620B、以及接收第三驱动信号DRV_C的第三驱动器电路620C。第一驱动器电路至第三驱动器电路620A、620B和620C可包括连接在电源电压VDD与接地电压VSS之间的上拉晶体管PUA、上拉晶体管PUB、上拉晶体管PUC、第一电阻器R1A、第一电阻器R1B、第一电阻器R1C、第二电阻器R2A、第二电阻器R2B、第二电阻器R2C、下拉晶体管PDA、下拉晶体管PDB和下拉晶体管PDC。在第一驱动器电路至第三驱动器电路620A、620B和620C中，连接在第一电阻器R1A与第二电阻器R2A之间、第一电阻器R1B与第二电阻器R2B之间、以及第一电阻器R1C与第二电阻器R2C之间的输出节点OUT可连接到信道130。根据一些实施例，多个驱动器电路(例如，第一驱动器电路至第三驱动器电路620A、620B和620C)的输出端子共同连接到输出节点OUT。根据一些实施例，多个驱动器电路(例如，第一驱动器电路至第三驱动器电路620A、620B和620C)中的每一个包括串联电连接在对应的上拉晶体管的漏极端子和对应的下拉晶体管的漏极端子之间的一对电阻器(例如，第一电阻器R1A与第二电阻器R2A、第一电阻器R1B与第二电阻器R2B、或者第一电阻器R1C与第二电阻器R2C)，以及其中，所述一对电阻器在所述多个驱动器电路中的对应的驱动器电路的所述输出端子处电连接在一起。

根据一些实施例，第一电阻器R1A、第一电阻器R1B和第一电阻器R1C以及第二电阻器R2A、第二电阻器R2B和第二电阻器R2C可被配置为在发送器110a将PAM-4符号发送到信道130时向信道130提供端接电阻(termination resistance)值。当发送端的输出阻抗与接收端的阻抗不匹配时，在接收端引起信号反射并且反射信号不能被正确地发送。其结果是，接收端处的电压电平改变，并且因此信号传输可能无法正确地执行。第一电阻器R1A、第一电阻器R1B和第一电阻器R1C以及第二电阻器R2A、第二电阻器R2B和第二电阻器R2C可用于调节终端电阻值，从而提供信道130的阻抗匹配并改善通过信道130发送和接收的信号的信号完整性。

在第一驱动器电路至第三驱动器电路620A、620B和620C中，当第一驱动信号至第三驱动信号DRV_A、DRV_B和DRV_C具有逻辑值0时，启用上拉晶体管PUA、上拉晶体管PUB和上拉晶体管PUC，以及当第一驱动信号至第三驱动信号DRV_A、DRV_B和DRV_C具有逻辑值1时，停用上拉晶体管PUA、上拉晶体管PUB和上拉晶体管PUC。当第一驱动信号至第三驱动信号DRV_A、DRV_B和DRV_C具有逻辑值1时，启用下拉晶体管PDA、下拉晶体管PDB和下拉晶体管PDC，以及当第一驱动信号至第三驱动信号DRV_A、DRV_B和DRV_C具有逻辑值0时，停用下拉晶体管PDA、下拉晶体管PDB和下拉晶体管PDC。

例如，当第一驱动信号至第三驱动信号DRV_A、DRV_B和DRV_C具有逻辑值1时，启用输出驱动器116中的三个下拉晶体管PDA、PDB和PDC，并且由此输出节点OUT可利用具有最低电压电平的符号电平-3来驱动。当第一驱动信号DRV_A和第二驱动信号DRV_B具有逻辑值1并且第三驱动信号DRV_C具有逻辑值0时，启用输出驱动器116中的两个下拉晶体管PDA和PDB以及1个上拉晶体管PUC，并且因此输出节点OUT可以以符号电平-1来驱动。当第一驱动信号DRV_A具有逻辑值1并且第二驱动信号DRV_B和第三驱动信号DRV_C具有逻辑值0时，启用输出驱动器116中的1个下拉晶体管PDA和两个上拉晶体管PUB和PUC，并且因此输出节点OUT可以以符号电平+1来驱动。当第一驱动信号至第三驱动信号DRV_A、DRV_B和DRV_C具有逻辑值0时，启用输出驱动器116中的三个上拉晶体管PUA、PUB和PUC，并且因此输出节点OUT可利用具有最高电压电平的符号电平+3来驱动。

具有逻辑值1的驱动器控制信号A、驱动器控制信号B和驱动器控制信号C分别启用接收对应的驱动器控制信号的下拉晶体管，以开始第一驱动器电路至第三驱动器电路620A、620B和620C的下拉操作，其中，高电平的驱动器控制信号可用作指示驱动器电路操作的下拉的下拉控制信号。具有逻辑值0的驱动器控制信号A、驱动器控制信号B和驱动器控制信号C分别启用接收对应的驱动器控制信号的上拉晶体管，以开始第一驱动器电路至第三驱动器电路620A、620B和620C的上拉操作，其中，低电平的驱动器控制信号可用作指示驱动器电路操作的上拉的上拉控制信号。有利地，基于上述操作，输出PAM-4符号电平的发送器110a可输出如图12所示出的数据眼图，其中，与符号电平+1和符号电平-1相关的中间眼的大小可被减小。

另外，当发送器110a将符号电平+1的信号输出到输出节点OUT时，两个启用的上拉晶体管PUB和PUC被驱动，并且剩余的1个上拉晶体管PUA处于停用状态。并且，在输出从符号电平-3至符号电平+1的信号的情况下，由于第一驱动信号DRV_A维持在与第一驱动器控制信号A相同的逻辑值，所以停用的上拉晶体管PUA保持在非操作状态或静态状态。当处于静态状态的上拉晶体管PUA可被瞬时驱动时，通过加快至符号电平+1的上拉转变可有助于增大中间眼的大小。

类似地，当发送器110a向输出节点OUT输出符号电平-1的信号时，两个启用的下拉晶体管PDA和PDB被驱动，并且剩余的一个下拉晶体管PDC处于停用状态。并且，在输出从符号电平+3至符号电平-1的信号的情况下，由于第三驱动信号DRV_C维持在与第三驱动器控制信号C相同的逻辑值，因此停用的下拉晶体管PDC保持在非操作状态或静态状态。当处于静态状态的下拉晶体管PDC被瞬时驱动时，通过加快至符号电平-1的转变可有助于来增大中间眼的大小。

图7是发送器110b的框图，其中，发送器110b检测由于驱动器控制信号A、驱动器控制信号B和驱动器控制信号C而导致的第一驱动器电路至第三驱动器电路620A、620B和620C的操作方向(例如，上拉或下拉)，并且基于操作方向产生特定上拉脉冲或下拉脉冲。上拉脉冲可用作瞬时上拉控制信号，其中，瞬时上拉控制信号在对应的脉冲时段期间启用第一驱动器电路至第三驱动器电路620A、620B和620C中的处于静态状态的上拉晶体管，并且由瞬时上拉控制信号驱动的上拉晶体管可对上拉转变进行加速。下拉脉冲可用作瞬时下拉控制信号，其中，瞬时下拉控制信号在对应的脉冲时段期间启用第一驱动器电路至第三驱动器电路620A、620B和620C中的处于静态状态的下拉晶体管，并且由瞬时下拉控制信号驱动的下拉晶体管可对下拉转变进行加速。

参照图7，除了逻辑电路114b的配置之外，发送器110b与图6的发送器110a几乎相同。逻辑电路114b可包括接收第一驱动器控制信号A的第一上拉转变检测器710A、第一下拉转变检测器720A、第一低脉冲产生器730A、第一高脉冲产生器740A和第一预驱动器电路(或称为预驱动器)750A。第一上拉转变检测器710A可检测第一驱动器控制信号A从逻辑值1至逻辑值0的负转变，并且第一低脉冲产生器730A可根据第一驱动器控制信号A的负转变沿产生具有特定低电平的脉冲信号。第一下拉转变检测器720A可检测第一驱动器控制信号A从逻辑值0至逻辑值1的正转变，并且第一高脉冲产生器740A可根据第一驱动器控制信号A的正转变沿产生具有特定高电平的第一下拉脉冲信号PDN_A。第一下拉脉冲信号PDN_A可被提供给第二预驱动器电路750B。第一预驱动器电路750A可接收第一驱动器控制信号A和第二上拉脉冲信号PUP_B，并且通过将第一驱动器控制信号A和第二上拉脉冲信号PUP_B组合来产生第一驱动信号DRV_A。

逻辑电路114b还可包括接收第二驱动器控制信号B的第二上拉转变检测器710B、第二下拉转变检测器720B、第二低脉冲产生器730B、第二高脉冲产生器740B及第二预驱动器电路(或称为预驱动器)750B。第二上拉转变检测器710B可检测第二驱动器控制信号B从逻辑值1至逻辑值0的负转变，并且第二低脉冲产生器730B可根据第二驱动器控制信号B的负转变沿产生具有特定低电平的第二上拉脉冲信号PUP_B。第二上拉脉冲信号PUP_B可被提供给第一预驱动器电路750A。第二下拉转变检测器720B可检测第二驱动器控制信号B从逻辑值0至逻辑值1的正转变，并且第二高脉冲产生器740B可根据第二驱动器控制信号B的正转变沿产生具有特定高电平的第二下拉脉冲信号PDN_B。第二下拉脉冲信号PDN_B可被提供给第三预驱动器电路750C。第二预驱动器电路750B可接收第二驱动器控制信号B、第一下拉脉冲信号PDN_A和第三上拉脉冲信号PUP_C，并且通过选择性将第二驱动器控制信号B与第一下拉脉冲信号PDN_A或第三上拉脉冲信号PUP_C组合来产生第二驱动信号DRV_B。

逻辑电路114b还可包括接收第三驱动器控制信号C的第三上拉转变检测器710C、第三下拉转变检测器720C、第三低脉冲产生器730C、第三高脉冲产生器740C及第三预驱动器电路(或称为预驱动器)750C。第三上拉转变检测器710C可检测第三驱动器控制信号C从逻辑值1至逻辑值0的负转变，并且第三低脉冲产生器730C可根据第三驱动器控制信号C的负转变沿产生具有特定低电平的第三上拉脉冲信号PUP_C。第三上拉脉冲信号PUP_C可被提供给第二预驱动器电路750B。第三下拉转变检测器720C可检测第三驱动器控制信号C从逻辑值0至逻辑值1的正转变，并且第三高脉冲产生器740C可根据第三驱动器控制信号C的正转变沿产生具有特定高电平的脉冲信号。第三预驱动器电路750C可接收第三驱动器控制信号C和第二下拉脉冲信号PDN_B，并且通过将第三驱动器控制信号C和第二下拉脉冲信号PDN_B组合来产生第三驱动信号DRV_C。

如参照图6所描述的，输出驱动器116可响应于第一驱动信号至第三驱动信号DRV_A、DRV_B和DRV_C，将PAM-4符号电平从第一驱动器电路至第三驱动器电路620A、620B和630C输出到与输出驱动器116连接的信道130。

根据一些实施例，提供了一种发送器(例如，图7的发送器110b)，发送器包括：输出驱动器，具有多个驱动器电路，其中，所述多个驱动器电路被配置为响应于多个驱动信号将多个多电平信号驱动到输出节点上；以及逻辑电路，被配置为响应于多个驱动器控制信号产生所述多个驱动信号。根据一些实施例，所述逻辑电路包括：多个转变检测器，响应于所述多个驱动器控制信号产生多个信号；多个脉冲产生器，响应于所述多个驱动器控制信号以及由所述多个转变检测器产生的所述多个信号来产生多个脉冲信号；以及多个预驱动器，被配置为响应于所述多个驱动器控制信号和所述多个脉冲信号来产生所述多个驱动信号。

图8A至图8C是用于描述根据实施例的发送器的操作的示图。图8A和图8B示出与图5的编码映射500和图7的发送器110b相关联的从符号电平-3至符号电平+1的转变操作。图8C示出与图4的信号波形401相比具有改进的转变速度的信号波形401b。参照图8A，在从符号电平-3至符号电平+1的转变操作中，第一驱动器控制信号至第三驱动器控制信号A、B和C的逻辑值可从111改变为100。第一驱动器控制信号A保持在逻辑值1，并且第二驱动器控制信号B和第三驱动器控制信号C从逻辑值1改变为逻辑值0。第一驱动器控制信号A的逻辑值1可指示第一驱动器电路620A执行静态下拉操作。第二驱动器控制信号B和第三驱动器控制信号C从逻辑值1至逻辑值0的转变可分别促使第二驱动器电路620B和第三驱动器电路620C停止下拉操作并开始上拉操作。

参照图8B，第二驱动器控制信号B可通过第二上拉转变检测器710B和第二低脉冲产生器730B产生为具有特定低电平的第二上拉脉冲信号PUP_B。第二上拉脉冲信号PUP_B被提供给第一预驱动器电路750A，并且第一预驱动器电路750A可通过将第一驱动器控制信号A和第二上拉脉冲信号PUP_B组合来产生具有特定低脉冲的第一驱动信号DRV_A。第一驱动器电路620A可在第一驱动信号DRV_A的低脉冲时段期间启用上拉晶体管PUA。

第三驱动器控制信号C可通过第三上拉转变检测器710C和第三低脉冲产生器730C产生为具有特定低电平的第三上拉脉冲信号PUP_C。第三上拉脉冲信号PUP_C被提供给第二预驱动器电路750B，并且第二预驱动器电路750B可通过将第二驱动器控制信号B和第三上拉脉冲信号PUP_C组合来产生第二驱动信号DRV_B。此时，由于具有特定低电平的第三上拉脉冲信号PUP_C与已经转变为逻辑值0的第二驱动器控制信号B相同，因此可产生具有与第二驱动器控制信号B的波形类似的波形的第二驱动信号DRV_B。第二驱动器电路620B的上拉晶体管PUB可由转变为逻辑值0的第二驱动信号DRV_B来启用。

第三驱动器控制信号C被提供给第三预驱动器电路750C，并且第三预驱动器电路750C可产生具有与第三驱动器控制信号C的波形类似的波形的第三驱动信号DRV_C。第三驱动器电路620C的上拉晶体管PUC可由转变为逻辑值0的第三驱动信号DRV_C来启用。

在发送器110b中，在从符号电平-3转变至符号电平+1时，在第一驱动信号DRV_A的低脉冲时段期间可启用三个上拉晶体管PUA、PUB和PUC。有利地，这将呈现比通过图6的发送器110a中描述的两个上拉晶体管PUB和PUC至符号电平+1的上拉转变快的上拉转变。

图8C示出在从符号电平-3至符号电平+1的转变操作时的图4的PAM-4眼图的信号波形401以及根据以上参照图7描述的实施例的由发送器110b输出的信号波形401b。可看出，信号波形401b的转变斜率看起来比信号波形401的转变斜率陡峭，并且至目标符号电平+1的上升时间减少。

图9A至图9C是用于描述根据实施例的发送器的操作的示图。图9A和图9B示出与图5的编码映射500和图7的发送器110b相关联的从符号电平+3至符号电平-1的转变操作。图9C示出与图4的信号波形402相比具有改进的转变速度的信号波形402b。

参照图9A，在从符号电平+3至符号电平-1的转变操作中，第一驱动器控制信号至第三驱动器控制信号A、B和C的逻辑值可从000改变为110。第一驱动器控制信号A和第二驱动器控制信号B中的每一个的逻辑值从逻辑值0改变为逻辑值1，并且第三驱动器控制信号C保持逻辑值0。第一驱动器控制信号A和第二驱动器控制信号B从逻辑值0至逻辑值1的转变可分别促使第一驱动器电路620A和第二驱动器电路620B停止上拉操作并开始下拉操作。第三驱动器控制信号C的逻辑值0可指示第三驱动器电路620C执行上拉操作而无需改变。

参照图9B，第一驱动器控制信号A被提供给第一预驱动器电路750A，并且第一预驱动器电路750A可产生具有与第一驱动器控制信号A的波形类似的波形的第一驱动信号DRV_A。第一驱动器电路620A的下拉晶体管PDA可由转变为逻辑值1的第一驱动信号DRV_A来启用。

第一驱动器控制信号A可通过第一下拉转变检测器720A和第一高脉冲产生器740A产生为具有特定高电平的第一下拉脉冲信号PDN_A。第一下拉脉冲信号PDN_A被提供给第二预驱动器电路750B，并且第二预驱动器电路750B可通过将第二驱动器控制信号B和第一下拉脉冲信号PDN_A组合来产生第二驱动信号DRV_B。此时，由于具有特定高电平的第一下拉脉冲信号PDN_A与已经转变为逻辑值1的第二驱动器控制信号B相同，因此第二驱动信号DRV_B可被产生为具有与第二驱动器控制信号B的波形类似的波形。第二驱动器电路620B的下拉晶体管PDB可由转变为逻辑值1的第二驱动信号DRV_B来启用。

第二驱动器控制信号B可通过第二下拉转变检测器720B和第二高脉冲产生器740B产生为具有特定高电平的第二下拉脉冲信号PDN_B。第二下拉脉冲信号PDN_B被提供给第三预驱动器电路750C，并且第三预驱动器电路750C可通过将第三驱动器控制信号C和第二下拉脉冲信号PDN_B组合来产生具有特定高脉冲的第三驱动信号DRV_C。第三驱动器电路620C可在第三驱动信号DRV_C的高脉冲时段期间启用下拉晶体管PDC。

在发送器110b中，在从符号电平+3转变至符号电平-1时，在第三驱动信号DRV_C的高脉冲时段期间可启用三个下拉晶体管PDA、PDB和PDC。这将呈现比通过图6的发送器110a中描述的两个下拉晶体管PDA和PDB至符号电平-1的下拉转变快的下拉转变。

图9C示出在从符号电平+3至符号电平-1的转变操作时的图4的PAM-4眼图的信号波形402以及由根据以上参照图7描述的实施例的发送器110b输出的信号波形402b。可看出，信号波形402b的转变斜率看起来比信号波形402的转变斜率陡峭，并且至目标符号电平-1的下降时间减少。

图10A至图10C是用于描述根据实施例的发送器的操作的示图。图10A和图10B示出与图5的编码映射500和图7的发送器110b相关联的从符号电平-1至符号电平+1的转变操作。图10C示出与图4的信号波形403相比具有改进的转变速度的信号波形403b。

参照图10A，在从符号电平-1至符号电平+1的转变操作中，第一驱动器控制信号至第三驱动器控制信号A、B和C的逻辑值可从110改变为100。第一驱动器控制信号A保持在逻辑值1，第二驱动器控制信号B的逻辑值从逻辑值1改变为逻辑值0，并且第三驱动器控制信号C保持在逻辑值0。第一驱动器控制信号A的逻辑值1可指示第一驱动器电路620A执行下拉操作而无需改变，并且第三驱动器控制信号C的逻辑值0可指示第三驱动器电路620C执行上拉操作而无需改变。第二驱动器控制信号B从逻辑值1至逻辑值0的转变可指示第二驱动器电路620B停止下拉操作并开始上拉操作。

参照图10B，第二驱动器控制信号B可通过第二上拉转变检测器710B和第二低脉冲产生器730B产生为具有特定低电平的第二上拉脉冲信号PUP_B。第二上拉脉冲信号PUP_B被提供给第一预驱动器电路750A，并且第一预驱动器电路750A可通过将第一驱动器控制信号A和第二上拉脉冲信号PUP_B组合来产生具有特定低脉冲的第一驱动信号DRV_A。第一驱动器电路620A可在第一驱动信号DRV_A的低脉冲时段期间启用上拉晶体管PUA。

第二驱动器控制信号B被提供给第二预驱动器电路750B，并且第二预驱动器电路750B可产生具有与第二驱动器控制信号B的波形类似的波形的第二驱动信号DRV_B。第二驱动器电路620B的上拉晶体管PUB可由转变为逻辑值0的第二驱动信号DRV_B来启用。

第三驱动器控制信号C被提供给第三预驱动器电路750C，并且第三预驱动器电路750C可产生具有与第三驱动器控制信号C的波形类似的波形的第三驱动信号DRV_C。第三驱动器电路620C的上拉晶体管PUC可由具有逻辑值0的第三驱动信号DRV_C来启用。

在发送器110b中，在从符号电平-1转变至符号电平+1时，在第一驱动信号DRV_A的低脉冲时段期间可启用三个上拉晶体管PUA、PUB和PUC。这将呈现比通过图6的发送器110a中描述的两个上拉晶体管PUB和PUC至符号电平+1的上拉转变快的上拉转变。

图10C示出在从符号电平-1至符号电平+1的转变操作时的图4的PAM-4眼图的信号波形403以及由根据以上参照图7描述的实施例的发送器110b输出的信号波形403b。可看出，信号波形403b的转变斜率看起来比信号波形403的转变斜率陡峭，并且至目标符号电平+1的上升时间减少。

图11A至图11C是用于描述根据实施例的发送器的操作的示图。图11A和图11B示出与图5的编码映射500和图7的发送器110b相关联的从符号电平-3至符号电平-1的转变操作。图11C示出与图4的信号波形404相比具有改进的转变速度的信号波形404b。

参照图11A，在从符号电平-3至符号电平-1的转变操作中，第一驱动器控制信号至第三驱动器控制信号A、B和C的逻辑值可从111改变为110。第一驱动器控制信号A和第二驱动器控制信号B中的每一个的逻辑值保持在逻辑值1，并且第三驱动器控制信号C的逻辑值从逻辑值1改变为逻辑值0。第一驱动器控制信号A和第二驱动器控制信号B的逻辑值1可分别指示第一驱动器电路620A和第二驱动器电路620B执行下拉操作而无需改变。第三驱动器控制信号C从逻辑值1至逻辑值0的转变可指示第三驱动器电路620C停止下拉操作并开始上拉操作。

参照图11B，第一驱动器控制信号A被提供给第一预驱动器电路750A，并且第一预驱动器电路750A可产生具有与第一驱动器控制信号A的波形类似的波形的第一驱动信号DRV_A。第一驱动器电路620A的下拉晶体管PDA可由具有逻辑值1的第一驱动信号DRV_A来启用。

第三驱动器控制信号C可通过第三上拉转变检测器710C和第三低脉冲产生器730C产生为具有特定低电平的第三上拉脉冲信号PUP_C。第三上拉脉冲信号PUP_C被提供给第二预驱动器电路750B，并且第二预驱动器电路750B可通过将第二驱动器控制信号B和第三上拉脉冲信号PUP_C组合来产生具有特定低脉冲的第二驱动信号DRV_B。第二驱动器电路620B可在第二驱动信号DRV_B的低脉冲时段期间启用上拉晶体管PUB。

第三驱动器控制信号C被提供给第三预驱动器电路750C，并且第三预驱动器电路750C可产生具有与第三驱动器控制信号C的波形类似的波形的第三驱动信号DRV_C。第三驱动器电路620C的上拉晶体管PUC可由转变为逻辑值0的第三驱动信号DRV_C来启用。

在发送器110b中，在从符号电平-3转变至符号电平-1时，在第二驱动信号DRV_B的低脉冲时段期间可启用两个上拉晶体管PUA和PUC。这将呈现比通过图6的发送器110a中描述的一个上拉晶体管PUC至符号电平-1的上拉转变快的上拉转变。

图11C示出在从符号电平-3至符号电平-1的转变操作时的图4的PAM-4眼图的信号波形404以及由根据以上参照图7描述的实施例的发送器110b输出的信号波形404b。可看出，信号波形404b的转变斜率看起来比信号波形404的转变斜率陡峭，并且至目标符号电平-1的上升时间减少。

图12是用于描述根据实施例的PAM-4眼图的示图。参照图12，可看出，在使用图6的发送器110a的PAM-4眼图400a中，由至中间符号电平+1或中间符号电平-1的转变波形示出的中间眼的大小较小，而在使用图7的发送器110b的PAM-4眼图400b中，中间眼的大小已增大。根据PAM-4眼图400b，可检测根据编码映射500(图5)的驱动器控制信号A、驱动器控制信号B和驱动器控制信号C的驱动器电路620A、驱动器电路620B和驱动器电路620C的操作方向(例如，上拉或下拉)，并且基于操作方向，在短脉冲时段内可启用驱动器电路620A、驱动器电路620B和驱动器电路620C中的处于静态状态的上拉晶体管或下拉晶体管以引起快速上拉或下拉转变，从而扩大眼。

图13是根据实施例的用于描述包括发送器的电子装置的系统1000的框图。参照图13，系统1000可包括相机1100、显示器1200、音频处理器1300、调制解调器(1400)、动态随机存取存储器(DRAM)1500a和DRAM 1500b、闪存1600a和闪存1600b、输入/输出(I/O)装置1700a和I/O装置1700b、以及应用处理器(AP)1800。系统1000被实现为膝上型计算机、移动电话、智能电话、平板个人计算机(PC)、可穿戴装置、医疗保健装置或物联网(IOT)装置。此外，系统1000可被实现为服务器或PC。

相机1100可根据用户的控制捕捉静止图像或视频，并且可存储捕捉的图像/视频数据或将捕捉的图像/视频数据发送到显示器1200。音频处理器1300可对包括在闪存1600a和闪存1600b中的音频数据或网络内容进行处理。调制解调器1400可将用于有线/无线数据发送/接收的调制信号发送到接收器，并且调制信号可由接收器解调以恢复原始信号。I/O装置1700a和I/O装置1700b可包括提供数字输入功能和/或数字输出功能的装置，例如，通用串行总线(USB)、存储装置、数码相机、安全数字(SD)卡、数字通用盘(DVD)、网络适配器、触摸屏等。

AP 1800可控制系统1000的整体操作。AP 1800可包括控制块(或被称为控制器)1810、加速器块或加速器芯片(或被称为加速器)1820以及接口块(或被称为接口)1830。AP1800可控制显示器1200，使得存储在闪存1600a和闪存1600b中的内容的一部分显示在显示器1200上。当通过I/O装置1700a和I/O装置1700b接收到用户输入时，AP 1800可执行与用户输入对应的控制操作。AP 1800可包括作为专用于计算人工智能(AI)数据的电路的加速器块，或者可包括与AP 1800分开的加速器芯片1820。DRAM 1500b可另外设置在加速器块或加速器芯片1820中。加速器块是专用于执行AP 1800的特定功能的功能块，并且可包括作为专用于处理图形数据的功能块的图形处理单元(GPU)、作为专用于AI计算和推断的块的神经处理单元(NPU)以及作为专用于数据传输的块的数据处理单元(DPU)。

系统1000可包括多个DRAM 1500a和DRAM 1500b。AP 1800可建立DRAM接口协议并与DRAM 1500a和DRAM 1500b通信，以通过符合联合电子装置工程委员会(JEDEC)标准和模式寄存器(MRS)设置的命令来控制DRAM 1500a和DRAM 1500b，或者以使用公司专用的功能(如低电压/高速/可靠性和循环冗余校验(CRC)/纠错码(ECC)功能)。例如，AP 1800可通过符合JEDEC标准的接口(如LPDDR4和LPDDR5)与DRAM 1500a通信，并且加速器块或加速器芯片1820可设置和使用新的DRAM接口协议以控制用于加速器的DRAM 1500b，DRAM 1500b具有比DRAM 1500a大的带宽。

尽管图13仅示出DRAM 1500a和DRAM 1500b，但本发明构思不限于此。可以使用任何存储器(如相变随机存取存储器(PRAM)、静态随机存取存储器(SRAM)、磁性随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)或混合随机存取存储器(RAM))，只要满足AP 1800或加速器芯片1820的带宽、响应速度和电压条件即可。DRAM1500a和DRAM 1500b具有比I/O装置1700a和I/O装置1700b或者闪存1600a和闪存1600b相对更小的延迟和带宽。当系统1000通电并且操作系统(OS)和应用数据加载到系统1000中时，DRAM 1500a和DRAM 1500b初始化，因此DRAM 1500a和DRAM 1500b可用作OS和应用数据的临时存储装置，或者可用作用于各种软件代码的执行空间。

在DRAM 1500a和DRAM 1500b中，可执行四种算术运算(即，加法、减法、乘法和除法)、向量计算、地址计算或快速傅里叶变换(FFT)计算。此外，在DRAM 1500a和DRAM 1500b中，可执行用于推断的操作的功能。这里，可在使用人工神经网络的深度学习算法中执行推断。深度学习算法可包括用于通过各种数据学习模型的训练操作以及用于利用训练的模型识别数据的推断操作。根据实施例，用户通过相机1100捕捉的图像被信号处理并被存储在DRAM 1500b中，并且加速器块或加速器芯片1820可使用存储在DRAM 1500b中的数据和用于推断的函数来执行用于识别数据的AI数据计算。

系统1000可包括具有比DRAM 1500a和DRAM 1500b更大容量的多个存储装置或者闪存1600a和闪存1600b。加速器块或加速器芯片1820可使用闪存1600a和闪存1600b来执行训练操作和AI数据计算。根据实施例，闪存1600a和闪存1600b可包括存储器控制器1610和闪存装置1620，并且可通过使用包括在存储器控制器1610中的算术单元来更有效地执行由AP 1800和/或加速器芯片1820执行的训练操作和推断AI数据计算。闪存1600a和闪存1600b可存储通过相机1100捕捉的图像或通过数据网络发送的数据。例如，闪存1600a和闪存1600b可存储增强现实/虚拟现实内容、高清(HD)内容或超高清(UHD)内容。

在系统1000中，可发送或接收PAM-4信号以用于组件之间的高速操作。包括在系统1000中的相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM 1500a和DRAM1500b、闪存1600a和闪存1600b以及I/O装置1700a和I/O装置1700b、和/或AP 1800均可包括如参照图1至图12所述的发送器110b。发送器110b通过PAM-4编码映射的多个驱动器控制信号检测多个驱动器电路的操作方向(例如，上拉或下拉)，产生上拉脉冲信号或下拉脉冲信号，并且将上拉脉冲信号或下拉脉冲信号施加到多个驱动器电路之中的接收不转变的驱动器控制信号的至少一个静态驱动器电路的上拉晶体管或下拉晶体管，从而执行快速上拉或下拉转变。因此，数据眼被扩大。

虽然已经参考本发明构思的实施例具体示出和描述了本发明构思，但应当理解的是，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (19)

1.一种发送器，包括：

输出驱动器，具有多个驱动器电路，其中，所述多个驱动器电路被配置为响应于多个驱动信号将多个多电平信号驱动到输出节点上；以及

逻辑电路，被配置为响应于多个驱动器控制信号产生所述多个驱动信号，其中，所述逻辑电路包括：

多个转变检测器，响应于所述多个驱动器控制信号产生多个信号；

多个脉冲产生器，响应于所述多个驱动器控制信号以及由所述多个转变检测器产生的所述多个信号来产生多个脉冲信号；以及

多个预驱动器，被配置为响应于所述多个驱动器控制信号和所述多个脉冲信号来产生所述多个驱动信号。

2.根据权利要求1所述的发送器，其中，所述多个驱动器电路中的每一个驱动器电路包括上拉晶体管和下拉晶体管；以及其中，所述多个驱动器电路的输出端子共同连接到所述输出节点。

3.根据权利要求2所述的发送器，其中，所述多个驱动器电路中的每一个驱动器电路包括串联电连接在对应的上拉晶体管的漏极端子和对应的下拉晶体管的漏极端子之间的一对电阻器；以及其中，所述一对电阻器在所述多个驱动器电路中的对应的驱动器电路的所述输出端子处电连接在一起。

4.根据权利要求1所述的发送器，其中，所述多个转变检测器包括响应于所述多个驱动器控制信号中的第一驱动器控制信号产生信号的第一上拉转变检测器和第一下拉转变检测器；以及其中，所述多个脉冲产生器包括对所述多个驱动器控制信号中的第一驱动器控制信号做出响应的第一低脉冲产生器和第一高脉冲产生器，其中，第一低脉冲产生器对由第一上拉转变检测器产生的信号做出响应，并且第一高脉冲产生器对由第一下拉转变检测器产生的信号做出响应。

5.根据权利要求4所述的发送器，其中，所述多个预驱动器包括对所述多个驱动器控制信号中的第二驱动器控制信号和由第一高脉冲产生器产生的第一下拉脉冲信号做出响应的第二预驱动器。

6.根据权利要求5所述的发送器，其中，所述多个转变检测器包括响应于所述多个驱动器控制信号中的第三驱动器控制信号产生信号的第三上拉转变检测器和第三下拉转变检测器；其中，所述多个脉冲产生器包括对所述多个驱动器控制信号中的第三驱动器控制信号做出响应的第三低脉冲产生器和第三高脉冲产生器，其中，第三低脉冲产生器对由第三上拉转变检测器产生的信号做出响应，并且第三高脉冲产生器对由第三下拉转变检测器产生的信号做出响应；以及其中，第二预驱动器还对由第三低脉冲产生器产生的第三上拉脉冲信号做出响应。

7.根据权利要求6所述的发送器，其中，所述多个转变检测器包括响应于所述多个驱动器控制信号中的第二驱动器控制信号产生信号的第二上拉转变检测器和第二下拉转变检测器；其中，所述多个脉冲产生器包括对所述多个驱动器控制信号中的第二驱动器控制信号做出响应的第二低脉冲产生器和第二高脉冲产生器，其中，第二低脉冲产生器对由第二上拉转变检测器产生的信号做出响应，并且第二高脉冲产生器对由第二下拉转变检测器产生的信号做出响应。

8.根据权利要求7所述的发送器，其中，所述多个预驱动器包括：对所述多个驱动器控制信号中的第一驱动器控制信号和由第二低脉冲产生器产生的第二上拉脉冲信号做出响应的第一预驱动器，以及对所述多个驱动器控制信号中的第三驱动器控制信号和由第二高脉冲产生器产生的第二下拉脉冲信号做出响应的第三预驱动器。

9.根据权利要求1至8中任意一项所述的发送器，还包括：脉幅调制4电平PAM-4编码器，被配置为产生所述多个驱动器控制信号。

10.一种发送装置，包括：

输出节点；

输出驱动器，包括将多个多电平信号驱动到所述输出节点上的多个驱动器电路，其中，所述多个多电平信号基于多个驱动器控制信号和与所述多个驱动器控制信号相关联的脉冲信号被分别驱动；以及

逻辑电路，被配置为通过所述多个驱动器控制信号的转变来检测所述多个驱动器电路中的每一个驱动器电路的上拉操作或下拉操作的方向，并且产生所述脉冲信号；以及

其中，所述逻辑电路将所述脉冲信号提供给所述多个驱动器电路之中的接收不转变的驱动器控制信号的至少一个静态驱动器电路。

11.根据权利要求10所述的发送装置，

其中，当所述多个驱动器电路分别通过所述多个驱动器控制信号的转变执行所述上拉操作时，所述逻辑电路将所述脉冲信号产生为具有特定低电平的上拉脉冲信号；以及

其中，所述至少一个静态驱动器电路通过所述上拉脉冲信号执行所述上拉操作。

12.根据权利要求10所述的发送装置，

其中，当所述多个驱动器电路分别通过所述多个驱动器控制信号的转变执行所述下拉操作时，所述逻辑电路将所述脉冲信号产生为具有特定高电平的下拉脉冲信号；以及

其中，所述至少一个静态驱动器电路通过所述下拉脉冲信号执行所述下拉操作。

13.根据权利要求10所述的发送装置，还包括：编码器，被配置为产生所述多个驱动器控制信号，其中，所述多个驱动器控制信号用于将要发送到所述输出节点的比特流转换为所述多个多电平信号中的一个多电平信号。

14.根据权利要求10所述的发送装置，

其中，所述逻辑电路还包括：多个预驱动器电路，所述多个预驱动器电路中的每一个预驱动器电路与所述多个驱动器电路中的对应的一个驱动器电路连接，并被配置为产生用于驱动所述多个驱动器电路中的对应的一个驱动器电路的驱动信号；以及

其中，所述多个预驱动器电路通过将所述多个驱动器控制信号中的每一个驱动器控制信号与所述脉冲信号组合来输出所述驱动信号。

15.根据权利要求14所述的发送装置，其中，所述逻辑电路还包括：

多个转变检测器，被配置为检测所述多个驱动器控制信号中的每一个驱动器控制信号的负转变或正转变；

多个低脉冲产生器，被配置为从所述多个驱动器控制信号中的每一个驱动器控制信号的所述负转变的沿产生具有特定低电平的所述脉冲信号；以及

多个高脉冲产生器，被配置为从所述多个驱动器控制信号中的每一个驱动器控制信号的所述正转变的沿产生具有特定高电平的所述脉冲信号。

16.根据权利要求15所述的发送装置，其中，所述多个驱动器电路中的每一个驱动器电路包括：

上拉晶体管，连接到电源电压，并通过响应于所述驱动信号执行所述上拉操作来将所述多个多电平信号输出到所述输出节点上；以及

下拉晶体管，连接到接地电压，并通过响应于所述驱动信号执行所述下拉操作来将所述多个多电平信号输出到所述输出节点上。

17.根据权利要求16所述的发送装置，其中，所述多个驱动器电路中的每一个驱动器电路还包括：

第一电阻器，连接在所述上拉晶体管与所述输出节点之间；以及

第二电阻器，连接在所述下拉晶体管与所述输出节点之间。

18.一种发送装置，包括：

输出节点；

编码器，被配置为对n-1个比特流进行编码，其中：n为等于或大于3的整数，所述编码器将所述n-1个比特流转换为n个驱动器控制信号，所述n个驱动器控制信号包括第一驱动器控制信号至第n驱动器控制信号，以及第一驱动器控制信号至第n驱动器控制信号被配置为相对于所述n-1个比特流依次逐一转变并且包括不转变的驱动器控制信号；

输出驱动器，包括多个驱动器电路，其中，所述多个驱动器电路将多个多电平信号驱动到所述输出节点上，其中，所述多个多电平信号基于第一驱动器控制信号至第n驱动器控制信号和与第一驱动器控制信号至第n驱动器控制信号相关联的脉冲信号被分别驱动，以及所述多个多电平信号中的每一个多电平信号具有2^n-1个电平；以及

逻辑电路，被配置为通过第一驱动器控制信号至第n驱动器控制信号的转变来检测所述多个驱动器电路中的每一个驱动器电路的上拉操作或下拉操作的方向，并且产生所述脉冲信号；以及

其中，所述逻辑电路将所述脉冲信号提供给所述多个驱动器电路之中的接收所述不转变的驱动器控制信号的至少一个静态驱动器电路。

19.根据权利要求18所述的发送装置，

其中，当所述多个驱动器电路通过所述n个驱动器控制信号的转变分别执行所述上拉操作时，所述逻辑电路将所述脉冲信号产生为具有特定低电平的上拉脉冲信号；以及

其中，所述至少一个静态驱动器电路通过所述上拉脉冲信号执行所述上拉操作。