CN117637844A - 沟槽型mosfet器件及沟槽型mosfet器件的制造方法 - Google Patents

Abstract

本发明涉及一种沟槽型MOSFET器件及沟槽型MOSFET器件的制造方法，沟槽型MOSFET器件包括元胞结构，元胞结构包括半导体基片、阱区、源区、沟槽、绝缘栅结构、源极金属层和漏极，阱区设于半导体基片的部分区域内，源区设于阱区的上表层，沟槽贯穿阱区，且延伸至半导体基片内，绝缘栅结构包括位于沟槽内的栅极。源极金属层设于半导体基片的上表面，漏极设于半导体基片背离源极金属层的一侧表面上。源极金属层与半导体基片之间形成欧姆接触，或源极金属层与半导体基片之间形成欧姆接触及肖特基接触。集成的体二极管和金属氧化物半导体场效应晶体管共用半导体基片和终端区域，减小了沟槽型MOSFET器件占用的封装面积。

Description

沟槽型MOSFET器件及沟槽型MOSFET器件的制造方法

技术领域

本申请涉及半导体技术领域，特别是涉及一种沟槽型MOSFET器件及沟槽型MOSFET器件的制造方法。

背景技术

沟槽型MOSFET器件是将栅极埋入半导体基片中，以形成垂直导电沟道，沟槽型MOSFET器件具有更小的导通电阻以及更小的元胞尺寸。

然而，传统的沟槽型MOSFET器件中，通常会外置续流二极管，以用于承载反向电流，然而，外置续流二极管会消耗额外的芯片面积和封装面积，进而增加制造成本。

发明内容

基于此，有必要针对传统的沟槽型MOSFET器件中外置续流二极管会消耗额外的芯片面积和封装面积的问题，提供一种沟槽型MOSFET器件及沟槽型MOSFET器件的制造方法。

根据本申请的一方面，提供了一种沟槽型MOSFET器件，所述沟槽型MOSFET器件包括元胞结构，所述元胞结构包括：

半导体基片，具有第一导电类型；

阱区，设于所述半导体基片的部分区域内，且具有与所述第一导电类型相反的第二导电类型；

源区，设于所述阱区的上表层，且所述源区具有所述第一导电类型；

沟槽，贯穿所述阱区，且延伸至所述半导体基片内，所述源区位于所述沟槽的至少一侧；

绝缘栅结构，包括位于所述沟槽内的栅极，所述栅极与所述半导体基片电隔离设置；

源极金属层，设于所述半导体基片的上表面；以及

漏极，设于所述半导体基片背离所述源极金属层的一侧表面上；

其中，所述源极金属层与所述半导体基片之间形成欧姆接触，或所述源极金属层与所述半导体基片之间形成欧姆接触及肖特基接触，以使所述源极金属层、所述半导体基片和所述漏极共同形成体二极管。

在其中一个实施例中，所述半导体基片包括彼此相连的第一基片层和第二基片层；

所述阱区设于所述第一基片层内；

所述源极金属层、所述第二基片层和所述漏极共同形成所述体二极管。

在其中一个实施例中，当所述源极金属层与所述半导体基片之间形成欧姆接触时，所述源区的部分区域设于所述第二基片层的上表层内；

所述源极金属层、所述源区设于所述第二基片层内的部分区域、所述第二基片层和所述漏极共同形成所述体二极管。

在其中一个实施例中，所述源区包括彼此相连的第一区域和第二区域；

所述第一区域设于所述阱区的上表层，所述第二区域设于所述第二基片层的上表层内；

所述源极金属层、所述第二区域、所述第二基片层和所述漏极共同形成所述体二极管。

在其中一个实施例中，所述沟槽型MOSFET器件还包括位于所述沟槽至少一侧的至少一个屏蔽结构，所述屏蔽结构设于所述第一基片层内，且延伸至所述阱区的下方；所述屏蔽结构具有所述第二导电类型；

至少一个所述屏蔽结构包括彼此间隔设置的两个子屏蔽结构；

所述第一区域邻接于所述子屏蔽结构，所述第二基片层和所述第二区域位于相邻的两个所述子屏蔽结构之间。

在其中一个实施例中，所述至少一个屏蔽结构包括彼此间隔设置的第一屏蔽结构和第二屏蔽结构，所述第一屏蔽结构和所述第二屏蔽结构分别位于所述沟槽的两侧，所述第一屏蔽结构和所述第二屏蔽结构均包括间隔设置的至少两个子屏蔽结构；

所述第一区域的一部分设于所述阱区的上表层内，所述第一区域的另一部分设于所述第二屏蔽结构的上表层内。

在其中一个实施例中，所述第二区域包括位于所述沟槽两侧的第一部分和第二部分。

在其中一个实施例中，当所述源极金属层与所述半导体基片之间形成欧姆接触及肖特基接触时，所述第一基片层的上表面和所述源极金属层之间设有欧姆接触层，所述第二基片层的上表面和所述源极金属层之间设有肖特基接触层。

在其中一个实施例中，所述第二基片层和所述肖特基接触层均位于所述沟槽的两侧。

根据本申请的另一方面，提供了一种沟槽型MOSFET器件的制造方法，包括：

提供具有第一导电类型的半导体基片；

在所述半导体基片的部分区域内形成具有第二导电类型的阱区，所述第一导电类型与所述第二导电类型相反；

在所述阱区的上表层形成源区，且所述源区具有所述第一导电类型；

形成贯穿所述阱区并延伸至所述半导体基片内的沟槽，所述源区位于所述沟槽的至少一侧；

在所述沟槽内形成绝缘栅结构，所述绝缘栅结构包括位于所述沟槽内的栅极，所述栅极与所述半导体基片电隔离设置；

在所述半导体基片的上表面上形成源极金属层；以及

在所述半导体基片背离所述源极金属层的一侧表面上形成漏极；

其中，所述源极金属层与所述半导体基片之间形成欧姆接触，或所述源极金属层与所述半导体基片之间形成欧姆接触及肖特基接触，以使所述源极金属层、所述半导体基片和所述漏极共同形成体二极管。

上述沟槽型MOSFET器件及沟槽型MOSFET器件的制造方法，一方面，源极金属层作为体二极管的阳极，漏极作为体二极管的阴极，沟槽型MOSFET器件在第三象限工作且当导通相同大小的电流时，集成的体二极管具有更小的导通压降，进而使得沟槽型MOSFET器件具有更小的导通损耗，提高了沟槽型MOSFET器件的综合性能。另一方面，集成的体二极管和金属氧化物半导体场效应晶体管共用半导体基片和终端区域(终端区域包括源极金属层和漏极)，相当于将体二极管集成于沟槽型MOSFET器件的源端，减小了沟槽型MOSFET器件占用的芯片面积和封装面积，降低了沟槽型MOSFET器件的封装成本。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1(a)为本申请第一实施例中提供的沟槽型MOSFET器件的结构示意图(给出了平行于沟槽型MOSFET器件的厚度方向的截面A的示意图)。

图1(b)为本申请第一实施例中提供的沟槽型MOSFET器件的结构示意图(给出了平行于沟槽型MOSFET器件的厚度方向的截面B的示意图)。

图2为本申请第二实施例中提供的沟槽型MOSFET器件的结构示意图。

图3(a)-图3(i)为本申请一实施例中提供的沟槽型MOSFET器件在截面A处的制造过程示意图。

图4(a)-图4(i)为本申请第一实施例中提供的沟槽型MOSFET器件在截面B处的制造过程示意图。

图5(a)-图5(i)为本申请第二实施例中提供的沟槽型MOSFET器件在截面B处的制造过程示意图。

图6(a)-图6(d)为本申请一些不同实施例中提供的沟槽型MOSFET器件的俯视示意图。

图7(a)-图7(d)为本申请另一些不同实施例中提供的沟槽型MOSFET器件的俯视示意图。

图8为本申请一实施例中提供的沟槽型MOSFET器件的制造方法的流程图。

附图标记说明：10、元胞结构；110、半导体基片；1101、第一基片层；1102、第二基片层；111、衬底；112、漂移区；113、电流扩展层；120、阱区；130、屏蔽结构；130a、第一屏蔽结构；130b、第二屏蔽结构；131、子屏蔽结构；131a、第一子屏蔽结构；131b、第二子屏蔽结构；1311、第一屏蔽部；1312、第二屏蔽部；1313、第三屏蔽部；1314、第四屏蔽部；140、源区；141、第一区域；142、第二区域；1421、第一部分；1422、第二部分；150、沟槽；151、底壁；152、第一侧壁；153、第二侧壁；160、绝缘栅结构；161、栅极；1611、多晶硅材料；162、栅氧层；163、层间介质层；170、源极；171、源极金属层；172、欧姆接触层；173、肖特基接触层；180、漏极；191、第一掩膜图案层；192、第二掩膜图案层；193、第三掩膜图案层；194、第四掩膜图案层。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。

经过研究发现，传统的沟槽型MOSFET器件中，外置的续流二极管会消耗额外的封装面积，并且增加了额外的导线连接，进而增加了沟槽型MOSFET器件的寄生电感和封装成本。

为了解决上述技术问题的至少之一，本申请设计了一种沟槽型MOSFET器件，形成集成有体二极管的沟槽型MOSFET器件，不会消耗额外的封装面积，也可减少额外的导线连接，减少沟槽型MOSFET器件的寄生电感和封装成本。

图1(a)和图1(b)示出了本申请一实施例中提供的沟槽型MOSFET器件的结构示意图，图2为本申请另一实施例中提供的沟槽型MOSFET器件的结构示意图。

请参阅图1(a)、图1(b)及图2，本申请一实施例中提供的沟槽型MOSFET器件包括元胞结构10，元胞结构10包括半导体基片110、阱区120、源区140、沟槽150、绝缘栅结构160、源极金属层171以及漏极180。其中，源极金属层171在图1(a)、图1(b)及图2未示出，可参阅图3(i)、4(i)及图5(i)。

半导体基片110具有第一导电类型，阱区120设于半导体基片110的部分区域内，且具有与第一导电类型相反第二导电类型。

其中，第一导电类型与第二导电类型相反，可以是第一导电类型为P型，第二导电类型为N型，也可以是第一导电类型为N型，第二导电类型为P型。示例地，本实施例中，第一导电类型为N型，第二导电类型为P型。

源区140设于阱区120的上表层内，且源区140具有第一导电类型。

沟槽150贯穿阱区120，且延伸至半导体基片110内，源区140位于沟槽150的至少一侧。

绝缘栅结构160包括位于沟槽150内的栅极161，栅极161与半导体基片110电隔离设置。

源极金属层171设于半导体基片110的上表面，漏极180设于半导体基片110背离源极金属层171的一侧表面上。源极金属层171与半导体基片110之间形成欧姆接触，或源极金属层171与半导体基片110之间形成欧姆接触及肖特基接触，以使源极金属层171、半导体基片110和漏极180共同形成体二极管。

如此设置，一方面，源极金属层171作为体二极管的阳极，漏极180作为体二极管的阴极，沟槽型MOSFET器件在第三象限工作且当导通相同大小的电流时，集成的体二极管具有更小的导通压降，进而使得沟槽型MOSFET器件具有更小的导通损耗，提高了沟槽型MOSFET器件的综合性能。另一方面，集成的体二极管和金属氧化物半导体场效应晶体管(简称沟槽型MOSFET)共用半导体基片110和终端区域(终端区域包括源极金属层171和漏极180)，相当于将体二极管集成于沟槽型MOSFET器件的源端，减小了沟槽型MOSFET器件占用的芯片面积和封装面积，降低了沟槽型MOSFET器件的封装成本。

在一些实施例中，请参阅图3(a)-图3(i)及图4(a)-图4(i)或参阅图3(a)-图3(i)及图5(a)-图5(i)，半导体基片110包括彼此相连的第一基片层1101和第二基片层1102，阱区120设于第一基片层1101内，源极金属层171、第二基片层1102和漏极180共同形成体二极管。

可以理解的是，在第一基片层1101上形成金属氧化物半导体场效应晶体管(简称沟槽型MOSFET)，第一基片层1101可作为金属氧化物半导体场效应晶体管的电流传导区域，第二基片层1102可作为体二极管的电流传导区域，且金属氧化物半导体场效应晶体管和体二极管共用终端区域(终端区域包括源极金属层171和漏极180)，有利于体二极管降低沟槽型MOSFET器件的导通压降的同时，可减小沟槽型MOSFET器件占用的封装面积，降低沟槽型MOSFET器件的封装成本。

在一些实施例中，请参阅图1(a)及图1(b)，并结合参阅图3(a)-图3(i)及图4(a)-图4(i)，当源极金属层171与半导体基片110之间形成欧姆接触时(可在半导体基片110的上表面和源极金属层171之间设置欧姆接触层172，以使源极金属层171与半导体基片110之间形成欧姆接触)，源区140的部分区域设于第二基片层1102的上表层内，源极金属层171、源区140设于第二基片层1102内的部分区域、第二基片层1102和漏极180共同形成体二极管。具体地，源极金属层171、源区140设于第二基片层1102内的部分区域、第二基片层1102和漏极180共同形成PBR体二极管，可以理解的是，源区140的掺杂浓度大于第二基片层1102的掺杂浓度，有利于进一步地降低沟槽型MOSFET器件在第三象限工作时的导通压降(一般小于0.5V)。

具体地，源区140包括彼此相连的第一区域141和第二区域142，第一区域141设于阱区120的上表层，第二区域142设于第二基片层1102的上表层内。源极金属层171、第二区域142、第二基片层1102和漏极180共同形成体二极管。

在一些实施例中，沟槽型MOSFET器件还包括位于沟槽150至少一侧的至少一个屏蔽结构130，屏蔽结构130设于第一基片层1101内，且延伸至阱区120的下方。至少一屏蔽结构130包括间隔设置的至少两个子屏蔽结构131，每一屏蔽结构130具有第二导电类型。第一区域141邻接于子屏蔽结构131，第二基片层1102和第二区域142均位于相邻的两个子屏蔽结构131之间。

其中，元胞结构10包括位于沟槽150的至少一侧的至少一个屏蔽结构130，可以是元胞结构10包括位于沟槽150的一侧的一个屏蔽结构130，也可以是元胞结构10包括分别位于沟槽150的两侧且彼此间隔设置的两个屏蔽结构130。

沟槽型MOSFET器件开启时，在绝缘栅结构160的栅极161的栅电压和源极金属层171的电场下，阱区120上位于源区140下方且位于沟槽150一侧的区域会形成反型层，使得阱区120上靠近沟槽150的区域处产生导电沟道，电流可从漏极180经由该导电沟道而流向源极金属层171，这个过程中，由于至少一屏蔽结构130包括间隔设置的至少两个子屏蔽结构131，阱区120上位于相邻两个两个子屏蔽结构131之间的区域能够成为电流的通流区域，如此可有效降低沟槽型MOSFET器件的导通电阻和导通损耗。

由于第一区域141邻接于子屏蔽结构131，第二区域142位于相邻的两个子屏蔽结构131之间，可以理解的是，既能利用阱区120上位于相邻两个两个子屏蔽结构131之间的区域(该区域位于第一基片层1101内)降低沟槽型MOSFET器件的导通电阻和导通损耗，又能在相邻两个子屏蔽结构131之间的第二区域142和第二基片层1102形成体二极管的电流传导区域，进而能很好地降低沟槽型MOSFET器件在第三象限工作时的导通压降。

在一些实施例中，请参阅图4(d)和图4(i)，第二区域142包括位于沟槽150两侧的第一部分1421和第二部分1422。

如此，在不改变元胞尺寸的情况下，源区140的整体面积更大，第一部分1421和第二部分1422分别形成体二极管的电流传导区域，进而能很好地降低沟槽型MOSFET器件在第三象限工作时的导通压降。

在一些实施例中，请参阅图2，至少一个屏蔽结构130包括彼此间隔设置的第一屏蔽结构130a和第二屏蔽结构130b，第一屏蔽结构130a和第二屏蔽结构130b分别位于沟槽150的两侧，第一屏蔽结构130a和第二屏蔽结构130b均包括间隔设置的至少两个子屏蔽结构131，第一区域141的一部分设于阱区120的上表层内，第一区域141的另一部分设于第二屏蔽结构130b的上表层内。

子屏蔽结构131的横截面可以呈三角形、正方形、梯形或其他多边形，在此不作具体限制。

如此设置，当沟槽型MOSFET器件导通时，第一屏蔽结构130a和第二屏蔽结构130b中相邻两个两个子屏蔽结构131之间的区域都能够成为电流的通流区域，如此可进一步地降低沟槽型MOSFET器件的导通电阻和导通损耗。

在一些实施例中，请参阅图2，沟槽150的槽壁包括底壁151，以及邻接于底壁151的相对两侧的第一侧壁152和第二侧壁153，第一屏蔽结构130a的一部分邻接于底壁151的底部，第一屏蔽结构130a的另一部分邻接于第一侧壁152背离第二侧壁153的一侧，第二屏蔽结构130b位于第二侧壁153背离第一侧壁152的一侧，且与第二侧壁153间隔设置。源区140的一部分设于第二屏蔽结构130b的上表层。

如此设置，一方面，可利用第一屏蔽结构130a上邻接于底壁151的底部的部分能够使沟槽150内的绝缘栅结构160的栅氧层162免受漏极180偏压引起的过高电场，提高沟槽型MOSFET器件的可靠性。另外，由于源区140与第二屏蔽结构130b的导电类型相反，源区140与第二屏蔽结构130b之间形成PN结，PN结的耗尽层(也就是空间电荷区)将加在栅氧层162的电场强度降低到普通平面结构的水平，有利于提高沟槽型MOSFET器件的可靠性。

在一些实施例中，请参阅图6(a)-图6(d)及图7(a)-图7(d)，第一屏蔽结构130a和第二屏蔽结构130b沿第一方向F₁间隔布设，第一屏蔽结构130a包括沿第二方向F₂间隔布设的至少两个第一子屏蔽结构131a，第二屏蔽结构130b包括沿第二方向F₂间隔布设的至少两个第二子屏蔽结构131b，至少一第一子屏蔽结构131a与一第二子屏蔽结构131b沿第二方向F₂交错布设，其中，第一方向F₁与第二方向F₂彼此相交。具体地，至少一第一子屏蔽结构131a与一第二子屏蔽结构131b彼此对角设置且沿第二方向F₂交错布设。

第一方向F₁可平行于第一侧壁152和第二侧壁153彼此相对的方向。第一方向F₁与第二方向F₂彼此相交，且可平行于底壁151。示例地，第一方向F₁平行于沟槽型MOSFET器件的宽度方向，第二方向F₂平行于沟槽型MOSFET器件的长度方向。

由于至少一第一子屏蔽结构131a与一第二子屏蔽结构131b沿第二方向F₂交错布设，可在全部屏蔽结构130的总横截面积保持不变的情况下，沿第二方向F₂，全部屏蔽结构130对沟槽150的包围效果能够形成交叠，对绝缘栅结构160的栅氧层162保护效果更好，有利于提升沟槽型MOSFET器件的可靠性能。

请参阅图6(a)-图6(d)，相较于图6(b)及图6(c)所示的实施例，图6(d)所示的实施例中，第一子屏蔽结构131a与一第二子屏蔽结构131b沿第二方向F₂交错布设，且两者沿第二方向F₂的错位程度更大，相较于图7(b)及图7(c)所示的实施例，图7(d)所示的实施例中，第一子屏蔽结构131a与一第二子屏蔽结构131b沿第二方向F₂交错布设，且两者沿第二方向F₂的错位程度更大。如此，更有利于对绝缘栅结构160的栅氧层162形成更全面地保护。

在一些实施例中，其中一第一子屏蔽结构131a包括朝向相邻的第一子屏蔽结构131a的第一屏蔽部1311，以及与第一屏蔽部1311呈预设锐角设置的第二屏蔽部1312，第一屏蔽部1311与第二屏蔽部1312之间呈第一预设锐角。

第一屏蔽部1311和第二屏蔽部1312之间的角度θ₁，若θ₁过大，则会影响第一屏蔽结构130a的保护效果，若θ₁过小，则会增加第一屏蔽结构130a的工艺难度。因此，可在兼顾第一屏蔽结构130a的保护效果和第一屏蔽结构130a的工艺要求的情况下，设置适宜的θ₁，比如θ₁设置为第一预设锐角。

在一些实施例中，第二子屏蔽结构131b包括朝向相邻的第二子屏蔽结构131b的第三屏蔽部1313，以及邻接于第三屏蔽部1313的第四屏蔽部1314，第三屏蔽部1313与第四屏蔽部1314之间呈第二预设锐角。

第三屏蔽部1313与第四屏蔽部1314之间的角度θ₂，若θ₂过大，则会影响第二屏蔽结构130b的保护效果，若θ₁过小，则会增加第二屏蔽结构130b的工艺难度。因此，可在兼顾第二屏蔽结构130b的保护效果和第二屏蔽结构130b的工艺要求的情况下，设置适宜的θ₂，比如θ₂设置为第二预设锐角。

在一些实施例中，θ₁可以等于θ₂，θ₁也可以不等于θ₂，示例地，图7(a)-图7(d)所示的实施例中，θ₁和θ₂均等于θ。

在一些实施例中，第一子屏蔽结构131a的第一屏蔽部1311和相邻的第二子屏蔽结构131b的第三屏蔽部1313彼此平行。

在保证第一屏蔽结构130a和第二屏蔽结构130b的保护效果的情况下，使第一子屏蔽结构131a的第一屏蔽部1311和相邻的第二子屏蔽结构131b的第三屏蔽部1313彼此平行，有利于减小第一屏蔽结构130a和第二屏蔽结构130b的工艺难度。

在另一些实施例中，第一子屏蔽结构131a的第一屏蔽部1311和相邻的第二子屏蔽结构131b的第三屏蔽部1313彼此呈角度设置。

第一屏蔽结构130a和第二屏蔽结构130b更容易对绝缘栅结构160的栅氧层162形成交叠的保护效果，可提高屏蔽结构130对绝缘栅结构160的栅氧层162的电场屏蔽效果。

在一些实施例中，屏蔽结构130为重掺杂区，有利于提高屏蔽结构130对绝缘栅结构160的栅氧层162的电场屏蔽效果，进而提高沟槽型MOSFET器件的阻断性能。

在一些实施例中，半导体基片110包括层叠设置的衬底111、漂移区112和电流扩展层113，源区140和阱区120层叠设于电流扩展层113内，沟槽150穿过源区140和阱区120，延伸至电流扩展层113内，电流扩展层113的掺杂浓度大于漂移区112的掺杂浓度。如此，当沟槽型MOSFET器件导通时，在电流扩展层113形成的耗尽层更窄，电流可以有更大的导通面积，所以沟槽型MOSFET器件具有更低的导通电阻，有利于降低沟槽型MOSFET器件的导通电阻。但是如果电流扩展层113的掺杂浓度太大会降低沟槽型MOSFET器件的击穿电压。因此，一般的电流扩展层113的掺杂浓度会比漂移区112的掺杂浓度大几倍。

在一些实施例中，半导体基片110的材质包括碳化硅，采用碳化硅，使得沟槽型MOSFET器件具有耐高压、耐高温、低损耗等优越性能。

在另一些实施例中，请参阅图2，并结合参阅图3(a)-图3(i)及图5(a)-图5(i)，当源极金属层171与半导体基片110之间形成欧姆接触及肖特基接触时，第一基片层1101的上表面和源极金属层171之间设有欧姆接触层172，第二基片层1102的上表面和源极金属层171之间设有肖特基接触层173。

一方面，金属氧化物半导体场效应晶体管中，第一基片层1101的上表面和源极金属层171之间通过欧姆接触层172形成欧姆接触，有利于降低沟槽型MOSFET器件在第一象限工作时的导通压降；另一方面，第二基片层1102的上表面和源极金属层171之间通过肖特基接触层173形成肖特基接触，可在沟槽型MOSFET器件内集成JBS体二极管，集成的JBS体二极管具有更小的开启电压(一般小于1V)，因此当导通相同大小的电流时，沟槽型MOSFET器件具有更小的导通压降，进而可降低沟槽型MOSFET器件在第三象限工作时的导通损耗，提高沟槽型MOSFET器件的综合性能。

在本实施例中，第二基片层1102和肖特基接触层173均位于沟槽150的两侧。

如此设置，可使第二基片层1102的上表面和源极金属层171之间形成更大面积的肖特基接触，有利于降低沟槽型MOSFET器件在第三象限工作时的导通压降。

图8示出了本申请一实施例中提供的沟槽型MOSFET器件的制造方法的流程图。

请参阅图8，并结合参阅图1(a)、图1(b)、图2、图3(a)-图3(i)、图4(a)-图4(i)及图5(a)-图5(i)，本发明提供一种沟槽型MOSFET器件的制备方法，包括如下步骤：

S210、提供具有第一导电类型的半导体基片110。

S220、在半导体基片110的部分区域内形成具有第二导电类型的阱区120，第一导电类型与第二导电类型相反。

请参阅图4(a)或图5(a)，步骤S220具体包括：

S221、可在半导体基片110上形成第一掩膜图案层191。

S222、对半导体基片110未被第一掩膜图案层191覆盖的区域内注入第二导电类型离子，推阱形成具有第二导电类型的阱区120。

如此，利用第一掩膜图案层191，在半导体基片110未被第一掩膜图案层191覆盖的区域内进行自对准注入，有利于精确地控制阱区120的尺寸。

可选地，沟槽型MOSFET器件的制造方法还可以包括：S230、在半导体基片110设置阱区120的区域内形成延伸至阱区120下方的至少一个屏蔽结构130，至少一个屏蔽结构130位于沟槽150的至少一侧，至少一屏蔽结构130包括间隔设置的至少两个子屏蔽结构131，屏蔽结构130具有第二导电类型。

可选地，请参阅图3(b)及图4(b)(或请参阅图3(b)及图5(b))，步骤S230具体包括：

S231、可在半导体基片110上形成第二掩膜图案层192。

S232、对半导体基片110未被第二掩膜图案层192覆盖的区域内注入第二导电类型离子，推阱形成具有第二导电类型的至少一个屏蔽结构130，且至少一屏蔽结构130包括间隔设置的至少两个子屏蔽结构131。

如此，利用第二掩膜图案层192，在半导体基片110未被第二掩膜图案层192覆盖的区域内进行自对准注入，有利于精确地控制屏蔽结构130的尺寸。

S240、在阱区120的上表层形成源区140，且源区140具有第一导电类型。

可选地，请参阅图3(c)及图4(c)(或请参阅图3(c)及图5(c))，步骤S240具体包括：

S241、可去除第二掩膜图案层192，并在半导体基片110上形成第三掩膜图案层193。

S242、向阱区120的上表层未被第三掩膜图案层193覆盖的部分注入第一导电类型离子，推阱形成源区140。

如此，利用第三掩膜图案层193，在阱区120未被第三掩膜图案层193覆盖的区域内进行自对准注入，有利于精确地控制源区140的尺寸。

S250、形成贯穿阱区120并延伸至半导体基片110内的沟槽150，至少一个屏蔽结构130位于沟槽150的至少一侧，且源区140位于沟槽150的至少一侧。

可选地，请参阅图3(d)及图4(d)(或请参阅图3(d)及图5(d))，步骤S250具体包括：

S251、可去除第三掩膜图案层193，并在半导体基片110上形成至少部分覆盖于源区140的第四掩膜图案层194。第四掩膜图案层194部分覆盖于至少一个屏蔽结构130。具体到图3(d)及图4(d)所示的实施例中，第三掩膜图案层193部分覆盖于源区140。具体到图3(d)及图5(d)所示的实施例中，第三掩膜图案层193完全覆盖于源区140。

S252、对半导体基片110上未被第四掩膜图案层194覆盖的部分进行刻蚀，以形成沟槽150。

如此，利用第四掩膜图案层194，在半导体基片110上未被第四掩膜图案层194覆盖的区域内进行自对准刻蚀，有利于精确地控制沟槽150的尺寸。

S260、在沟槽150内形成绝缘栅结构160。绝缘栅结构160包括位于沟槽150内的栅极161，栅极161与半导体基片110电隔离设置。

可选地，绝缘栅结构160还包括栅氧层162和层间介质层163。

步骤S260具体包括：

S261、请参阅图3(e)及图4(e)(或请参阅图3(e)及图5(e))，去除第四掩膜图案层194，并在半导体基片110上形成栅氧层162，栅氧层162覆盖于沟槽150的槽壁，即栅氧层162覆盖于第一侧壁152、底壁151和第二侧壁153。其中，栅氧层162的材质可为氧化硅。

S262、请参阅图3(f)及图4(f)(或请参阅图3(f)及图5(f))，在沟槽150内填充多晶硅材料1611，对多晶硅材料1611进行回刻，以得栅极161，其中，栅极161的上表面低于半导体基片110的上表面。

S263、请参阅图3(g)及图4(g)(或请参阅图3(g)及图5(g))，在栅氧层162上形成覆盖于栅极161的层间介质层163。其中，层间介质层163的材质可为氧化硅。

S264、请参阅图3(h)及请参阅图4(h)(或请参阅图3(h)及图5(h))，部分刻蚀栅氧层162和层间介质层163，以形成绝缘栅结构160。

如此，能够使绝缘栅结构160的栅极161完全包围在最终得到的栅氧层162和层间介质层163之间，更好地将栅极161与沟槽150的槽壁及源区140电隔离开来，有利于提高沟槽型MOSFET器件的可靠性。

S270、请参阅图3(i)及图4(i)(或请参阅图3(i)及图5(i))，在半导体基片110的上表面上形成源极金属层171。

S280、请参阅图3(i)及图4(i)(或请参阅图3(i)及图5(i))，在半导体基片110背离源极金属层171的一侧表面上形成漏极180。

源极金属层171与半导体基片110之间形成欧姆接触，或源极金属层171与半导体基片110之间形成欧姆接触及肖特基接触，以使源极金属层171、半导体基片110和漏极180共同形成体二极管。

具体到如图1(a)、图1(b)、图3(a)-图3(i)及图4(a)-图4(i)所示的实施例中，元胞结构10包括源极170，源极170包括层叠设置的欧姆接触层172和源极金属层171。源极170覆盖于源区140、至少一个屏蔽结构130和绝缘栅结构160。

在半导体基片110的上表面上形成源极金属层171的步骤S270具体包括：

S271、在半导体基片110的上表面形成欧姆接触层172。

S272、在欧姆接触层172上形成源极金属层171。

具体到如图2、图3(a)-图3(i)及图5(a)-图5(i)所示的实施例中，元胞结构10包括源极170，源极170包括欧姆接触层172、肖特基接触层173，以及覆盖于欧姆接触层172和肖特基接触层173的源极金属层171，源极170覆盖于源区140、至少一个屏蔽结构130和绝缘栅结构160。

半导体基片110包括彼此相连的第一基片层1101和第二基片层1102，在半导体基片110的上表面上形成源极金属层171的步骤S270具体包括：

S2701、在第一基片层1101的上表面形成欧姆接触层172，第二基片层1102的上表面形成肖特基接触层173。

S2702、形成覆盖于欧姆接触层172和肖特基接触层173的源极金属层171。

一方面，金属氧化物半导体场效应晶体管中，第一基片层1101的上表面和源极金属层171之间通过欧姆接触层172形成欧姆接触，有利于降低沟槽型MOSFET器件在第一象限工作时的导通压降；另一方面，第二基片层1102的上表面和源极金属层171之间通过肖特基接触层173形成肖特基接触，可在沟槽型MOSFET器件内集成JBS体二极管，集成的JBS体二极管具有更小的开启电压(一般小于1V)，因此当导通相同大小的电流时，沟槽型MOSFET器件具有更小的导通压降，进而可降低沟槽型MOSFET器件的导通损耗，提高沟槽型MOSFET器件的综合性能。

还可以对欧姆接触层172进行退火工艺，以提高欧姆接触层172的可靠性和电连接稳定性。

应该理解的是，虽然图8的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图8中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

在一些实施例中，沟槽型MOSFET器件包括多个元胞结构10，上述沟槽型MOSFET器件的制造方法中可同时形成多个元胞结构10，图3(a)-图3(i)及图4(a)-图4(i)或图3(a)-图3(i)及图5(a)-图5(i)给出了利用上述沟槽型MOSFET器件的制造方法同时形成两个元胞结构10的示意图，可以依此进行理解如何利用上述沟槽型MOSFET器件的制造方法同时形成多个元胞结构10。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种沟槽型MOSFET器件，其特征在于，所述沟槽型MOSFET器件包括元胞结构，所述元胞结构包括：

半导体基片，具有第一导电类型；

阱区，设于所述半导体基片的部分区域内，且具有与所述第一导电类型相反的第二导电类型；

源区，设于所述阱区的上表层，且所述源区具有所述第一导电类型；

沟槽，贯穿所述阱区，且延伸至所述半导体基片内，所述源区位于所述沟槽的至少一侧；

绝缘栅结构，包括位于所述沟槽内的栅极，所述栅极与所述半导体基片电隔离设置；

源极金属层，设于所述半导体基片的上表面；以及

漏极，设于所述半导体基片背离所述源极金属层的一侧表面上；

其中，所述源极金属层与所述半导体基片之间形成欧姆接触，或所述源极金属层与所述半导体基片之间形成欧姆接触及肖特基接触，以使所述源极金属层、所述半导体基片和所述漏极共同形成体二极管。

2.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述半导体基片包括彼此相连的第一基片层和第二基片层；

所述阱区设于所述第一基片层内；

所述源极金属层、所述第二基片层和所述漏极共同形成所述体二极管。

3.根据权利要求2所述的沟槽型MOSFET器件，其特征在于，当所述源极金属层与所述半导体基片之间形成欧姆接触时，所述源区的部分区域设于所述第二基片层的上表层内；

所述源极金属层、所述源区设于所述第二基片层内的部分区域、所述第二基片层和所述漏极共同形成所述体二极管。

4.根据权利要求3所述的沟槽型MOSFET器件，其特征在于，所述源区包括彼此相连的第一区域和第二区域；

所述第一区域设于所述阱区的上表层，所述第二区域设于所述第二基片层的上表层内；

所述源极金属层、所述第二区域、所述第二基片层和所述漏极共同形成所述体二极管。

5.根据权利要求4所述的沟槽型MOSFET器件，其特征在于，所述沟槽型MOSFET器件还包括位于所述沟槽至少一侧的至少一个屏蔽结构，所述屏蔽结构设于所述第一基片层内，且延伸至所述阱区的下方；所述屏蔽结构具有所述第二导电类型；

至少一个所述屏蔽结构包括彼此间隔设置的两个子屏蔽结构；

所述第一区域邻接于所述子屏蔽结构，所述第二基片层和所述第二区域位于相邻的两个所述子屏蔽结构之间。

6.根据权利要求5所述的沟槽型MOSFET器件，其特征在于，所述至少一个屏蔽结构包括彼此间隔设置的第一屏蔽结构和第二屏蔽结构，所述第一屏蔽结构和所述第二屏蔽结构分别位于所述沟槽的两侧，所述第一屏蔽结构和所述第二屏蔽结构均包括间隔设置的至少两个子屏蔽结构；

所述第一区域的一部分设于所述阱区的上表层内，所述第一区域的另一部分设于所述第二屏蔽结构的上表层内。

7.根据权利要求4所述的沟槽型MOSFET器件，其特征在于，所述第二区域包括位于所述沟槽两侧的第一部分和第二部分。

8.根据权利要求2所述的沟槽型MOSFET器件，其特征在于，当所述源极金属层与所述半导体基片之间形成欧姆接触及肖特基接触时，所述第一基片层的上表面和所述源极金属层之间设有欧姆接触层，所述第二基片层的上表面和所述源极金属层之间设有肖特基接触层。

9.根据权利要求8所述的沟槽型MOSFET器件，其特征在于，所述第二基片层和所述肖特基接触层均位于所述沟槽的两侧。

10.一种沟槽型MOSFET器件的制造方法，其特征在于，包括：

提供具有第一导电类型的半导体基片；

在所述半导体基片的部分区域内形成具有第二导电类型的阱区，所述第一导电类型与所述第二导电类型相反；

在所述阱区的上表层形成源区，且所述源区具有所述第一导电类型；

形成贯穿所述阱区并延伸至所述半导体基片内的沟槽，所述源区位于所述沟槽的至少一侧；

在所述沟槽内形成绝缘栅结构，所述绝缘栅结构包括位于所述沟槽内的栅极，所述栅极与所述半导体基片电隔离设置；

在所述半导体基片的上表面上形成源极金属层；以及

在所述半导体基片背离所述源极金属层的一侧表面上形成漏极；

其中，所述源极金属层与所述半导体基片之间形成欧姆接触，或所述源极金属层与所述半导体基片之间形成欧姆接触及肖特基接触，以使所述源极金属层、所述半导体基片和所述漏极共同形成体二极管。