CN117637628A - 模块板和具有该模块板的半导体模块 - Google Patents

模块板和具有该模块板的半导体模块 Download PDF

Info

Publication number
CN117637628A
CN117637628A CN202310763148.XA CN202310763148A CN117637628A CN 117637628 A CN117637628 A CN 117637628A CN 202310763148 A CN202310763148 A CN 202310763148A CN 117637628 A CN117637628 A CN 117637628A
Authority
CN
China
Prior art keywords
layer
protective layer
tab terminal
plating
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310763148.XA
Other languages
English (en)
Inventor
李在光
李贤娥
金度亨
张东民
张镇宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN117637628A publication Critical patent/CN117637628A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/117—Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/032—Materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09381—Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099—Coating over pads, e.g. solder resist partly over pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

公开了模块板和具有该模块板的半导体模块。该模块板包括：基底，在表面上具有布线图案；保护层，覆盖基底的表面以暴露基底表面的一个边缘区域；以及多个凸片端子，连接到布线图案并布置在一个边缘区域上。每个凸片端子的宽度大于布线图案的宽度。每个凸片端子具有图案层。保护层在每个凸片端子连接到布线图案的区域处的图案层上，并且镀层在图案层的剩余部分上。

Description

模块板和具有该模块板的半导体模块
本申请要求于2022年8月24日在韩国知识产权局提交的第10-2022-0106453号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用并入本文。
技术领域
本公开涉及模块板和包括该模块板的半导体模块。
背景技术
用于半导体模块的模块板在基底的边缘上具有凸片端子。凸片端子便于电信号连接并且被插入到插座中并电连接到包括插座的电子组件。
出于环境原因，正在努力减少在半导体模块的制造过程中产生的气体排放。与此相关，利用由外部通风冷却半导体模块来降低功耗。不幸的是，由于外部通风期间可能流入的腐蚀性材料，诸如银(Ag)和铜(Cu)的可腐蚀材料中可能发生腐蚀。
具体地，传统模块板的凸片端子具有会易于腐蚀的区域。由于这些区域中的Cu腐蚀，可能发生诸如布线图案断裂的缺陷。
发明内容
一个方面是提供可以防止图案颈部处的腐蚀的模块板，该图案颈部是在凸片端子处易受腐蚀的薄弱区域。
另一方面是通过防止由腐蚀引起的图案缺陷来提供具有改善的寿命可靠性的半导体模块。
一种根据实施例的模块板包括：基底，具有表面；布线图案，在基底表面上；保护层，在基底表面上并被构造成暴露基底表面的边缘区域；以及多个凸片端子，以相邻、间隔开的关系位于基底表面的边缘区域上并连接到布线图案。每个凸片端子的宽度大于布线图案的每个凸片端子所连接到的部分的宽度。每个凸片端子包括图案层，并且保护层位于图案层的在每个凸片端子与布线图案连接的区域处的部分上，并且镀层位于图案层的剩余部分上。
镀层可以包括图案层上的第一镀层和第一镀层上的第二镀层。
保护层和镀层之间的边界线可以在每个凸片端子的宽度方向上延伸。
保护层可以包括布线图案上的第一保护层以及位于每个凸片端子与布线图案连接的区域上的第二保护层。
每个凸片端子可以包括保护层在镀层的一部分之上延伸的重叠区域。
在重叠区域中，保护层可以在第二镀层的一部分上。
在重叠区域中，保护层可以在第一镀层的一部分上。
在每个凸片端子处，保护层的端部可以邻接第二镀层的端部。
在每个凸片端子与布线图案连接的区域中的每个凸片端子的宽度可以在朝向基底的边缘区域的自由端的方向上逐渐增加。
对于每个凸片端子，保护层可以符合每个凸片端子与布线图案连接的区域的形状。
图案层可以包括铜，并且镀层可以包括镍和金中的至少一种。
一种根据实施例的模块板包括：基底，具有表面；布线图案，在基底表面上；保护层，在布线图案上；以及多个凸片端子，以相邻、间隔开的关系在基底表面的边缘部分上。凸片端子连接到布线图案并且每个凸片端子的宽度大于布线图案的每个凸片端子所连接的部分的宽度。保护层位于每个凸片端子的在每个凸片端子与布线图案连接的区域处的部分上，并且镀层在每个凸片端子的剩余部分上。
每个凸片端子包括图案层并且镀层在图案层的一部分上。
图案层可以被保护层和镀层完全覆盖。
保护层与镀层之间的边界线可以在每个凸片端子的宽度方向上延伸。
保护层可以包括位于布线图案上的第一保护层，以及位于每个凸片端子与布线图案连接的区域上的第二保护层，并且第二保护层可以位于第一保护层和镀层上。
每个凸片端子可以包括保护层在镀层之上延伸的重叠区域。镀层可以包括图案层上的第一镀层和第一镀层上的第二镀层。保护层可以在重叠区域中位于第二镀层上。
每个凸片端子可以包括保护层在镀层之上延伸的重叠区域。镀层可以包括图案层上的第一镀层和第一镀层上的第二镀层。保护层可以在重叠区域中位于第一镀层上。
一种根据实施例的半导体模块包括：模块板，具有基底，基底包括表面和在基底表面上的布线图案。保护层覆盖基底表面上的布线图案，并且多个凸片端子以相邻、间隔开的关系位于基底表面的边缘区域上。所述多个凸片端子连接到布线图案。多个半导体元件位于模块板的基底表面上，并且连接到布线图案。每个凸片端子的宽度大于布线图案的每个凸片端子所连接的部分的宽度。保护层在每个凸片端子的一部分上，并且镀层在每个凸片端子的剩余部分上。
保护层在每个凸片端子与布线图案连接的区域处位于每个凸片端子上并且保护层与镀层之间的边界可以在每个凸片端子的宽度方向上延伸。
根据实施例，通过用保护层覆盖凸片端子的图案颈部，能够防止图案颈部的腐蚀。
此外，可以通过防止由腐蚀引起的图案缺陷来增加寿命可靠性。
附图说明
图1是根据实施例的半导体模块的前视图。
图2是图1的部分A的放大视图。
图3是第一实施例的剖视图。
图4是第二实施例的剖视图。
图5是第二实施例的前视图。
图6是第三实施例的剖视图。
图7至图9是解释第三实施例的制造工艺的视图。
图10是第四实施例的剖视图。
图11至图13是解释第四实施例的制造工艺的视图。
图14和图15是示出实施例的修改形式的视图。
具体实施方式
在下文中，将参考附图更全面地描述实施例，以使普通技术人员容易地实现本发明。如本领域技术人员将认识到的，在不脱离本发明的范围的情况下，可以以各种不同的方式修改所描述的实施例。
附图和描述在本质上被认为是说明性的，而不是限制性的。在整个说明书中，相同的附图标记表示相同的元件。
因为为了更好地理解和易于描述，附图中所示的每个构造的尺寸和厚度是任意示出的，所以本发明不限于此。
在整个说明书中，当描述一个部件“连接(接触、结合)”到另一部件时，该部件可以“直接连接”到另一部件或通过第三部件“连接”到另一部件。另外，除非明确相反地描述，否则词语“包括”和诸如“包含”或“含有”的变型将被理解为暗指包括所述元件但不排除任何其他元件。
将理解的是，当诸如层、膜、区域或基底的元件被称为“在”另一元件“上”时，该元件可以直接在另一元件上，或者也可以存在居间元件。相反，当元件被称为“直接在”另一元件“上”时，不存在居间元件。此外，在说明书中，词语“在……上”或“在……上方”意指位于对象部分上或下方，并且不必意指基于重力方向位于对象部分的上侧。
此外，在整个说明书中，短语“在平面图中”意指当从上方观看对象部分时，并且短语“在剖视图中”意指当从侧面观看通过竖直切割对象部分而截取的剖面时。
在下文中，将参考附图来描述根据实施例的模块板和包括该模块板的半导体模块。
图1是根据实施例的半导体模块100的前视图，图2是图1的部分A的放大图，并且图3是第一实施例的剖视图。图3是图2中的方向B-B的剖视图。
参考图1，半导体模块100包括多个半导体元件120和安装有多个半导体元件120的模块板110。
根据实施例，半导体模块100可以是存储器模块，并且例如，可以是选自DIMM(双列直插式存储器模块)、SO-DIMM(小轮廓双列直插式存储器模块)和无缓冲DIMM或FB-DIMM(全缓冲双列直插式存储器模块)的至少一个存储器模块，但不限于此。
半导体元件120可以设置在模块板110的表面上并且连接到形成在模块板110的表面上的布线图案。根据实施例，半导体元件120可以包括存储元件，例如，选自DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、PRAM(相位随机存取存储器)、RRAM(电阻性随机存取存储器)、EEPROM(电可擦除可编程只读存储器)和闪存的至少一个存储元件，但不限于此。
模块板110包括基底S(图3)、覆盖基底的表面的保护层P以及布置在基底的一个边缘区域中的多个凸片端子130。根据实施例，模块板110可以包括柔性印刷电路(FPC)PCB。
基底S可以在表面上具有布线图案140。另外，虽然图中未示出，但是可以包括多个堆叠的布线层和过孔。例如，基底S可以具有带有四个角的近似矩形形状，但不限于此。
保护层P是通过覆盖基底S的表面来保护布线图案140的层，并且覆盖布线图案140以使得布线图案140不被暴露。
根据实施例，保护层P可以包括PSR(光敏阻焊剂)。例如，它可以通过安装半导体元件120之前在基底S的表面上印刷PSR油墨的工艺来形成。保护层P可以形成在未安装元件组件的区域中。
根据实施例，保护层P可以被形成为使得基底S表面的一个边缘区域被暴露。即，保护层P可以不形成在下面描述的凸片端子130所在的一个边缘区域中。因此，基底S表面的一个边缘区域可以从保护层P露出。
多个凸片端子130被布置在基底表面的未形成保护层P的一个边缘区域上。多个凸片端子130是被构造为紧固到电子部件的插座以电连接到该电子部件的部件，并且可以被布置在基底S的两个表面上。此外，由于多个凸片端子130必须连接到插座，因此它们可以从保护层P露出。多个凸片端子130可以连接到形成在基底S的表面上的布线图案140。
参考图2，多个凸片端子130中的每个具有大于布线图案140的线宽d的宽度W，并且可以被保护层P部分地覆盖。另外，它具有朝向基底S的边缘延伸的形式，并且可以具有近似矩形形状的形式。即，参考图1，多个凸片端子130可以彼此以规则的间隔并排布置。
由于每个凸片端子130直接连接到布线图案140同时具有比布线图案140大的宽度，因此凸片端子130会包括图案颈部135，图案颈部135是与布线图案140的连接部。图案颈部135是宽度小于凸片端子130的宽度W的部分，其会易于损坏。例如，引起腐蚀的气体会渗透到保护层P与覆盖下面描述的图案层130-1的镀层PL之间的界面中，使得宽度相对小的图案颈部135的图案层130-1会容易被腐蚀和破坏。因此，根据实施例，由于在凸片端子130处包括与布线图案140的连接部的一个区域(远离基底边缘的区域)被保护层P覆盖，因此脆弱部位的图案颈部135可以被保护层P保护。
如图3中所示，凸片端子130上的被保护层覆盖的区域由A1定义(下文中称为“覆盖区域”)，并且被保护层P暴露且未覆盖的区域由A2定义(下文中称为“暴露区域”)。
参考图2和图3，每个凸片端子130可以由多个层形成，并且根据实施例，可以包括图案层130-1和镀层PL。
图案层130-1是直接连接到布线图案140并可以从布线图案140延伸的层。图案层130-1可以与布线图案140在同一工艺中形成在基底S上并可以与布线图案140呈一体。它也可以与布线图案140由同一材料制成并可以包括一种金属或该金属的合金。例如，图案层130-1可以包括铜(Cu)。
镀层PL是镀覆在图案层130-1上的层并且覆盖凸片端子130处的未被保护层P覆盖的区域。即，镀层PL覆盖凸片端子130上的从保护层P露出的区域A2。
镀层PL可以包括在图案层130-1上的第一镀层130-2和在第一镀层130-2上的第二镀层130-3。可以通过对图案层130-1的上部进行镀覆来形成镀层PL，例如，可以通过诸如电镀工艺的公知镀覆工艺在图案层130-1之上顺序形成第一镀层130-2和第二镀层130-3。镀层PL由电阻极低的金属构成，这使凸片端子130具有低电阻。根据实施例，镀层PL可以包括镍(Ni)和金(Au)中的至少一种。例如，第一镀层130-2可以镀有镍(Ni)，并且第二镀层130-3可以镀有金(Au)。
根据实施例，图案层130-1可以被保护层P和镀层PL完全覆盖，使得没有暴露于外部的区域。因此，可以防止引起腐蚀的气体渗入到镀层PL与保护层P的界面中。以下，将结合附图描述实施例的各种形式。
根据第一实施例，图案层130-1被保护层P和镀层PL覆盖，并且参考图2和图3，保护层P和镀层PL的边界线可以在每个凸片端子130的宽度方向上延伸。即，保护层P和镀层PL的边界线位于具有较大宽度W的凸片端子130上，而非诸如图案颈部135的具有小宽度d的区域上，从保护层P露出的区域A2也被镀层PL覆盖，从而防止凸片端子130由于腐蚀而损坏。
在第一实施例的情况下，如一般柔性印刷电路(FPC)的制造工艺，在基底S上形成布线图案140和图案层130-1，然后形成保护层P以覆盖布线图案140和图案层130-1的一个区域，然后通过镀覆工艺用第一镀层130-2和第二镀层130-3镀覆图案层130-1的暴露区域A2的上部。
图4是第二实施例的剖视图，图5是第二实施例的前视图。图4是示出图5的方向B-B的剖视图的图。
如图4和图5所示，根据第二实施例，部分地覆盖凸片端子130的保护层可以包括第一保护层P1和第二保护层P2。即，第一保护层P1可以覆盖不是凸片端子130的布线图案140，并且第二保护层P2可以覆盖凸片端子130的图案颈部135。如果凸片端子130被暴露并且布线图案140仅被第一保护层P1覆盖，则第一保护层P1与镀层PL之间的边界会位于拥有小线宽的布线图案140上，并且在这种情况下，引起腐蚀的气体会穿透第一保护层P1与镀层PL之间的边界。为了防止这种情况，根据第二实施例，第二保护层P2可以覆盖第一保护层P1与镀层PL之间的边界，例如，凸片端子130的连接部(图案颈部)135和布线图案140。第二保护层P2位于区域A1和区域A2两者中，如图4中所示。图4中的区域A3指的是区域A2的第二保护层P2延伸到其中的部分。区域A3可以被称为重叠区域。因此，图案层130-1可以被第一保护层P1和第二保护层P2以及镀层PL完全覆盖。
在第二实施例的情况下，可以在基底S上形成布线图案140和图案层130-1，然后可以形成第一保护层P1以覆盖布线图案140，然后可以通过镀覆工艺用第一镀层130-2和第二镀层130-3镀覆图案层130-1的暴露区域A2的上部，然后可以用第二保护层P2镀覆第一保护层P1与第二镀层130-3之间的部分，从而制造保护层。
第二保护层P2可以由与第一保护层P1的材料相同的材料形成。根据实施例，第二保护层P2可以由PSR形成。然而，它不限于此，而且第二保护层P2可以由树脂制成，并且可以包括环氧树脂、热固性树脂、UV固化树脂和绝缘材料。
图6是第三实施例的剖视图，并且图7至图9是解释第三实施例的制造工艺的视图。图6至图9示出了图2的方向B-B的剖视图。
如图6至图9中所示，根据第三实施例，每个凸片端子130可以包括重叠区域A3，在重叠区域A3处，保护层P和镀层PL在图案层130-1上(在堆叠方向上)重叠。参考图6，在重叠区域A3中，第一镀层130-2和第二镀层130-3可以被顺序堆叠在图案层130-1上，并且保护层P可以堆叠在第二镀层130-3上。即，在重叠区域A3中，第一镀层130-2和第二镀层130-3可以被保护层P覆盖。因此，图案层130-1可以被保护层P和镀层PL完全覆盖。这样，第二镀层130-3和保护层P邻接的边界被保护层P的延伸到重叠区域A3中的部分所覆盖。
在第三实施例的情况下，(参考图7)在基底S上形成布线图案140和图案层130-1，然后(参考图8)形成镀层PL，在这种情况下，顺序形成第一镀层130-2和第二镀层130-3。此时，掩蔽待形成镀层PL的区域以外的区域使得仅在需要的区域上形成镀层PL。然后，可以形成保护层P以覆盖基底表面的布线图案140，但是(参考图9)可以通过覆盖图案层130-1来制造保护层P，使得保护层P与镀层PL的一部分重叠。
图10是第四实施例的剖视图，并且图11至图13是解释第四实施例的制造过程的视图。图10至图13是沿着图2的方向B-B的剖视图。
如图10至图13中所示，根据第四实施例，每个凸片端子130可以包括重叠区域A3，在重叠区域A3处，保护层P和第一镀层130-2在图案层130-1上(在堆叠方向上)重叠。参考图10，在重叠区域A3中，第一镀层130-2可以被堆叠在图案层130-1上，并且保护层P可以被直接堆叠在第一镀层130-2上。在第一镀层130-2中，未被保护层P覆盖的区域可以被第二镀层130-3覆盖。这里，保护层P的端部可以与第二镀层130-3的端部接触。即，在重叠区域A3中，第一镀层130-2被保护层P覆盖。此外，第二镀层130-3和保护层P的边界表面可以位于第一镀层130-2上。因此，图案层130-1可以被保护层P和镀层PL完全覆盖。这样，第一镀层130-2和保护层P邻接的边界被保护层P的延伸到重叠区域A3中的部分所覆盖。
在第四实施例的情况下，在基底S上形成布线图案140和图案层130-1，然后在图案层130-1上形成第一镀层130-2(参考图11)。此时，掩蔽待形成第一镀层130-2的区域之外的区域，使得仅在需要的区域中形成第一镀层130-2。然后，形成保护层P以覆盖基底表面的布线图案140，但是保护层P覆盖图案层130-1以与第一镀层130-2的一部分重叠(参考图12)。接下来，形成第二镀层130-3以覆盖第一镀层130-2上的未被保护层P覆盖的区域(参考图13)。
在下文中，将以来自上述各种实施例的凸片端子和保护层的修改形式作为示例进行描述。
图14和图15是示出实施例的修改形式的视图。
如上所述，每个凸片端子130朝向基底的边缘延伸并且可以具有近似矩形形状的形式。参考图14和图15，每个凸片端子130可以具有其中具有布线图案140的连接部延伸并且其宽度逐渐增加的形状。即，其可以具有如下形状：随着其在远离凸片端子130的图案颈部的方向上延伸，宽度逐渐增加然后保持恒定。如果连接到多个凸片端子130的布线图案140具有复杂且弯曲的形状，则在凸片端子130与相邻的布线图案140之间可能发生干扰，其中，凸片端子130在与布线图案140相邻的区域中具有在宽度方向上逐渐增加的形式，从而防止上述干扰。
例如，如图14中所示，在凸片端子130中，与布线图案140相邻的两个顶点可以被倒角以具有倾斜部C。
此外，如图15中所示，在凸片端子130中，与布线图案140相邻的两个顶点可以被倒圆以具有圆弧部R。
根据实施例，每个凸片端子130的被覆盖区域(A1，参考图3等)中的保护层P的形状可以覆盖凸片端子130，以对应于凸片端子130的具有布线图案140的连接部的形状。例如，如图14中所示，在凸片端子130具有倾斜部C的情况下，覆盖凸片端子130的保护层P也可以具有与倾斜部C对应的形状。此外，如图15中所示，在凸片端子130具有圆弧部R的情况下，覆盖凸片端子130的保护层P也可以具有与圆弧部R对应的形状。
虽然已经结合目前被认为是实际实施例的内容描述了本公开，但是应当理解的是，本发明不限于所公开的实施例。相反，旨在涵盖包括在所附权利要求的范围内的各种修改和等同布置。
<附图标记>
100半导体模块
110模块板
120半导体元件
130凸片端子
130-1图案层
130-2第一镀层
130-3第二镀层
140布线图案
S基底
P保护层
PL镀层

Claims (20)

1.一种模块板，包括：
基底，包括基底表面；
布线图案，在基底表面上；
保护层，在基底表面上并被构造成暴露基底表面的边缘区域；以及
多个凸片端子，以相邻、间隔开的关系位于基底表面的边缘区域上，其中，所述多个凸片端子连接到布线图案，
其中，每个凸片端子的宽度大于布线图案的每个凸片端子所连接到的部分的宽度，其中，每个凸片端子包括图案层，其中，保护层位于图案层的在每个凸片端子与布线图案连接的区域处的部分上，并且其中，镀层位于图案层的剩余部分上。
2.根据权利要求1所述的模块板，其中，镀层包括图案层上的第一镀层和第一镀层上的第二镀层。
3.根据权利要求1所述的模块板，其中，保护层与镀层之间的边界在所述多个凸片端子中的每个的宽度方向上延伸。
4.根据权利要求1所述的模块板，其中，保护层包括：
第一保护层，在布线图案上；以及
第二保护层，在第一保护层的一部分上。
5.根据权利要求2所述的模块板，其中，每个凸片端子包括保护层在镀层的一部分之上延伸的区域。
6.根据权利要求5所述的模块板，其中，保护层在第二镀层的一部分上。
7.根据权利要求5所述的模块板，其中，保护层位于第一镀层的一部分上。
8.根据权利要求7所述的模块板，其中，在每个凸片端子处，保护层的端部邻接第二镀层的端部。
9.根据权利要求1所述的模块板，其中，在每个凸片端子连接到布线图案的区域中的每个凸片端子的宽度在朝向基底的边缘区域的自由端的方向上逐渐增加。
10.根据权利要求9所述的模块板，其中，对于每个凸片端子，保护层符合每个凸片端子连接到布线图案的区域的形状。
11.根据权利要求1所述的模块板，其中，
图案层包括铜，并且
镀层包括镍和金中的至少一种。
12.一种模块板，包括：
基底，包括基底表面；
布线图案，在基底表面上；
保护层，在布线图案上；以及
多个凸片端子，以相邻、间隔开的关系位于基底表面的边缘区域上，其中，所述多个凸片端子连接到布线图案，其中，每个凸片端子的宽度大于布线图案的每个凸片端子所连接到的部分的宽度，其中，保护层位于每个凸片端子的在每个凸片端子与布线图案连接的区域处的部分上，并且其中，镀层位于每个凸片端子的剩余部分上。
13.根据权利要求12所述的模块板，
其中，每个凸片端子包括图案层，并且
其中，镀层在图案层的一部分上。
14.根据权利要求13所述的模块板，其中，图案层被保护层和镀层完全覆盖。
15.根据权利要求14所述的模块板，其中，保护层与镀层的边界在所述多个凸片端子中的每个的宽度方向上延伸。
16.根据权利要求14所述的模块板，其中，保护层包括：
第一保护层；以及
第二保护层，并且
其中，第二保护层位于第一保护层和镀层的一部分上。
17.根据权利要求14所述的模块板，其中，
每个凸片端子包括保护层在镀层之上延伸的重叠区域，
镀层包括图案层上的第一镀层和第一镀层上的第二镀层，并且
保护层位于第二镀层的在重叠区域中的部分上。
18.根据权利要求14所述的模块板，其中，
每个凸片端子包括保护层在镀层之上延伸的重叠区域，
镀层包括图案层上的第一镀层和第一镀层上的第二镀层，并且
保护层位于第一镀层的在重叠区域中的部分上。
19.一种半导体模块，包括：
模块板，包括：基底，包括基底表面；布线图案，在基底表面上；保护层，在布线图案上；以及多个凸片端子，以相邻、间隔开的关系位于基底表面的边缘区域上，其中，所述多个凸片端子连接到布线图案；以及
多个半导体元件，在基底表面上并连接到布线图案；
其中，每个凸片端子的宽度大于布线图案的每个凸片端子所连接到的部分的宽度，其中，保护层在每个凸片端子的一部分上，并且其中，镀层在每个凸片端子的剩余部分上。
20.根据权利要求19所述的半导体模块，其中，保护层在每个凸片端子与布线图案连接的区域处位于每个凸片端子上，并且
保护层与镀层之间的边界在所述多个凸片端子中的每个的宽度方向上延伸。
CN202310763148.XA 2022-08-24 2023-06-26 模块板和具有该模块板的半导体模块 Pending CN117637628A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220106453A KR20240028226A (ko) 2022-08-24 2022-08-24 모듈 보드 및 이를 포함하는 반도체 모듈
KR10-2022-0106453 2022-08-24

Publications (1)

Publication Number Publication Date
CN117637628A true CN117637628A (zh) 2024-03-01

Family

ID=89996649

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310763148.XA Pending CN117637628A (zh) 2022-08-24 2023-06-26 模块板和具有该模块板的半导体模块

Country Status (3)

Country Link
US (1) US20240074058A1 (zh)
KR (1) KR20240028226A (zh)
CN (1) CN117637628A (zh)

Also Published As

Publication number Publication date
US20240074058A1 (en) 2024-02-29
KR20240028226A (ko) 2024-03-05

Similar Documents

Publication Publication Date Title
KR101130633B1 (ko) 면실장형 전자부품과 그 제조방법
US7423885B2 (en) Die module system
CN100574558C (zh) 印刷布线板的连接装置
US8951048B2 (en) Printed circuit board having terminals
TWI430724B (zh) 配線電路基板與電子零件之連接構造
US5781415A (en) Semiconductor package and mounting method
US7675176B2 (en) Semiconductor package and module printed circuit board for mounting the same
US7660132B2 (en) Covered multilayer module
US7199478B2 (en) Printed circuit board having an improved land structure
KR20100118318A (ko) 칩온 보드 타입의 패키지
US6927347B2 (en) Printed circuit board having through-hole protected by barrier and method of manufacturing the same
US20170094789A1 (en) Printed circuit board
US6542377B1 (en) Printed circuit assembly having conductive pad array with in-line via placement
US10020248B2 (en) Tape for electronic devices with reinforced lead crack
US7589405B2 (en) Memory cards and method of fabricating the memory cards
CN117637628A (zh) 模块板和具有该模块板的半导体模块
US10178768B2 (en) Mounting substrate, method for manufacturing a mounting substrate, and mounted structure including an electronic component
US12040243B2 (en) Module
US20240266305A1 (en) Semiconductor module
TW202433724A (zh) 半導體模組
US20240284605A1 (en) Circuit board and manufacturing method thereof
US20230380059A1 (en) Module
JP4585418B2 (ja) 雄型コネクタと配線部品との接続構造およびこの雄型コネクタ
US20230010770A1 (en) High Performance Semiconductor Device
US20090080170A1 (en) Electronic carrier board

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication