CN117634564B - 一种基于可编程神经拟态核的脉冲延时测量方法及系统 - Google Patents
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Abstract
本发明公开了一种基于可编程神经拟态核的脉冲延时测量方法及系统，包括：从源神经元与目标神经元间的路径上选取m个神经拟态核作为可编程神经拟态核，实现神经元和突触行为；并将第m个可编程神经拟态核映射到目标神经元的位置，将目标神经元移动至其邻居神经元；源神经元发出脉冲信号，所有可编程神经拟态核在时间窗口开始时启动定时器计数器，当源神经元发出的脉冲信号到达第1个可编程神经拟态核时，记录第一脉冲延时；第1个可编程神经拟态核将脉冲信号发送给下一可编程神经拟态核，依次类推，第m个可编程神经拟态核将脉冲信号发送给目标神经元，通过对应的定时器计数器得到每一可编程神经拟态核测量的脉冲延时。
Description
技术领域
本发明涉及类脑计算芯片技术领域，尤其是涉及一种基于可编程神经拟态核的脉冲延时测量方法及系统。
背景技术
近年来“内存墙”与“功耗墙”效应日趋严重，传统计算机所遵循的冯诺依曼体系结构正在面临巨大的挑战。在后摩尔时代，半导体行业迫切需要寻求新的架构与方法以满足电子产业对不断提高的计算性能和极低功耗的需求。随着脑科学的发展，人们逐渐了解到人脑是一部极高能效的计算机，类脑计算应运而生。内存与计算单元合二为一，从根本上去除了经典冯诺依曼体系架构的“内存墙”问题，避免了内存性能严重限制CPU性能发挥的情形。类脑计算的基本思路是将生物神经网络的概念应用于计算机系统设计，针对智能信息处理的特定应用来提高性能与降低功耗。
脉冲神经网络作为第三代神经网络具有高度的生物真实性，由于在真实世界学习的任务中展现出独特优势，迅速成为类脑计算芯片研究热点。但因为单个神经元的功能有限，只有数以百万计的神经元协同工作，才能在特定智能信息处理方面表现出独特优势，脉冲神经元网络需要空间上的拓扑连接，但是拓扑规模增大后，为了各个神经元之间的可达性，类脑芯片一般采用NOC结构，通过NOC结构中的路由，脉冲可以从一个神经元的到任意一个神经元，但脉冲传递过程存在一定延时，而且随着拓扑规模增大，上述两个神经元的相对距离会增大，脉冲延时也会随之增大。类脑芯片采用NOC结构后，为了保证整个网络的一致性，需要有个全局信号指定一个时间窗口（对应一个时间步），同步所有神经元的状态，确保在这个时间窗口内，每个神经元都更新了状态，发放的脉冲被目标神经元吸收。影响这个时间窗口的因素之一就是脉冲延时，脉冲延时越大，时间窗口越大，计算耗时越大。脉冲延时对编译器有很强的指导作用，可以让编译器在神经元网络到NOC网格映射时，降低脉冲延时代价，实现更小的时间窗口，提高性能。
如图1所示，类脑芯片是m×m的二维网格结构的NOC（Networks-On-Chip芯片网络），每个网格代表一个路由和一个神经拟态核，路由具有5个端口，东南西北端口分别连接邻近的路由，本地端口连接神经拟态核，每个神经拟态核可映射为神经元和突触群。被映射到不同位置的神经元之间的脉冲延时不同，而且受网络整体拓扑影响。
因此，亟需提出一种脉冲延时的测量方法，为脉冲神经网络的进一步研究提供依据。
发明内容
鉴于此，本发明提供了一种基于可编程神经拟态核的脉冲延时测量系统及方法。
第一方面，本发明实施例提供了一种基于可编程神经拟态核的脉冲延时测量方法，基于二维网格结构的类脑芯片实现，所述类脑芯片由若干个按矩阵布置的网格组成，每一网格包括一路由和与路由的本地端口相连接的神经拟态核，每一神经拟态核可映射为神经元和突触群，所述方法具体包括：
从源神经元与目标神经元间的路径上选取m个神经拟态核，将m个神经拟态核作为可编程神经拟态核，实现神经元和突触行为；并将第m个可编程神经拟态核映射到目标神经元的位置，将目标神经元移动至其邻居神经元；其中，m为正整数；
源神经元发出脉冲信号，所有可编程神经拟态核在时间窗口开始时启动定时器计数器，当源神经元发出的脉冲信号到达第1个可编程神经拟态核时，记录第1个可编程神经拟态核对应的定时器计数值作为第一脉冲延时；
第1个可编程神经拟态核将脉冲信号发送给下一可编程神经拟态核，依次类推，第m个可编程神经拟态核将脉冲信号发送给目标神经元，通过对应的定时器计数器得到每一可编程神经拟态核测量的脉冲延时。
第二方面，本发明实施例提供了一种基于可编程神经拟态核的脉冲延时测量系统，以实现上述的基于可编程神经拟态核的脉冲延时测量方法，所述系统包括：
基于二维网格结构的类脑芯片；所述类脑芯片由若干个按矩阵布置的网格组成，每一网格包括一路由和与路由的本地端口相连接的神经拟态核，每一神经拟态核可映射为神经元和突触群；
若干可编程神经拟态核，用于实现神经元和突触行为；所述可编程神经拟态核为从源神经元与目标神经元间的路径上选取的神经拟态核；所述可编程神经拟态核包括脉冲记录模块和脉冲发放模块；其中，第i个可编程神经拟态核的脉冲记录模块与第i+1个可编程神经拟态核的脉冲发放模块相连，1≤i≤m，m为可编程神经拟态核的个数；
其中，脉冲记录模块，用于接收脉冲，记录定时器计数值作为脉冲延时；
脉冲发放模块，用于设置发放率，根据发放率将脉冲信号发送给下一可编程神经拟态核。
第三方面，本发明实施例提供了一种电子设备，包括存储器和处理器，所述存储器与所述处理器耦接；其中，所述存储器用于存储程序数据，所述处理器用于执行所述程序数据以实现上述的基于可编程神经拟态核的脉冲延时测量方法。
第四方面，本发明实施例提供了一种计算机可读存储介质，其上存储有计算机程序，所述程序被处理器执行时实现上述的基于可编程神经拟态核的脉冲延时测量方法。
与现有技术相比，本发明的有益效果为：
本发明提供一种基于可编程神经拟态核的脉冲延时测量系统及方法，将类脑芯片中的部分神经拟态核映射为可编程神经拟态核，用于进行脉冲延时测量；当源神经元和目标神经元的位置间距较大时，可以级联扩展多个可编程神经拟态核，用于实现较大的脉冲延时测量，从而支持巨大神经网络拓扑结构下的神经元之间的脉冲延时测量的需求。同时，通过获取脉冲延时，可以指导编译器优化网络映射。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的类脑芯片的二维网络结构的示意图；
图2是本发明实施例提供的基于可编程神经拟态核的脉冲延时测量方法的流程图；
图3是本发明实施例提供的基于可编程神经拟态核的脉冲延时测量系统的示意图；
图4是本发明实施例提供的脉冲记录的示意图；
图5是本发明实施例提供的脉冲发放的示意图；
图6是本发明实施例提供的拟态核级联扩展的示意图；
图7是本发明实施例提供的一种电子设备的示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
在本发明使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本发明可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本发明范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
下面结合附图，对本发明进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互组合。
如图2和图3所示，本发明实施例提供了一种基于可编程神经拟态核的脉冲延时测量方法，基于二维网格结构的类脑芯片实现，所述类脑芯片由若干个按矩阵布置的网格组成，每一网格包括一路由和与路由的本地端口相连接的神经拟态核，每一神经拟态核可映射为神经元和突触群，所述方法具体包括以下步骤：
步骤S1，从源神经元与目标神经元间的路径上选取m个神经拟态核，将m个神经拟态核作为可编程神经拟态核，实现神经元和突触行为；并将第m个可编程神经拟态核映射到目标神经元的位置，将目标神经元移动至其邻居神经元；其中，m为正整数。
进一步地，突触行为是神经动力学的行为，对于神经元目前有很多模型拟合真实神经元的行为，比较常用的有IF（Integrate-and-Fire，整合放电）、LIF（Leaky Integrate-and-Fire，泄露整合放电）、积累电流并发放模型。突触比较简单的行为就是接收脉冲并用对应权重累积，表达式如下：
突触实现wgtsum=wgtsum+w×spike
式中，w表示权重，spike表示是否发放脉冲，spike=1表示发放脉冲，spike=0表示不发放脉冲。
神经元实现v=p×v+wgtsum
式中，p为衰减系数，当神经元的膜电位大于脉冲发放阈值，则发放脉冲；反之，则不发放脉冲。
步骤S2，源神经元发出脉冲信号，所有可编程神经拟态核在时间窗口开始时启动定时器计数器，当源神经元发出的脉冲信号到达第1个可编程神经拟态核时，记录第1个可编程神经拟态核对应的定时器计数值作为第一脉冲延时t1。
具体地，如图4所示，源神经元发出脉冲信号，所有可编程神经拟态核在时间步信号到来时（即时间窗口开始时）启动定时器计数器，一旦源神经元发出的脉冲信号到达第1个可编程神经拟态核，第1个可编程神经拟态核会识别目标树突，将目标树突的脉冲信息映射到目标树突对应地址的内部状态。再记录第1个可编程神经拟态核对应的定时器计数值，得到第一脉冲延时t1。
步骤S3，第1个可编程神经拟态核将脉冲信号发送给下一可编程神经拟态核，依次类推，第m个可编程神经拟态核将脉冲信号发送给目标神经元，通过对应的定时器计数器得到每一可编程神经拟态核测量的脉冲延时。
具体地，图5所示，在第i个可编程神经拟态核将来自脉冲信号发送给下一可编程神经拟态核时，1≤i≤m，包括：当脉冲信号到达i个可编程神经拟态核时，识别出目标树突，查询对应目标树突的阈值，根据各阈值发放脉冲信号；示例性地，在本实例中，默认第1个可编程神经拟态核会等比例发放已经接收的脉冲，也可以通过调整阈值实现脉冲发放率的调整，比如可以提高到2倍或1/2的发放率，即收到一个脉冲发放两个脉冲或收到两个脉冲发放一个脉冲。需要说明的是，调整发放率可以控制脉冲通路的阻塞程度，在不同阻塞程度下的脉冲延时不同，也是编译器优化重要的指标。
需要说明的是，本发明利用了可编程神经拟态核本身的编程能力和状态信息，使得同一个神经拟态核既能实现神经元突行为，又能实现脉冲延时测量功能。
另一方面，本发明实施例提供了一种基于可编程神经拟态核的脉冲延时测量系统，所述系统包括：
基于二维网格结构的类脑芯片；所述类脑芯片由若干个按矩阵布置的网格组成，每一网格包括一路由和与路由的本地端口相连接的神经拟态核，每一神经拟态核可映射为神经元和突触群。
若干可编程神经拟态核，用于实现神经元和突触行为；所述可编程神经拟态核为从源神经元与目标神经元间的路径上选取的神经拟态核；所述可编程神经拟态核包括脉冲记录模块和脉冲发放模块；其中，第i个可编程神经拟态核的脉冲记录模块与第i+1个可编程神经拟态核的脉冲发放模块相连，1≤i≤m，m为可编程神经拟态核的个数。
其中，脉冲记录模块，用于接收脉冲，记录定时器计数值作为脉冲延时。
进一步地，所述脉冲记录模块还包括：识别脉冲对应的目标树突，将目标树突的脉冲信息映射到目标树突对应地址的内部状态。在脉冲记录的过程中，所有可编程神经拟态核在时间步信号到来时（即时间窗口开始时）启动定时器计数器，将脉冲记录到内部状态上，通过一组存储单元分别映射，不同地址对应不同目标树突的脉冲，查询目标脉冲对应的地址，检查脉冲是否达到，到达后记录计数值。
脉冲发放模块，用于设置发放率，根据发放率将脉冲信号发送给下一可编程神经拟态核。
进一步地，如图6所示，第i个可编程神经拟态核的脉冲记录模块与第i+1个可编程神经拟态核的脉冲发放模块相连进行级联扩展包括：采用例化多次级联扩展，将拟态核例化m个，m个核级联扩展，扩展脉冲延时测量系统的可以支持脉冲路径长度上限，每个核各方向上的间距最大n，则各方向上最多可以扩展到m×n的间距。每一级联扩展的可编程神经拟态核可以单独使用，可以分析每一级的延时分布。
实施例1
本实施例1给出了源神经元A经一个可编程神经拟态核M1到目标神经元B的脉冲延时测量方法，具体包括：
源神经元A→目标神经元B，总共2个神经元，其中突触连接为全连接，映射到芯片，源神经元A可以映射到（0，0）核心，目标神经元B可以映射到（0，1）核心，源神经元A对目标神经元B发放脉冲，其目标树突共1个。此时，想要测量源神经元A→目标神经元B的脉冲延时，可以把可编程神经拟态核M映射到目标神经元B的位置，把目标神经元B移动到其邻居神经元的位置。比如，可编程神经拟态核M映射到（0，1）核心，目标神经元B移动到（0，2）核，原来的源神经元A→目标神经元B路径变为源神经元A→可编程神经拟态核M→目标神经元B路径，可编程神经拟态核M不会影响原始的连接关系，源神经元A发出的脉冲经过可编程神经拟态核M后仍会在同一个时间步内到达目标神经元B。
实施例2
本实施例1给出了源神经元A经若干个可编程神经拟态核到目标神经元B的脉冲延时测量方法，具体包括：
假设源神经元A和目标神经元B映射的核心距离较远，源神经元A映射到（0，0）核心，目标神经元B映射到（20，0）核心，此时可以插入可编程神经拟态核，例如，源神经元A→第一可编程神经拟态核M1→第二可编程神经拟态核M2→目标神经元B，第一可编程神经拟态核M1映射到（10，0）核心，第二可编程神经拟态核M2映射到（20，0）核心，目标神经元B移动到（21，0）核心，第一可编程神经拟态核M1把来自源神经元A的脉冲发放给第二可编程神经拟态核M2，第二可编程神经拟态核M2再把脉冲发给目标神经元B。此时可以测量源神经元A→第一可编程神经拟态核M1的脉冲延时和源神经元A→第一可编程神经拟态核M1→第二可编程神经拟态核M2的脉冲延时。第一可编程神经拟态核M1和第二可编程神经拟态核M2的定时器在时间窗口开始时同时启动，第一可编程神经拟态核M1在源神经元A的脉冲到达后，记录计数值t1，得到源神经元A→第一可编程神经拟态核M1的第一脉冲延时t1；第二可编程神经拟态核M2在源神经元A的脉冲经过第一可编程神经拟态核M1后到达，记录计数值t2，得到源神经元A→第一可编程神经拟态核M1→第二可编程神经拟态核M2的第二脉冲延时t2。假如要考虑阻塞程度对脉冲延时的影响，可以调整第一可编程神经拟态核M1的发放率，测量不同发放率（影响阻塞程度）对应的脉冲延时。
通过插入测试脉冲延时的神经拟态核，来实现脉冲神经网络中的各个位置之间的脉冲延时测量。示例性地，如果要测量源神经元A和目标神经元B之间的不同阻塞情况下的脉冲延时，可以增加一个第三脉冲测量单元M3，源神经元A→第一脉冲测量单元M1→第二脉冲测量单元M2→第三脉冲测量单元M3→目标神经元B。第一脉冲测量单元M1映射到（0，0）核心，替换源神经元A，源神经元A移动到（1，0）核心，第二脉冲测量单元M2映射到（10，0）核心，第三脉冲测量单元M3映射到（20，0）核心，替换目标神经元B，目标神经元B移动到（21，0）核心，调整第一脉冲测量单M1的发放率和第二脉冲测量单M2的发放率，测量源神经元A→第一脉冲测量单M1的第一脉冲延时t1和源神经元A→第一脉冲测量单M1→第二脉冲测量单M2→第三脉冲测量单M3的第三脉冲延时t3，得到M1→M2→M3（即（0，0）→（10，0）→（20，0））的脉冲延时t3-t1。
综上所述，本发明提供一种基于可编程神经拟态核的脉冲延时测量系统及方法，将类脑芯片中的部分神经拟态核映射为可编程神经拟态核，用于进行脉冲延时测量；当源神经元和目标神经元的位置间距较大时，可以级联扩展多个可编程神经拟态核，用于实现较大的脉冲延时测量，从而支持巨大神经网络拓扑结构下的神经元之间的脉冲延时测量的需求。同时，通过获取脉冲延时，可以指导编译器优化网络映射。
如图7所示，本申请实施例提供一种电子设备，其包括存储器101，用于存储一个或多个程序；处理器102。当一个或多个程序被处理器102执行时，实现如上述第一方面中任一项的方法。
还包括通信接口103，该存储器101、处理器102和通信接口103相互之间直接或间接地电性连接，以实现数据的传输或交互。例如，这些元件相互之间可通过一条或多条通讯总线或信号线实现电性连接。存储器101可用于存储软件程序及模块，处理器102通过执行存储在存储器101内的软件程序及模块，从而执行各种功能应用以及数据处理。该通信接口103可用于与其他节点设备进行信令或数据的通信。
其中，存储器101可以是但不限于，随机存取存储器101（Random Access Memory，RAM），只读存储器101（Read Only Memory，ROM），可编程只读存储器101（ProgrammableRead-Only Memory，PROM），可擦除只读存储器101（Erasable Programmable Read-OnlyMemory，EPROM），电可擦除只读存储器101（Electric Erasable Programmable Read-OnlyMemory，EEPROM）等。
处理器102可以是一种集成电路芯片，具有信号处理能力。该处理器102可以是通用处理器102，包括中央处理器102（Central Processing Unit，CPU）、网络处理器102（Network Processor，NP）等；还可以是数字信号处理器102（Digital Signal Processing，DSP）、专用集成电路（Application Specific Integrated Circuit，ASIC）、现场可编程门阵列（Field－Programmable Gate Array，FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
在本申请所提供的实施例中，应该理解到，所揭露的方法及系统，也可以通过其它的方式实现。以上所描述的方法及系统实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本申请的多个实施例的方法及系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
另一方面，本申请实施例提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器102执行时实现如上述第一方面中任一项的方法。所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器101（ROM，Read-Only Memory）、随机存取存储器101（RAM，RandomAccess Memory）、磁碟或者光盘等各种可以存储程序代码的介质。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。
Claims (7)
1.一种基于可编程神经拟态核的脉冲延时测量方法，基于二维网格结构的类脑芯片实现，所述类脑芯片由若干个按矩阵布置的网格组成，每一网格包括一路由和与路由的本地端口相连接的神经拟态核，每一神经拟态核可映射为神经元和突触群，其特征在于，所述方法具体包括：
从源神经元与目标神经元间的路径上选取m个神经拟态核，将m个神经拟态核作为可编程神经拟态核，实现神经元和突触行为；并将第m个可编程神经拟态核映射到目标神经元的位置，将目标神经元移动至其邻居神经元；其中，m为正整数；
源神经元发出脉冲信号，所有可编程神经拟态核在时间窗口开始时启动定时器计数器，当源神经元发出的脉冲信号到达第1个可编程神经拟态核时，记录第1个可编程神经拟态核对应的定时器计数值作为第一脉冲延时；
第1个可编程神经拟态核将脉冲信号发送给下一可编程神经拟态核，依次类推，第m个可编程神经拟态核将脉冲信号发送给目标神经元，通过对应的定时器计数器得到每一可编程神经拟态核测量的脉冲延时；
其中，在第i个可编程神经拟态核将脉冲信号发送给下一可编程神经拟态核时，1≤i≤m，包括：
调整阈值以调整脉冲发放率，所述脉冲发放率用于控制脉冲通路的阻塞程度；
当脉冲信号到达i个可编程神经拟态核时，识别目标树突，查询对应目标树突的阈值，根据各阈值发放脉冲信号；具体包括：第i个可编程神经拟态核根据阈值调整后的脉冲发放率发放脉冲信号；第i+1个可编程神经拟态核接收脉冲信号，并查询对应目标树突的阈值，根据阈值调整后的脉冲发放率发放脉冲信号；依次类推，第m个可编程神经拟态核根据阈值调整后的脉冲发放率将脉冲信号发送给目标神经元。
2.根据权利要求1所述的基于可编程神经拟态核的脉冲延时测量方法，其特征在于，可编程神经拟态核获取脉冲延时的过程还包括：
当脉冲信号到达可编程神经拟态核，可编程神经拟态核识别目标树突，将目标树突的脉冲信息映射到目标树突对应地址的内部状态。
3.一种基于可编程神经拟态核的脉冲延时测量系统，其特征在于，以实现上述权利要求1-2任一项所述的基于可编程神经拟态核的脉冲延时测量方法，所述系统包括：
基于二维网格结构的类脑芯片；所述类脑芯片由若干个按矩阵布置的网格组成，每一网格包括一路由和与路由的本地端口相连接的神经拟态核，每一神经拟态核可映射为神经元和突触群；
若干可编程神经拟态核，用于实现神经元和突触行为；所述可编程神经拟态核为从源神经元与目标神经元间的路径上选取的神经拟态核；所述可编程神经拟态核包括脉冲记录模块和脉冲发放模块；其中，第i个可编程神经拟态核的脉冲记录模块与第i+1个可编程神经拟态核的脉冲发放模块相连，1≤i≤m，m为可编程神经拟态核的个数；
其中，脉冲记录模块，用于接收脉冲，记录定时器计数值作为脉冲延时；
脉冲发放模块，用于设置发放率，根据发放率将脉冲信号发送给下一可编程神经拟态核。
4.根据权利要求3所述的一种基于可编程神经拟态核的脉冲延时测量系统，其特征在于，脉冲记录模块还包括：识别脉冲对应的目标树突，将目标树突的脉冲信息映射到目标树突对应地址的内部状态；在脉冲记录的过程中，所有可编程神经拟态核在时间窗口开始时启动定时器计数器，将脉冲记录到内部状态上，通过一组存储单元分别映射，不同地址对应不同目标树突的脉冲，查询目标脉冲对应的地址，检查脉冲是否达到，到达后记录计数值。
5.根据权利要求3所述的一种基于可编程神经拟态核的脉冲延时测量系统，其特征在于，所述系统还包括：
采用例化多次级联扩展，将可编程神经拟态核例化m个，m个可编程神经拟态核级联扩展，每个可编程神经拟态核各方向上的间距最大n，则各方向上最多扩展到m*n的间距。
6.一种电子设备，包括存储器和处理器，其特征在于，所述存储器与所述处理器耦接；其中，所述存储器用于存储程序数据，所述处理器用于执行所述程序数据以实现上述权利要求1-2任一项所述的基于可编程神经拟态核的脉冲延时测量方法。
7.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述程序被处理器执行时实现如权利要求1-2中任一所述的基于可编程神经拟态核的脉冲延时测量方法。
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