CN114611686B - 基于可编程神经拟态核的突触延时实现系统及方法 - Google Patents

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Abstract

本发明公开了基于可编程神经拟态核的突触延时实现系统及方法，包括可编程神经拟态核与拟态核级联扩展模块，可编程神经拟态核包括相互连接的时间信息空间化模块和多阈值脉冲发放模块，时间信息空间化模块分别与映射在网格的源神经元连接，多阈值脉冲发放模块与映射在网格的目标神经元连接；可编程神经拟态核将收到的源神经元不同时间步发放的脉冲转化到膜电位等内部状态上，根据多种发放阈值，采用多阈值脉冲发放方法，脉冲经过多种延时后发给目标神经元，拟态核可以级联，实现多个突触延时的累加。本发明可以同时实现多种突触延时，并且突触延时可扩展为任意延时要求。

Description

基于可编程神经拟态核的突触延时实现系统及方法
技术领域
本发明涉及类脑计算芯片技术领域，尤其是涉及基于可编程神经拟态核的突触延时实现系统及方法。
背景技术
近年来“内存墙”与“功耗墙”效应日趋严重，传统计算机所遵循的冯诺依曼体系结构正在面临巨大的挑战。在后摩尔时代，半导体行业迫切需要寻求新的架构与方法以满足电子产业对不断提高的计算性能和极低功耗的需求。随着脑科学的发展，人们逐渐了解到人脑是一部极高能效的计算机，类脑计算应运而生。内存与计算单元合二为一，从根本上去除了经典冯诺依曼体系架构的“内存墙”问题，避免了内存性能严重限制CPU性能发挥的情形。类脑计算的基本思路是将生物神经网络的概念应用于计算机系统设计，针对智能信息处理的特定应用来提高性能与降低功耗。
脉冲神经网络作为第三代神经网络具有高度的生物真实性，由于在真实世界学习的任务中展现出独特优势，迅速成为类脑计算芯片研究热点。但因为单个神经元的功能有限，只有数以百万计的神经元协同工作，才能在特定智能信息处理方面表现出独特优势，脉冲神经元网络不仅需要空间上的拓扑连接，还需要时间上的层次分布，因此神经元之间的延时非常重要，神经元之间的延时，即突触延时，表示脉冲从突触前神经元到达突触后神经元经过的时间（脉冲是一种发生在时间点上的离散事件），该延时使得脉冲神经网络具有记录时间信息的能力。
如图1所示，类脑芯片是m*m的二维网格结构的NOC（Networks-On-Chip芯片网络），每个网格代表一个路由和一个神经拟态核心，路由具有5个端口，东南西北端口分别连接邻近的路由，本地端口连接核心，每个核心既可映射为神经元和突触群。由于不同神经元之间的延时分布差异性大，往往是数量级的差异，目前的突触延时实现往往只能实现有限的较短的延时。
发明内容
为解决现有技术的不足，在类脑芯片模拟脉冲神经网络过程中，实现较长的突触延时，以适应不同神经元之间延时分布差异性大的目的，本发明采用如下的技术方案：
一种基于可编程神经拟态核的突触延时实现系统，包括网格结构的芯片，每个网格包括相互连接的路由和神经拟态核心，神经拟态核心用于映射脉冲神经网络的神经元和突触，路由分别与周围的网格连接，所述神经拟态核心为可编程神经拟态核，可编程神经拟态核包括相互连接的时间信息空间化模块和多阈值脉冲发放模块，时间信息空间化模块通过路由分别与映射在网格的源神经元连接，多阈值脉冲发放模块与映射在网格的目标神经元连接；
所述可编程神经拟态核，采用编程方式实现神经元和突触的行为；同时，将部分可编程神经拟态核映射为突触延时单元；
所述时间信息空间化模块，获取不同时间步的脉冲时间信息，转化为神经元的内部状态，当神经元发放脉冲信号时，再从神经元内部状态中提取脉冲时间信息，选择所需的时间步进行发放；
所述多阈值脉冲发放模块，在神经元发放脉冲信号时，采用多个阈值同时比较，并分别根据各阈值对应的目标神经元，发放脉冲信号；
所述拟态核级联扩展模块，将上一可编程神经拟态核的多阈值脉冲发放模块，与下一可编程神经拟态核的时间信息空间化模块级联。
进一步地，所述时间信息空间化模块，将脉冲时间信息转化到膜电位上，通过一组存储单元分别映射膜电位上的不同位，不同位对应不同时间步，通过获取膜电位对应位上的值，得到所需时间步对应的延时量，从而实现突触延时的效果。
进一步地，每个阈值对应一种延时量，多阈值脉冲发放模块根据不同延时量种类，向不同目标神经元组发放脉冲，从而提高了脉冲发放的效率。
进一步地，所述拟态核级联扩展模块，采用例化多次级联扩展，将物理核例化m个物理核，并复用n次，得到n*m个逻辑核，多个逻辑核级联扩展，对突触进行延时累加，每个逻辑核最多延时t，则最多可以延时m*n*t。延时量较大时，通过复用一个神经拟态核乃至级联多个神经拟态核实现较大的突触延时。
进一步地，引出逻辑拟态核之间的级联扩展位置，单独使用，级联扩展后，可以实现1至m*n*t范围内的任意突触进行延时。
进一步地，所述拟态核级联扩展模块，采用分时复用级联扩展，将一段时间分割成n个时间片段，每个时间片段之间相互独立，可编程神经拟态核在每个时间片段内，实现一种延时量，共实现n种延时量。延时量较大时，通过复用一个神经拟态核乃至级联多个神经拟态核实现较大的突触延时。
进一步地，复用延时量相近、连接相似的突触延时，从而节省资源、降低功耗。
一种基于可编程神经拟态核的突触延时实现方法，在网格结构的芯片，每个网格包括相互连接的路由和神经拟态核心，神经拟态核心用于映射脉冲神经网络的神经元和突触，路由分别与周围的网格连接，包括如下步骤：
步骤S1：采用可编程神经拟态核，实现神经元和突触行为；同时，将部分可编程神经拟态核映射为突触延时单元；
步骤S2：将不同时间步的脉冲时间信息，转化为神经元的内部状态，当神经元发放脉冲信号时，再从神经元内部状态中提取脉冲的时间信息，选择需要的时间步发放；
步骤S3：在神经元发放脉冲信号时，采用多个阈值同时比较，并分别根据各阈值对应的目标神经元，发放脉冲信号；
步骤S4：多个可编程神经拟态核级联，将上一可编程神经拟态核阈值比较后发放的脉冲信号，发放给下一可编程神经拟态核。
进一步地，所述步骤S2中，将脉冲时间信息转化到膜电位的位上，将对应时刻的脉冲时间信息，映射到膜电位对应的位上，t时刻的脉冲时间信息，对应膜电位的第t位，t为所需时间步对应的延时量，从而实现突触延时的效果。
进一步地，所述步骤S3中，每个所述阈值对应一种延时量，根据不同延时量种类，向不同目标神经元组发放脉冲，从而提高了脉冲发放的效率。
本发明的优势和有益效果在于：
本发明的基于可编程神经拟态核的突触延时实现系统及方法，将类脑芯片中的部分神经拟态核心映射为突触延时单元群，使得神经网络映射到类脑芯片的过程中，即将神经元和突触映射到神经拟态核心，又将剩下的核心映射为突触延时单元，通过插入模拟突触延时的神经拟态核，来实现脉冲神经网络中的出现的各种延时量，从而实现脉冲神经网络的时间表示的能力；延时量比较大时，通过拟态核级联扩展模块，复用一个神经拟态核乃至级联多个神经拟态核实现较大的突触延时，从而支持巨大神经网络拓扑结构下的神经元之间的不同延时分布的需求。
附图说明
图1是现有技术中类脑芯片的二维网络结构示意图。
图2是本发明实施例中基于可编程神经拟态核的突触延时实现系统结构示意图。
图3是本发明实施例中时间信息空间化示意图。
图4是本发明实施例中多阈值脉冲发放示意图。
图5是本发明实施例中拟态核级联扩展示意图。
图6是本发明实施例中基于可编程神经拟态核的突触延时实现方法流程图。
图7是本发明实施例中基于可编程神经拟态核的突触延时实现装置的结构示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
如图1所示，网络A(n)-B(n)-C(n)，总共3n个神经元，其中突触连接都为1对1连接，A-B的延时为4，B-C的延时为8，各有n条连接。映射到芯片，A可以映射到（0，0）核心，B可以映射到（0，1）核心，C可以映射到（0，2）核心，A-B的延时可以映射到（1，0）核心，B-C的延时可以映射到（1，1）。配置（0，0）的轴突连接（1，0）的树突，（1，0）的轴突连接（0，1）的树突，（0，1）的轴突连接（1，1）的树突，（1，1）的轴突连接（0，2）的树突。
若没有延时，网络映射为A（0，0）→B（0，1）→C（0，2），考虑延时后，网络映射为A（0，0）→DA-B（1，0）→B（0，1）→DB-C（1，1）→C（0，2）。
如图2所示，基于可编程神经拟态核的突触延时实现系统，包括网格结构的芯片，每个网格包括相互连接的路由和神经拟态核心，神经拟态核心用于映射脉冲神经网络的神经元和突触，路由分别与周围的网格连接，神经拟态核心为可编程神经拟态核，可编程神经拟态核包括相互连接的时间信息空间化模块和多阈值脉冲发放模块，时间信息空间化模块通过路由分别与映射在网格的源神经元连接，多阈值脉冲发放模块与映射在网格的目标神经元连接；
采用编程方式实现神经元和突触的行为；同时，将部分可编程神经拟态核映射为突触延时单元；
这里的行为是神经动力学的行为，对于神经元目前有很多模型拟合真实神经元的行为，比较常用的有IF（Integrate-and-Fire，整合放电）/LIF（Leaky Integrate-and-Fire，泄露整合放电），积累电流并发放的模型。突触比较简单的行为就是接收脉冲并用对应权重累积。用公式表示就是：突触实现wgtsum=wgtsum+w*spike，w表示权重，spike表示是否发放脉冲，spike=1表示发放脉冲，spike=0表示不发放脉冲，神经元实现 v = p*v +wgtsum，p为衰减系数，if v>vth spike = 1 and v = 0 else spike = 0，vth表示脉冲发放阈值，经元的膜电位超过阈值电压后会发放脉冲（th是threshold的缩写），此时spike=1。本专利的延时实现是利用了可编程神经拟态核本身的编程能力和状态信息（膜电位），使得同一个神经拟态核既能实现神经元突行为，又能实现延时功能。
时间信息空间化模块，获取不同时间步的脉冲时间信息，转化为神经元的内部状态，当神经元发放脉冲信号时，再从神经元内部状态中提取脉冲时间信息，选择所需的时间步进行发放；
本发明的实施例中，脉冲神经网络中的时间步为1ms，突触前神经元发放的脉冲到达突触后神经元的延时是10ms，则该脉冲就需要在第10个时间步到达突触后神经元，通过在这两个神经元之间插入一个模拟突触延时为10个时间步的神经拟态核，实现延时10ms的目的。如果该突触前神经元还和另一个突触后神经元相连，脉冲到达突触后神经元的延时是12ms，则需要插入一个模拟突触延时为12个时间步的神经拟态核，实现延时12ms的目的。
具体地，时间信息空间化模块将脉冲时间信息转化到膜电位的位上，多阈值脉冲发放模块中，当神经元发放脉冲信号时，采用多个阈值同时比较，并分别根据各阈值对应的一组目标神经元，发放脉冲信息；膜电位对应物理核就是寄存器或存储器中的一条或多条记录，假如寄存器是16bit，如果需要实现16bit的膜电位，则使用一个寄存器就行，如果需要实现32bit的膜电位，则使用二个寄存器，以此类推。位即bit，1bit可以存储0或1，在实际电路中可能是一个DFF或者一个SRAM的基本存储单元。如果膜电位是16bit，则需要16个DFF来表示这个膜电位。
时间信息空间化模块，将脉冲时间信息转化到膜电位上，通过一组存储单元分别映射膜电位上的不同位，不同位对应不同时间步，通过获取膜电位对应位上的值，得到所需时间步对应的延时量，从而实现突触延时的效果；
如图3所示，本发明的实施例中，初始化各位的值为0，时刻1时，获取到脉冲时间信息并转化到膜电位的V1位，V1位值由0变为1；时刻2时，时间步左移1位至V2=1位，此时V1=0，时刻t时，时间步左移t位至Vt=1位，通过检查膜电位对应位上的值，得到Vt=1，则得到所需时间步对应的延时t。
多阈值脉冲发放模块，在神经元发放脉冲信号时，采用多个阈值同时比较，并分别根据各阈值对应的目标神经元，发放脉冲信号；多个阈值可以同时实现多个突触延时。
如图4所示，本发明的实施例中，假如需要产生10ms和12ms两种延时（时间步=1ms），则需要将两个阈值比较，分别是V10==1和V12==1，表示当膜电位的第10位和第12位bit为1时，发放脉冲。
每个阈值对应一种延时量，多阈值脉冲发放模块根据不同延时量种类，向不同目标神经元组发放脉冲。
假设时间步为1ms，图3中V1==1表示延时为1ms的情况，该突触前神经元和神经元（1，1）（1，2）相连接，突触延时为1ms；V2==1表示延时为2ms的情况，该突触前神经元和神经元（2，1）（2，2）（2，3）相连接，突触延时为2ms；Vt==1表示延时为t ms的情况，该突触前神经元和神经元（t，1）……（t，j-1）（t，j）相连接，突触延时为t ms。
如图4所示，拟态核级联扩展模块，将上一可编程神经拟态核的多阈值脉冲发放模块，与下一可编程神经拟态核的时间信息空间化模块级联；
拟态核级联扩展模块采用例化多次级联扩展，将物理核例化m个物理核，并复用n次，得到n*m个逻辑核，多个逻辑核级联扩展，对突触进行延时累加，每个逻辑核最多延时t，则最多可以延时m*n*t。t即上述Vt的t。
引出逻辑拟态核之间的级联扩展位置，单独使用。级联扩展后，可以实现1至m*n*t范围内的任意突触延时。图中D1∈[1,n*t]，D2∈[1，i*n*t]，D3∈[1，m*n*t]。
本发明的实施例中，时间步为1ms，有2个神经拟态核，每个延时量的实现需要消耗1us，那么每个神经拟态核可以复用1000次，实现1000个延时量，然后虚拟的1000个逻辑核级联起来可以实现最大1000t的延时量，再把两个神经拟态核级联，那么可以实现最大1000t+1000t=2000t的延时量。
图5中A-B的突触延时D1=10ms，A-C的突触延时D2=10000ms，A-D的突触延时D3=20000ms，时间步为1ms，最大延时t=10，则D1可以通过1个物理核不复用直接实现，D2可以通过1个物理核复用1000次级联实现，D3可以通过2个物理核各自复用1000次再级联实现。
拟态核级联扩展模块采用分时复用级联扩展，将一段时间分割成n个时间片段，每个时间片段之间相互独立，可编程神经拟态核在每个时间片段内，实现一种延时量，共实现n种延时量。延时量较大时，通过复用一个神经拟态核乃至级联多个神经拟态核实现较大的突触延时。
物理核就是指可编程神经拟态核，逻辑核指分时复用后虚拟出来的。分时复用可以把一个物理核虚拟成n个逻辑核。w1、2、3表示三种权重值，D1、2、3表示三种延时量，突触是一对神经元的有向连接关系，突触前神经元作为源，突触后神经元作为目的，权重值表示连接强度，延时表示脉冲通过该突触连接需要的时间。
本发明能够支持巨大神经网络拓扑结构下的神经元之间的不同延时分布的需求。
1、在实际的应用场景中，突触延时是脉冲神经网络设计好后，需要部署时，通过插入模拟突触延时的神经拟态核，来实现脉冲神经网络中的出现的各种延时量，从而实现脉冲神经网络的时间表示的能力。
2、延时量比较大的情况，需要分时复用一个神经拟态核乃至级联多个神经拟态核实现较大的突触延时。
此外，为了节省资源降低功耗，复用延时量相近、连接相似的突触延时。例如：两个突触连接A-B和A-C，其延时分别为10000和10001，单独插入延时则变成A-D1-B和A-D2-C，其中D1=10000，D2=10001，其中10000的延时量可以复用，复用后变成A-D1-B，A-D1-D2-C，其中D1=10000，D2=1，节省了近一半资源。
如图6所示，基于可编程神经拟态核的突触延时实现方法，在网格结构的芯片，每个网格包括相互连接的路由和神经拟态核心，神经拟态核心用于映射脉冲神经网络的神经元和突触，路由分别与周围的网格连接，包括如下步骤：
步骤S1：采用可编程神经拟态核，实现神经元和突触行为；同时，将部分可编程神经拟态核映射为突触延时单元；
步骤S2：将不同时间步的脉冲时间信息，转化为神经元的内部状态，当神经元发放脉冲信号时，再从神经元内部状态中提取脉冲的时间信息，选择需要的时间步发放；
将脉冲时间信息转化到膜电位的位上，初始化各位的值为0，时刻1时，获取到脉冲时间信息并转化到膜电位的V1位，V1位值由0变为1；时刻2时，时间步左移1位至V2=1位，此时V1=0，以此类推，时刻t时，时间步左移t位至Vt=1位，通过检查膜电位对应位上的值，得到Vt=1，则得到所需时间步对应的延时量t，从而实现突触延时的效果。另一个实施例中，可以使用左移，或者多个位对应一个时间，或者多个位对应多个时间。
步骤S3：在神经元发放脉冲信号时，采用多个阈值同时比较，并分别根据各阈值对应的目标神经元，发放脉冲信号；
每个所述阈值对应一种延时量，根据不同延时量种类，向不同目标神经元组发放脉冲，从而提高了脉冲发放的效率。
步骤S4：多个可编程神经拟态核级联，将上一可编程神经拟态核阈值比较后发放的脉冲信号，发放给下一可编程神经拟态核。
与前述基于可编程神经拟态核的突触延时实现方法的实施例相对应，本发明还提供了基于可编程神经拟态核的突触延时实现装置的实施例。
参见图7，本发明实施例提供的基于可编程神经拟态核的突触延时实现装置，包括存储器和一个或多个处理器，存储器中存储有可执行代码，所述一个或多个处理器执行所述可执行代码时，用于实现上述实施例中的基于可编程神经拟态核的突触延时实现方法。
本发明基于可编程神经拟态核的突触延时实现装置的实施例可以应用在任意具备数据处理能力的设备上，该任意具备数据处理能力的设备可以为诸如计算机等设备或装置。装置实施例可以通过软件实现，也可以通过硬件或者软硬件结合的方式实现。以软件实现为例，作为一个逻辑意义上的装置，是通过其所在任意具备数据处理能力的设备的处理器将非易失性存储器中对应的计算机程序指令读取到内存中运行形成的。从硬件层面而言，如图7所示，为本发明基于可编程神经拟态核的突触延时实现装置所在任意具备数据处理能力的设备的一种硬件结构图，除了图7所示的处理器、内存、网络接口、以及非易失性存储器之外，实施例中装置所在的任意具备数据处理能力的设备通常根据该任意具备数据处理能力的设备的实际功能，还可以包括其他硬件，对此不再赘述。
上述装置中各个单元的功能和作用的实现过程具体详见上述方法中对应步骤的实现过程，在此不再赘述。
对于装置实施例而言，由于其基本对应于方法实施例，所以相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本发明方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
本发明实施例还提供一种计算机可读存储介质，其上存储有程序，该程序被处理器执行时，实现上述实施例中的基于可编程神经拟态核的突触延时实现方法。
所述计算机可读存储介质可以是前述任一实施例所述的任意具备数据处理能力的设备的内部存储单元，例如硬盘或内存。所述计算机可读存储介质也可以是任意具备数据处理能力的设备的外部存储设备，例如所述设备上配备的插接式硬盘、智能存储卡（Smart Media Card，SMC）、SD卡、闪存卡（Flash Card）等。进一步的，所述计算机可读存储介质还可以既包括任意具备数据处理能力的设备的内部存储单元也包括外部存储设备。所述计算机可读存储介质用于存储所述计算机程序以及所述任意具备数据处理能力的设备所需的其他程序和数据，还可以用于暂时地存储已经输出或者将要输出的数据。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。

Claims (6)

1.一种基于可编程神经拟态核的突触延时实现系统，包括网格结构的芯片，每个网格包括相互连接的路由和神经拟态核心，神经拟态核心用于映射脉冲神经网络的神经元和突触，路由分别与周围的网格连接，其特征在于：所述神经拟态核心为可编程神经拟态核，可编程神经拟态核包括相互连接的时间信息空间化模块和多阈值脉冲发放模块，时间信息空间化模块通过路由分别与映射在网格的源神经元连接，多阈值脉冲发放模块与映射在网格的目标神经元连接；
所述可编程神经拟态核，采用编程方式实现神经元和突触的行为；同时，将部分可编程神经拟态核映射为突触延时单元；
所述时间信息空间化模块，获取不同时间步的脉冲时间信息，转化为神经元的内部状态，当神经元发放脉冲信号时，再从神经元内部状态中提取脉冲时间信息，选择所需的时间步进行发放；时间信息空间化模块，将脉冲时间信息转化到膜电位上，通过一组存储单元分别映射膜电位上的不同位，不同位对应不同时间步，通过获取膜电位对应位上的值，得到所需时间步对应的延时量；
所述多阈值脉冲发放模块，在神经元发放脉冲信号时，采用多个阈值同时比较，并分别根据各阈值对应的目标神经元，发放脉冲信号；每个阈值对应一种延时量，多阈值脉冲发放模块根据不同延时量种类，向不同目标神经元组发放脉冲；
拟态核级联扩展模块，将上一可编程神经拟态核的多阈值脉冲发放模块，与下一可编程神经拟态核的时间信息空间化模块级联。
2.根据权利要求1所述的一种基于可编程神经拟态核的突触延时实现系统，其特征在于：所述拟态核级联扩展模块，采用例化多次级联扩展，将物理核例化m个物理核，并复用n次，得到n*m个逻辑核，多个逻辑核级联扩展，对突触进行延时累加，每个逻辑核最多延时t，则最多延时m*n*t。
3.根据权利要求2所述的一种基于可编程神经拟态核的突触延时实现系统，其特征在于：引出逻辑拟态核之间的级联扩展位置，单独使用。
4.根据权利要求1所述的一种基于可编程神经拟态核的突触延时实现系统，其特征在于：所述拟态核级联扩展模块，采用分时复用级联扩展，将一段时间分割成n个时间片段，每个时间片段之间相互独立，可编程神经拟态核在每个时间片段内，实现一种延时量，共实现n种延时量。
5.根据权利要求2至4之一所述的一种基于可编程神经拟态核的突触延时实现系统，其特征在于：复用延时量相近、连接相似的突触延时。
6.一种基于可编程神经拟态核的突触延时实现方法，在网格结构的芯片，每个网格包括相互连接的路由和神经拟态核心，神经拟态核心用于映射脉冲神经网络的神经元和突触，路由分别与周围的网格连接，其特征在于包括如下步骤：
步骤S1：采用可编程神经拟态核，实现神经元和突触行为；同时，将部分可编程神经拟态核映射为突触延时单元；
步骤S2：将不同时间步的脉冲时间信息，转化为神经元的内部状态，当神经元发放脉冲信号时，再从神经元内部状态中提取脉冲的时间信息，选择需要的时间步发放；将脉冲时间信息转化到膜电位的位上，将对应时刻的脉冲时间信息，映射到膜电位对应的位上，t时刻的脉冲时间信息，对应膜电位的第t位，t为所需时间步对应的延时量；
步骤S3：在神经元发放脉冲信号时，采用多个阈值同时比较，并分别根据各阈值对应的目标神经元，发放脉冲信号；每个所述阈值对应一种延时量，根据不同延时量种类，向不同目标神经元组发放脉冲；
步骤S4：多个可编程神经拟态核级联，将上一可编程神经拟态核阈值比较后发放的脉冲信号，发放给下一可编程神经拟态核。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116011563B (zh) * 2023-03-28 2023-07-21 之江实验室 一种面向脉冲中继的高性能脉冲发送仿真方法和装置
CN116070682B (zh) * 2023-04-06 2023-08-15 浙江大学 神经元计算机操作系统的snn模型动态映射方法及装置
CN117634564A (zh) * 2024-01-26 2024-03-01 之江实验室 一种基于可编程神经拟态核的脉冲延时测量方法及系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719000A (zh) * 2016-01-21 2016-06-29 广西师范大学 一种神经元硬件结构及用这种结构模拟脉冲神经网络的方法
CN114239405A (zh) * 2021-12-20 2022-03-25 东北大学 一种脉冲神经网络神经元膜电压计算方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105095967B (zh) * 2015-07-16 2018-02-16 清华大学 一种多模态神经形态网络核
CN106934457B (zh) * 2017-03-08 2019-12-06 杭州领芯电子有限公司 一种可灵活时分复用的脉冲神经元实现架构
US11157804B2 (en) * 2019-01-25 2021-10-26 Northrop Grumman Systems Corporation Superconducting neuromorphic core
CN112446387A (zh) * 2019-08-30 2021-03-05 华为技术有限公司 对象识别方法及装置
CN110909869B (zh) * 2019-11-21 2022-08-23 浙江大学 一种基于脉冲神经网络的类脑计算芯片
CN111291861A (zh) * 2020-01-13 2020-06-16 浙江大学 一种应用于脉冲神经网络的输入脉冲编码方法
CN111811532B (zh) * 2020-07-02 2022-03-25 浙江大学 基于脉冲神经网络的路径规划方法和装置
CN112270406B (zh) * 2020-11-11 2023-05-23 浙江大学 一种类脑计算机操作系统的神经信息可视化方法
CN114118383A (zh) * 2021-12-09 2022-03-01 之江实验室 基于多突触可塑性脉冲神经网络快速记忆编码方法和装置
CN113935475A (zh) * 2021-12-16 2022-01-14 之江实验室 具有脉冲时刻偏移量的脉冲神经网络的仿真与训练方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105719000A (zh) * 2016-01-21 2016-06-29 广西师范大学 一种神经元硬件结构及用这种结构模拟脉冲神经网络的方法
CN114239405A (zh) * 2021-12-20 2022-03-25 东北大学 一种脉冲神经网络神经元膜电压计算方法

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